JP5482701B2 - 半導体素子 - Google Patents
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Description
通常のプレーナ型のn型ショットキーバリアダイオードとの構造上の違いは、ドリフト部が一様、単一の導電型でなく、縦形層状のn型ドリフト領域1aと縦形層状のp型仕切領域1bとを交互に繰り返して接合した並列pn層1が配置されている点である。アノード電極5がn型ドリフト領域1aとショットキーバリアを形成している。またカソード電極6はn+ カソード領域4とオーミックな接触をしている。
並列pn層1の不純物濃度が高くても、オフ状態では並列pn層1の縦方向に配向する各pn接合から空乏層がその横方向双方に拡張し、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
p型仕切り領域1bとバリア金属であるアノード電極5との間に挟まれたn型表面領域3が両者を分離している。
以上の問題に鑑み本発明の目的は、オン状態では電流を流すとともに、オフ状態では空乏化する並列pn層からなるドリフト層を備える半導体素子の耐圧とオン電圧とのトレードオフ関係を大幅に改善し、高速でありながら漏れ電流の低減が期待できる超接合ショットキーダイオードを提供することにある。
第一主面側に濃度の高い第二導電型の領域を設けることにより、表面電界を緩和しながらも溝の曲率部の電界をも緩和することができるので、高耐圧化が容易となる。
一般的に超接合半導体素子では、並列pn層の第一導電型領域と第二導電型領域とは、不純物濃度、領域幅とを等しくするので、その場合は所定領域における第二導電型領域の不純物濃度、幅が、隣接する第一導電型領域の不純物濃度、幅より大きくなる。
前記第二の第一導電型領域と前記第二導電型領域は平面的にそれぞれストライプ状であるものとする。または、第二の第一導電型領域と第二導電型領域とのうち少なくとも一方が平面的に、三方格子、正方格子、六方格子の格子点上に配置されているものとする。
溝があるものでは、溝が平面的にストライプ状であれば、最も単純なパターンであり、形成が容易である。
並列pn層は、逆電圧印加時に空乏化しなければならないという制限があるが、ストライプ状の溝のピッチを並列pn層のピッチと異なるものとすることができれば、製造上の自由度が増す。
[参考例1]
図1(a)は、本発明第一の参考例の超接合ショットキーバリアダイオードの主要部の部分断面図、図1(b)は、図1(a)のC−C’線、D−D’線に沿った不純物濃度プロファイル図である。図示した主要部の他に、主に外周部にガードリング構造や、フィールドプレート構造といった耐圧構造が設けられた部分があるが、他の一般の半導体と同様であるので、省略する。
また、オン状態にするには、アノード電極5に正の電圧を印加すればよい。アノード電極5とn型表面領域3とのショットキーバリアが順方向にバイアスされるため、電子がカソード電極6からn+ カソード領域4、n型ドリフト領域1a、n型表面領域3を経て、アノード電極5に流れ込むことになる。
[参考例2]
図3(a)は本発明第二の参考例の超接合ショットキーバリアダイオードの主要部の部分断面図、図3(b)は、(a)のG−G’線、H−H’線に沿った不純物濃度プロファイル図である。
p型補助領域7の不純物濃度はp型仕切り領域1bのそれと同じである。但しp型補助領域7の幅LP をp型仕切り領域1bの幅より例えば40% 程度大きくして、総不純物量を領域幅で制御した例である。
[実施例1]
図4は本発明第一の実施例の超接合ショットキーバリアダイオードの主要部の部分断面図である。
まず、アノード電極5に負の電圧を印加していくと、アノード電極5とn型表面領域3との間のショットキー接合からn型表面領域3に空乏層が広がるとともに、アノード電極5とp型仕切り領域1bとは、溝の酸化膜8を介して接続しているので、p型仕切り領域1bとn型ドリフト領域1aの間のpn接合からも横方向に空乏層が広がる。
なお、耐圧は溝の角部の曲率付近の電界が臨界電界に達するまで保持される。
[実施例2]
図6は本発明第二の実施例の超接合ショットキーバリアダイオードの主要部の部分断面図である。
この場合、溝が浅いため角部(曲率部)の電界による表面電界の緩和効果は実施例1に比べ劣るが、耐圧を高めることが可能となる。また、並列pn層のピッチと溝のピッチとを個別に設計できる利点がある。
図7は本発明第三の実施例の超接合ショットキーバリアダイオードの主要部の斜視断面図である。
溝の効果は実施例1と同じであるが、並列pn層1と溝とを直交させることにより、並列pn層のピッチ( p1)と溝のピッチ( p2)とを個別に設計できる長所がある。
図9(a),(b)はそれぞれ、図8の超接合ショットキーバリアダイオードのn型表面領域4と並列pn層1とのK−K’線、L−L’線に沿ってシミュレーションした電界強度分布図である。
溝の角部の高電界を、不純物濃度の高いp型補助領域7の高電界によって緩和させ、耐圧の向上を図るとともに、n型ドリフト領域1a上での表面電界を緩和させている。さらに、溝の角部における高電界が緩和されるので、溝内壁の酸化膜へのホットキャリア注入が抑制され、素子の信頼性を向上させることができる利点もある。なお、溝の幅がp型補助領域7の幅以上であり、n型ドリフト領域1aに接する場合であっても同様の効果が得られる。
図10は本発明第五の実施例の超接合ショットキーバリアダイオードの主要部の斜視断面図である。この例は実施例4の変形であり、ストライプ状の並列pn層1とストライプ状の溝とが直交している場合であり、溝の下方にp型仕切り領域1bより不純物濃度の高いp型補助領域7が形成されているものである。
1a n型ドリフト領域
1b p型仕切り領域
3 n型表面領域
4 n+ カソード層
5 アノード電極
6 カソード電極
7 p型補助領域
8 絶縁膜
9 導電体
Claims (21)
- 第一導電型低抵抗層と、
前記第一導電型低抵抗層の第一主面に第二主面が接し、第一の第一導電型領域と第二導電型領域とが前記第一主面に平行方向に繰り返し交互に隣接し、オフ状態で完全に空乏化する並列pn層と、
前記並列pn層の第一主面に第二主面が接する第二の第一導電型領域と、
前記第二の第一導電型領域の第一主面側から前記並列pn層の第二導電型領域に達する溝と、
前記溝に絶縁膜を介して埋め込まれた導電体と、
前記導電体とオーミックに接続し、前記第二の第一導電型領域とショットキー接合する第一主電極と、
前記第一導電型低抵抗層の第二主面とオーミックに接続する第二主電極と、
を備えることを特徴とする半導体素子。 - 前記並列pn層の前記第一の第一導電型領域と前記第二導電型領域の繰り返し方向に前記溝と前記第二の第一導電型領域とが繰り返し交互に形成されていることを特徴とする請求項1に記載の半導体素子。
- 前記溝は、前記並列pn層の交互に配置された前記第一の第一導電型領域と前記第二導電型領域の繰り返し方向において、隣り合う前記第二導電型領域に対応して隣り合う前記溝がそれぞれ形成され、前記第二導電型領域と該第二導電型領域の両側に接する前記第一の第一導電型領域に亘って形成されていることを特徴とする請求項2に記載の半導体素子。
- 前記第二の第一導電形領域は、前記並列pn層の前記第一の第一導電型領域と前記第二導電型領域の繰り返し方向において、前記第一の第一導電形領域と該第一の第一導電型領域の両側に接する前記第二導電型領域に亘って形成されていることを特徴とする請求項2に記載の半導体素子。
- 前記第二導電型領域の第一主面側の所定領域の不純物濃度が、前記第二導電型領域の第二主面側の不純物濃度より高いことを特徴とする請求項1乃至4のいずれか一つに記載の半導体素子。
- 前記所定領域の不純物濃度は、隣接する前記第一の第一導電型領域の不純物濃度より高いことを特徴とする請求項5に記載の半導体素子。
- 前記所定領域の不純物濃度は、隣接する前記第一の第一導電型領域の不純物濃度の二倍以下であることを特徴とする請求項6に記載の半導体素子。
- 前記所定領域は、前記溝の底部に接していることを特徴とする請求項5乃至7のいずれか一つに記載の半導体素子。
- 第一導電型低抵抗層と、
前記第一導電型低抵抗層の第一主面に第二主面が接し、第一の第一導電型領域と第二導電型領域とが、前記第一主面に平行方向に繰り返し交互に隣接し、オフ状態で完全に空乏化するストライプ状の並列pn層と、
前記並列pn層の第一主面に第二主面が接する第二の第一導電型領域と、
前記第二の第一導電型領域の第一主面側から前記並列pn層の第二導電型領域に達し、前記並列pn層に直交するストライプ状の溝と、
前記溝に絶縁膜を介して埋め込まれた導電体と、
前記導電体とオーミックに接続し、前記第二の第一導電型領域とショットキー接合する第一主電極と、
前記第一導電型低抵抗層の第二主面とオーミックに接続する第二主電極と、
を備えることを特徴とする半導体素子。 - 前記溝の底部を覆い、前記並列pn層の表面層に選択的に形成された、前記第二導電型領域の不純物濃度より高い不純物濃度である第二導電型の補助領域を有し、
前記第二導電型の補助領域はオフ状態で完全に空乏化することを特徴とする請求項9に記載の半導体素子。 - 前記第二導電型補助領域の不純物濃度は、隣接する前記第一の第一導電型領域の不純物濃度の二倍以下であることを特徴とする請求項10に記載の半導体素子。
- 第一導電型低抵抗層と、
前記第一導電型低抵抗層の第一主面に第二主面が接し、第一の第一導電型領域と第二導電型領域とが前記第一主面に平行方向に繰り返し交互に隣接し、オフ状態で完全に空乏化する並列pn層と、
前記並列pn層の第一主面に第二主面が接する第二の第一導電型領域と、
前記第二の第一導電型領域の第一主面側に形成された溝と、
前記溝に絶縁膜を介して埋め込まれた導電体と、
前記導電体とオーミックに接続し、前記第二の第一導電型領域とショットキー接合する第一主電極と、
前記第一導電型低抵抗層の第二主面とオーミックに接続する第二主電極と、
を備えることを特徴とする半導体素子。 - 前記並列pn層の前記第一の第一導電型領域と前記第二導電型領域の繰り返し方向において、
前記並列pn層の交互に配置された前記第一の第一導電型領域と前記第二導電型領域の繰り返しピッチと、
前記並列pn層の交互に配置された前記第一の第一導電型領域と前記第二導電型領域の繰り返し方向における前記溝のピッチとが異なることを特徴とする請求項12に記載の半導体素子。 - 第二導電型領域の第一主面側の所定領域の不純物濃度が、前記第二導電型領域の第二主面側の不純物濃度より高いことを特徴とする請求項12または13に記載の半導体素子。
- 前記所定領域の不純物濃度は、隣接する前記第一の第一導電型領域の不純物濃度より高いことを特徴とする請求項14に記載の半導体素子。
- 前記所定領域の不純物濃度は、前記第二導電型領域の不純物濃度の二倍以下であることを特徴とする請求項14または15に記載の半導体素子。
- 逆バイアス電圧印加時は、前記第二導電型領域と接する前記第一の第一導電型領域の電界強度より、前記第二の第一導電型領域の電界強度が低いことを特徴とする請求項1乃至5および請求項9乃至13のいずれか一つに記載の半導体素子。
- 逆バイアス電圧印加時は、前記第二導電型領域の前記所定領域以外と接する前記第一の第一導電型領域の電界強度より、前記第二の第一導電型領域の電界強度が低いことを特徴とする請求項6乃至8および請求項14乃至16のいずれか一つに記載の半導体素子。
- 前記溝の平面形状は、ストライプ状であることを特徴とする請求項1、2、3、4、5、6、7、8、12、13、14、15、16、17、18のいずれか1つに記載の半導体素子。
- 前記並列pn層の平面形状は、ストライプ状であることを特徴とする請求項1、2、3、4、5、6、7、8、12、13、14、15、16、17、18、19のいずれか1つに記載の半導体素子。
- 前記並列pn層の平面形状は前記第二の第一導電型領域と前記第二導電型領域の少なくとも一方が、三方格子、正方格子、六方格子であることを特徴とする請求項1、2、3、4、5、6、7、8、12、13、14、15、16、17、18、19のいずれか1つに記載の半導体素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011059659A JP5482701B2 (ja) | 2011-03-17 | 2011-03-17 | 半導体素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011059659A JP5482701B2 (ja) | 2011-03-17 | 2011-03-17 | 半導体素子 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001295936A Division JP4802430B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011142339A JP2011142339A (ja) | 2011-07-21 |
JP5482701B2 true JP5482701B2 (ja) | 2014-05-07 |
Family
ID=44457928
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011059659A Expired - Lifetime JP5482701B2 (ja) | 2011-03-17 | 2011-03-17 | 半導体素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5482701B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102011080258A1 (de) * | 2011-08-02 | 2013-02-07 | Robert Bosch Gmbh | Super-Junction-Schottky-Oxid-PiN-Diode |
CN103378175A (zh) * | 2012-04-29 | 2013-10-30 | 朱江 | 一种电荷补偿肖特基半导体装置及其制备方法 |
CN104393055B (zh) * | 2014-11-10 | 2017-03-15 | 电子科技大学 | 一种具有浮岛结构的沟槽型二极管 |
CN106783946A (zh) * | 2016-12-01 | 2017-05-31 | 中国科学院微电子研究所 | 一种绝缘栅双极晶体管 |
CN109119490A (zh) * | 2018-08-24 | 2019-01-01 | 电子科技大学 | 一种复合结构的槽栅二极管 |
JPWO2020203650A1 (ja) * | 2019-03-29 | 2020-10-08 | ||
CN112885827B (zh) * | 2019-11-29 | 2022-04-15 | 苏州东微半导体股份有限公司 | 一种半导体超结功率器件 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4447065B2 (ja) * | 1999-01-11 | 2010-04-07 | 富士電機システムズ株式会社 | 超接合半導体素子の製造方法 |
JP3686285B2 (ja) * | 1999-06-04 | 2005-08-24 | 株式会社ルネサステクノロジ | ショットキーダイオードおよびそれを用いた電力変換装置 |
US6252258B1 (en) * | 1999-08-10 | 2001-06-26 | Rockwell Science Center Llc | High power rectifier |
-
2011
- 2011-03-17 JP JP2011059659A patent/JP5482701B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2011142339A (ja) | 2011-07-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20110317 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130426 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130514 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130711 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130731 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
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