JP2007180338A - 半導体装置 - Google Patents
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Abstract
【課題】従来では、ドリフト層内に空乏層を広げて所定の耐圧を確保するため、ドリフト層の抵抗が高く、ダイオードの順方向電圧特性が悪化する問題があった。また、動作領域の端部に絶縁層を配置した構造では、耐圧を確保できるためドリフト層を薄くすることができるが、ホールの引き抜きに寄与するp型領域とn型領域との接合面積が小さく、逆回復時間trrが向上できない問題があった。
【解決手段】本発明は、動作領域の端部から終端領域にスーパージャンクション構造を採用する。これにより、動作領域の耐圧はスーパージャンクションの耐圧設計を利用できる。これにより、ドリフト層の厚みを低減できるので、順方向電圧VF特性の改善ができる。また、動作領域の端部に配置した第2p型領域によって、動作領域端部でのp型領域の接合面積を稼げるので、逆回復時間trrの増加も抑制できる。
【選択図】 図1
【解決手段】本発明は、動作領域の端部から終端領域にスーパージャンクション構造を採用する。これにより、動作領域の耐圧はスーパージャンクションの耐圧設計を利用できる。これにより、ドリフト層の厚みを低減できるので、順方向電圧VF特性の改善ができる。また、動作領域の端部に配置した第2p型領域によって、動作領域端部でのp型領域の接合面積を稼げるので、逆回復時間trrの増加も抑制できる。
【選択図】 図1
Description
本発明は、半導体装置に係り、特に高耐圧特性および高速リカバリ特性が共に良好である半導体装置に関する。
高速整流素子として、Fast Recovery Diode(以下FRDと称する)と呼ばれるダイオードが開発されている。
図7を参照して、従来のFRDについて説明する。すなわち、n+型の第1の半導体層202上にn−型の第2の半導体層であるエピタキシャル層203を形成し、エピタキシャル層203内に主電流通路となるp型の第3の半導体層204が形成される。第3の半導体層204表面にはアノード電極212がコンタクトする。また、第3の半導体層204の外側には、p型のガードリング層205が形成される。
特開2002−33326号公報
FRDは、例えば400V以上のスイッチング電源などに採用されるダイオードである。このため、高耐圧特性と、高速整流特性(高速リカバリ特性)の向上が要求される。
図7の如く、従来のFRD200では動作領域である第3の半導体層204の外側にガードリング層205を配置し、エピタキシャル層203内の空乏層をガードリング層205の外側まで広げることにより、空乏層の端部での曲率半径を大きくできる。これにより空乏層内の電界集中を緩和して、高耐圧化を図っている。以下、この構造をプレーナ型と称する。
一方、図8の如く、第3の半導体層204の端部に絶縁層210を配置したいわゆるメサ型のFRD201も知られている。これによれば、空乏層は第3の半導体層204下方のエピタキシャル層203内において、基板表面に対して垂直方向に広がるのみである。従って空乏層端部の曲率半径を考慮することなく、エピタキシャル層203を制御することによって耐圧の制御が可能となる。すなわちエピタキシャル層203の不純物濃度および厚みd4を最適に設計することにより、容易に高耐圧化が図れるものである。
また、プレーナ型FRD200においてはガードリング205の動作のばらつきが耐圧に影響するため、エピタキシャル層203の厚みにはガードリング205の動作のばらつきを考慮したマージンが必要となる。従って例えば、プレーナ型FRD200とメサ型FRD201において第3の半導体層204の深さおよび不純物濃度を同等とし、同じ耐圧を得る場合について比較すると、メサ型FRD201のエピタキシャル層203の厚みd4はプレーナ型FRD200のエピタキシャル層203の厚みd3より薄くできる。
FRDにおいて、エピタキシャル層203はドリフト層の一部となり、エピタキシャル層203が厚いとFRDの順方向バイアス印加時には、ドリフト層が高抵抗となり、順方向電圧VFが高くなる。すなわち、メサ型FRD201の方が順方向電圧VFが低く消費電力が低減できるため有利である。
一方、第3の半導体層204であるp型領域は、エピタキシャル層203との接合面積が広い方がFRDのキャリア(ホール)の引き抜きに有利である。つまり、例えば、プレーナ型FRD200とメサ型FRD201において第3の半導体層204の深さおよび不純物濃度と面積、エピタキシャル層203の不純物濃度を同等とし、同じ耐圧を得る場合について比較すると、プレーナ型FRD200の方がエピタキシャル層203との接合面積が大きく、キャリア(ホール)引き抜き時間が短縮する。キャリア引き抜き時間の短縮は、逆方向回復時間Trrの短縮となるため、FRDの高速化に寄与できる。
このように従来構造においては、FRDの高速化および順方向電圧VFにおいて何れも一長一短があり、高速で尚かつ順方向電圧VFが低いFRDの開発が強く望まれていた。
本発明はかかる課題に鑑みてなされ、第1に、一導電型半導体層と、該半導体層に設けられた動作領域と、該動作領域を囲む前記半導体層に設けられた終端領域と、前記動作領域の前記半導体層表面に設けられた第1逆導電型領域と、前記第1逆導電型領域の端部に接して該第1逆導電型領域より深く設けられ、前記半導体層表面に対して垂直方向の長さが前記半導体層表面に対して水平方向の長さより長い第2逆導電型領域と、前記第2逆導電型領域と離間して前記終端領域の前記半導体層に設けられた第3逆導電型領域と、前記第2逆導電型領域と前記第3逆導電型領域間に設けられた一導電型領域と、前記第1逆導電型領域に電気的に接続する第1電極と、前記半導体層に電気的に接続する第2電極と、を具備し、前記一導電型領域は、前記第1逆導電型領域下方の前記半導体層より不純物濃度を高くすることにより解決するものである。
本発明によれば以下の効果が得られる。
第1に、スーパージャンクション構造にすることにより、ドリフト層の深さを従来のプレーナ型FRDより低減しても所定の耐圧を確保できる。これにより電流経路の抵抗値を低減でき、順方向電圧特性(VF特性)を改善することができる。
第2に、逆方向バイアス印加時に、終端領域においては空乏状態を緩やかに弱めることができる。動作領域では完全空乏状態となっているため、終端領域で急激に空乏状態が弱まると耐圧が劣化する問題がある。しかし本実施形態では第4p型領域とn型領域によってチップ端部に向かって空乏層幅が狭まり、緩やかに空乏状態を弱めることができる。つまり、薄いドリフト層で所定の耐圧を確保することによりVF特性を改善できる。
第3に、本実施形態によれば、p型領域の底部の幅および深さが同一のメサ型FRD201と比較して、n−型半導体層およびn型領域と接触する第2p型領域の面積の分、キャリアの流出に寄与するp型領域の面積が増加する。従って、キャリア(ホール)の引き抜きに有利となり、逆回復時間trrを向上させることができる。
このように、本実施形態によればVF特性を改善し、尚かつ高速化に有効なFRDを提供することができる。
本発明の半導体装置の実施形態を、図1から図6を参照し、FRDを例に詳細に説明する。
図1は本実施形態のFRDの一例を示す図であり、図1(A)が平面図、図1(B)が図1(A)のa−a線断面図である。尚、図1(A)においては表面の電極層を省略している。
図1の如く、本実施形態のFRD100は、一導電型の半導体層2と、第1逆導電型領域3と、第2逆導電型領域4と、第3逆導電型領域5と、第4逆導電型領域6と、第1一導電領域10と、第2一導電型領域10aと、第1電極12と、第2電極14とから構成される。
図1(A)の如く、チップ中央付近に第1p型領域3およびコンタクト領域11が配置され、第1p型領域3を囲む例えばリング状に第2p型領域4が設けられる。第2p型領域4の周囲には、六角形状のハッチングの如く第3p型領域5が所定の距離で互いに離間して配置され、更にその外側にはチップの終端に至るまで白抜きの六角形状の如く第4p型領域6が所定の距離で互いに離間して配置される。チップの最外周にはリング状にn+型不純物領域15が設けられる。
第3p型領域5および第4p型領域6は、平面パターにおいて正六角形状が望ましい。また、第2p型領域4と直近で隣り合う第3p型領域5の離間距離をできる限り等間隔にするため、第2p型領域4に図1(A)の如く突出部を設けるとよい。
図1(B)の如く、基板20は、n+型半導体基板1上に、エピタキシャル層を成長させるなどしてn−型半導体層2を積層したものである。n−型半導体層2は、FRD100の動作領域8と動作領域8を囲んで設けられた終端領域9とを有する。尚、本実施形態では、実質的にFRD100の電流経路となる領域を動作領域8とする。すなわち、第1p型領域3、第2p型領域4、コンタクト領域11と、第1p型領域3下方のn−型半導体層2が配置される領域を動作領域8とし、その外側を全て終端領域9とする。
第1p(p+)型領域3は、動作領域8のn−型半導体層表面2に設けられ、1e17cm−3程度の不純物濃度を有する領域であり、その表面には不純物濃度1e19cm−3程度のp型不純物領域であるコンタクト領域11が設けられる。第1p型領域3下方のn−型半導体層2の厚みd1は40μm程度である。
また第2p型領域4は、第1p型領域3の端部に接して第1p型領域3より深く設けられる。また、第2p型領域4の断面形状は矩形である。ここで矩形とは基板20の深さ方向に長い形状とする。具体的には矩形とは基板20の表面に対して垂直方向の長さが、基板20表面に対して水平方向の長さより十分長く、すなわち垂直方向の長辺Llと水平方向の短辺Lsを有する形状とする。また矩形とは長方形に限らず、例えば断面形状において複数個の円又は楕円を基板20深さ方向に積層した形状も含むとする。
第2p型領域4の断面の長辺Ll1は40μm程度、短辺Ls1は10μm程度の長さであり、第2p型領域4の不純物濃度は、1e15cm−3程度である。また第2p型領域4下方のn−型半導体層2の厚みd2は10μm程度である。
第3p型領域5は、終端領域9のn−型半導体層2に、第2p型領域4と所定の間隔で離間して第2p型領域4の外側にピラー状に設けられる。第3p型領域5の形状は、例えば図1(B)の断面において長辺Ll2および短辺Ls2を有する矩形である。ここでは、一例として長辺Ll2および短辺Ls2は、それぞれ第2p型領域4と同等とする。
第2p型領域4と第3p型領域5の間には、第1n型領域10が配置される。第1n型領域10は、n−型半導体層2より高濃度の不純物領域であり、不純物濃度は例えば1e15cm−3程度である。第1n型領域10は、第2p型領域4および第3p型領域5間のn−型半導体層2に、さらにn型不純物を拡散するなどして形成される。第1n型領域10は第2p型領域4と第3p型領域5に挟まれた領域でありその形状も図1(B)の断面においてそれらと同様矩形である。第1n型領域10の長辺Ll3および短辺Ls3の長さは一例としてそれぞれ第2p型領域4と同等とする。
終端領域9において、第3p型領域5の外側に所定の距離で離間してピラー状の第4p型領域6が少なくとも1つ設けられる。第4p型領域6の断面は第3p型領域5と同様の矩形であり、長辺Ll4および短辺Ls4の長さは例えば第3p型領域5と同等とする。そして、第3p型領域5と第4p型領域6の間には、第2n型領域10aが配置される。第4p型領域6は、より好適には、チップ端部に至るまで所定の距離で離間して複数配置する。この場合これらの間にも第2n+型領域10aを配置する。すなわち、第3p型領域5の外側に第2n型領域10aと第4p型領域6を交互に繰り返して配置する。後述するが第4p型領域6の長辺Ll4、短辺Ls4は、第3p型領域5の長辺Ll2、Ls2より短くてもよく、複数の第4p型領域6において、長辺Ll4および短辺Ls4の長さが外側のものほど短くても良い。
基板20表面には絶縁膜19が設けられ、絶縁膜19の開口部からコンタクト領域11が露出して、アルミニウム合金層などより成る第1電極(アノード電極)12と電気的に接続する。
また、裏面金属層などにより、第2電極(カソード電極)14が設けられ、n+型半導体基板1と電気的に接続する。
更に、終端領域9の最外周にはn+型不純物領域15が設けられ、n+型不純物領域15には当該領域と重畳して設けられたシールド電極13がコンタクトする。シールド電極13には何れの電位も印加されず、シールド電極13は裏面電極(ドレイン電極)のバイアスと等電位となる。これにより、動作領域8から終端領域9に向かって空乏層が広がった場合、シールド電極13の電界によって空乏層がチップ端部に到達することを防止する。
ここで、図1(B)においては、第1n型領域10および第2n型領域10aは、構造的には、すなわち不純物濃度および形状(長辺Ll3および短辺Ls3を有する矩形)は同等である。しかし、第1n型領域10および第2n型領域10aは空乏化の状態が異なる。詳細は後述するが、FRD100に接合耐圧に近い程度の逆バイアスを印加した場合、第1n型領域10は、第2p型領域4および第3p型領域5から広がった空乏層によりほぼ完全に空乏化する領域である。一方、第2n型領域10aは、第3p型領域5および第4p型領域6、または複数の第4p型領域から広がる空乏層により空乏化する領域である。また複数の第2n型領域10a間においては、空乏化の状態が必ずしも均一とはならない。更に、図示の例に限らず第2n型領域10aは、第1n型領域10と異なる形状であってもよい。
例えば図1(A)では、ハッチングで示した領域が第1n型領域10であり、その外側で細実線で示した領域までが第2n型領域10aである。
本実施形態では、前述の如くFRD100に接合耐圧に近い程度の逆バイアスを印加した場合、第2p型領域4と第1n型領域10が完全に空乏化し、さらに第3p型領域5もほぼ完全に空乏化する。すなわちFRD100の動作領域8および終端領域9の間においてスーパージャンクションが構成され、所定の耐圧を確保できる。
従って、図7の如きプレーナ型FRD200と同等の耐圧を維持する場合、本実施形態ではn−型半導体層2の厚みを低減でき、順方向電圧VFを向上させることができる。
図2から図4を参照し、詳細に説明する。図2は、順方向バイアス印加状態の模式的な断面概要図であり、図3および図4は、逆方向バイアス印加状態の模式的な断面概要図である。
まず、図2の如く、順方向バイアス印加時には、n−型半導体層2がドリフト層の一部となり、n−型半導体層2の厚みd1が電流経路となる。本実施形態では、逆方向バイアス印加時に動作領域8と終端領域9の間においてスーパージャンクションが形成され、所定の耐圧を確保できる。これによりドリフト層を構成するn−型半導体層2の厚みを、プレーナ型FRD200と比較して約20%低減できるため、順方向バイアス印加時の抵抗を低減できる。すなわち、所定の耐圧を確保した上で、順方向電圧特性(VF特性)の改善が実現できる。
一方、図3および図4のごとく、逆方向バイアス印加時にはpn接合において破線の如く空乏層50が広がる。ここで本実施形態では、平面パターンにおいては図1(B)の如く第2p型領域4はリング状であり、それに隣接する第1n型領域10は蜂の巣状に配置される。また、断面図においては図1(B)の如く、第2p型領域4とそれに隣接する第1n型領域10の長辺Llおよび短辺Lsが、例えばそれぞれ同等である。また、第2p型領域4とn型領域10は、接合耐圧に近い程度の逆方向バイアス印加時にこれらが完全空乏化する不純物濃度を有している。
つまり、動作領域8の最外周と終端領域9間においてスーパージャンクションが形成される。これにより、第2p型領域4、第1n型領域10、第3p型領域5には、図の如く水平方向に空乏層50が広がる。また空乏層50の厚みは、n−型半導体層2の深さ方向(基板10垂直方向)に沿って、ほぼ均一となり、動作領域8および動作領域8の外側を囲む第2p型領域4が完全に空乏化する。
より具体的には、第2p型領域4は、第1n型領域10および第2p型領域4下方のn−型半導体層2から延びる空乏層により完全空乏化し、第1n型領域10は、第2p型領域4および第3p型領域5から延びる空乏層により完全空乏化する。
またこれにより、ドリフト層の一部となるn−型半導体層2に広がる空乏層50も図の如く基板20垂直方向に広がる。
第3p型領域5、複数の第4p型領域6および複数の第2n型領域10aにおいても、逆方向バイアス印加時には、pn接合に空乏層50が広がる。すなわち、第3p型領域5には隣接する第1n型領域10および第2n型領域10aから空乏層50が広がり、第4p型領域6には隣り合う第2n型領域10aから空乏層50が広がる。また、第2n型領域10には第3p型領域5および第4p型領域6から、あるいは隣り合う第4p型領域6から、空乏層50が広がる。
図5は、本実施形態の逆方向バイアス印加時の終端領域9における等電位線の広がりを示す断面概要図である。
アノード電極6と電気的に接続するのは動作領域8であり、終端領域9の第3p型領域5は、アノード電極6とコンタクトしない。しかし、動作領域8に印加される電位の影響を受けて動作領域8に近い第3p型領域5、第2n型領域10aおよび第4p型領域6は、スーパージャンクションに近い接合となる。すなわち逆方向バイアスを高めるに従って空乏層50が第3p型領域5、第4p型領域6に広がりはじめると、図5の如く第3p型領域5および第4p型領域6の電位が高くなる。そしてさらに空乏層50が広がるので、これらの領域も完全空乏化に近い状態となる。
一方、チップの端部(シールド電極13側)に近づくほど、電圧が緩和されるため、第4p型領域6およびそれらの間に配置されたn型領域10に広がる空乏層50の幅は狭くなる。
このとき、第4p型領域6を終端領域9において多数配置することにより、十分にアノード−カソード間電圧を小さくすることができる。これにより、等電位線は図示の如く端部で若干密になるが、耐圧に影響しないよう設計される。
このため、終端領域9においては、pn接合の電界分布が徐々に変化する。つまり動作領域8に近く、アノード−カソード間電圧が大きい領域(α領域)ではスーパージャンクションの空乏層50は、基板表面に対してほぼ水平方向に広がる。一方、動作領域8から離れ、アノード−カソード間電圧が小さくなるに従って(β領域)、空乏層50の広がりは基板表面に対して垂直方向に立ち上がる。(図3参照)。
本実施形態では、逆方向バイアス印加時に動作領域8およびその外側(終端領域9の動作領域8に近い領域)が完全に空乏化する。このため、終端領域9の外側(チップ端部)に向かってはゆるやかに空乏状態を弱めることが重要である。そこで、終端領域9に第4p型領域6とn型領域10を交互に配置する。第4p型領域6は、チップ端部付近にまで配置されている。そして上記のメカニズムにより第4p型領域6に広がる空乏層50は、チップ端部に向かうほどその幅が狭くなる。従って本実施形態によれば、これらの間に広がる空乏層50の幅を狭め、チップ端部に向かって緩やかに空乏状態を弱めることができる。
尚、図4の如く、第4p型領域6の長辺Ll4および短辺Ls4は、第3p型領域5のそれらより小さくてもよい。更に、複数の第4p型領域6において、チップ端部へ向かうほど、長辺Ll4および短辺Ls4が徐々に小さくなる(Ll41>Ll42、Ls41>Ls42)形状としてもよい。
また、第2n型領域10は、第4p型領域6と交互に複数配置されるが、複数の第2n型領域10の長辺Ll3および短辺Ls3は、同等の長さでも良いし、例えば第4p型領域6と同様、チップ端部に向かって徐々に小さくなるなど、異なる長さでも良い。
このように、本実施形態では、動作領域8と終端領域9間のスーパージャンクションの耐圧設計によってFRDの耐圧を設計すればよい。すなわち動作領域8と終端領域9の間が完全空乏化するよう、第2p型領域4、n型領域10、第3p型領域の不純物濃度と矩形のサイズ(長辺Ll、短辺Ls)を設計する。そして、n−型半導体層2の不純物濃度および厚みd1は、第2p型領域4を配置するのに十分な厚みを確保した上で、n−型半導体層2に広がる空乏層50が動作領域8端部のスーパージャンクションに広がる空乏層50と連続するよう設計される。
これにより、図7の如く厚いn−型エピタキシャル層203に空乏層を広げることにより耐圧を確保していた従来のプレーナ型FRD200と比較して、n−型半導体層2の厚みd1を大幅に縮小できる。
具体的には、n−型半導体層2の厚みd1は、例えば600V程度の耐圧の場合40μmである。これは、従来のプレーナ型FRD200において同等の耐圧を維持する場合の第2半導体層203の厚みd3の80%程度である。
また、順方向バイアス印加時にはFRD100のp型領域(第1p型領域3、第2p型領域4)からn型領域(n−型半導体層2および第1n型領域10)にキャリア(ホール)が注入される。そして、逆方向バイアス印加時には、まずn型領域に蓄積されたキャリアの引き抜きまたは再結合が行われた後、空乏層50が広がり出す。すなわち、オフ状態になる前にキャリアの引き抜きまたは再結合のための時間が発生し、これが逆回復時間trrとなる。
本実施形態では、第2p型領域4もキャリアの引き抜きに寄与するため、逆回復時間trrにおいて有利となる。例えば図8のメサ型FRD201と本実施形態のFRD100を比較すると、第3の半導体層204と本実施形態の第1p型領域3の面積が同等と仮定した場合、第1p型領域3と接していない第2p型領域4の面積(n−型半導体層2およびn型領域10と接触する第2p型領域4の面積)の分、本実施形態のFRD100はキャリアの引き抜きに寄与するp型領域の面積が増加する。従って、キャリア(ホール)の引き抜きに有利となり、逆回復時間trrを向上させることができる。
尚、上記の第2p型領域4、第3p型領域5、第4n型領域6およびn型領域10の矩形の長辺Llと短辺Lsの長さおよび不純物領域は、一例である。すなわち本実施形態では、上述の如く第1電極12および第2電極14間に逆バイアスを印加時に、第2p型領域4と、隣接する第1n型領域10とがほぼ完全に空乏化すればよい。従って、空乏層50の厚みに基づき、少なくとも第2p型領域4と第1n型領域10の長辺Llおよび短辺Lsと、両者の不純物濃度が適宜選択される。
図6は、第2p型領域4および第3p型領域5、第4p型領域6の他のパターンを示す平面図である。尚、図において表面の電極層およびチップ端部は省略した。
図6では、第2p型領域4および第3p型領域5、第4p型領域6がすべてリング状に配置される。
チップの中央付近に、第1p型領域3およびコンタクト領域11が配置され、第1p型領域3と接し、同心のリング状に第2p型領域4を配置する。更にその外側に第2p型領域4と所定の距離で離間して、同心のリング状に第3p型領域5および第4p型領域6をそれぞれ配置する。尚、第4p型領域6は2列のみ示したが、チップ端部に向かって同心のリング状に複数配置されるとする。
この場合第1n型領域は、第2p型領域4と第3p型領域5間の領域である。また第2n型領域は、第3p型領域5および第4p型領域6間、および第4p型領域6間に配置される。
尚、第2p型領域4、第3p型領域5、第4p型領域6は、本実施形態で図示したパターンをそれぞれ独立に組み合わせることが可能である。
1 n+型半導体基板
2 n−型半導体層(ドリフト層)
3 第1p(p+)型領域
4 第2p型領域
5 第3p型領域
6 第4p型領域
8 動作領域
9 終端領域
10 第1n型領域
10a 第2n型領域
11 コンタクト領域
12 アノード電極
13 シールド電極
14 カソード電極
15 n+型不純物領域
19 絶縁膜
20 基板
50 空乏層
31 pn接合
32 スーパージャンクション
100 FRD(ダイオード)
200 FRD(ダイオード)
201 FRD(ダイオード)
202 n+型半導体層
203 エピタキシャル層
204 p型半導体層
205 ガードリング
212 アノード電極
213 シールド電極
210 絶縁層
219 絶縁層
Ll、Ll1、Ll2、Ll3、Ll4 長辺
Ls、Ls1、Ls2、Ls3、Ls4 短辺
2 n−型半導体層(ドリフト層)
3 第1p(p+)型領域
4 第2p型領域
5 第3p型領域
6 第4p型領域
8 動作領域
9 終端領域
10 第1n型領域
10a 第2n型領域
11 コンタクト領域
12 アノード電極
13 シールド電極
14 カソード電極
15 n+型不純物領域
19 絶縁膜
20 基板
50 空乏層
31 pn接合
32 スーパージャンクション
100 FRD(ダイオード)
200 FRD(ダイオード)
201 FRD(ダイオード)
202 n+型半導体層
203 エピタキシャル層
204 p型半導体層
205 ガードリング
212 アノード電極
213 シールド電極
210 絶縁層
219 絶縁層
Ll、Ll1、Ll2、Ll3、Ll4 長辺
Ls、Ls1、Ls2、Ls3、Ls4 短辺
Claims (5)
- 一導電型半導体層と、
該半導体層に設けられた動作領域と、
該動作領域を囲む前記半導体層に設けられた終端領域と、
前記動作領域の前記半導体層表面に設けられた第1逆導電型領域と、
前記第1逆導電型領域の端部に接して該第1逆導電型領域より深く設けられ、前記半導体層表面に対して垂直方向の長さが前記半導体層表面に対して水平方向の長さより長い第2逆導電型領域と、
前記第2逆導電型領域と離間して前記終端領域の前記半導体層に設けられた第3逆導電型領域と、
前記第2逆導電型領域と前記第3逆導電型領域間に設けられた一導電型領域と、
前記第1逆導電型領域に電気的に接続する第1電極と、前記半導体層に電気的に接続する第2電極と、を具備し、
前記一導電型領域は、前記第1逆導電型領域下方の前記半導体層より不純物濃度が高いことを特徴とする半導体装置。 - 前記第1電極および前記第2電極間に接合耐圧に近い程度の逆バイアスを印加時に、前記第2逆導電型領域と、前記一導電型領域とがほぼ完全に空乏化することを特徴とする請求項1に記載の半導体装置。
- 前記終端領域に前記第3逆導電型領域と離間する第4逆導電型領域を設けることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記第3逆導電型領域と前記第4逆導電型領域間に前記第1逆導電型領域下方の前記半導体層より不純物濃度が高い他の一導電型領域を設けることを特徴とする請求項3に記載の半導体装置。
- 前記第4逆導電型領域を複数設け、該第4逆導電型領域間に前記他の一導電型領域を設けることを特徴とする請求項4に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005378180A JP2007180338A (ja) | 2005-12-28 | 2005-12-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005378180A JP2007180338A (ja) | 2005-12-28 | 2005-12-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
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JP2007180338A true JP2007180338A (ja) | 2007-07-12 |
Family
ID=38305223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2005378180A Pending JP2007180338A (ja) | 2005-12-28 | 2005-12-28 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2007180338A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010118440A (ja) * | 2008-11-12 | 2010-05-27 | Fuji Electric Systems Co Ltd | 半導体装置およびその製造方法 |
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2005
- 2005-12-28 JP JP2005378180A patent/JP2007180338A/ja active Pending
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JP2010118440A (ja) * | 2008-11-12 | 2010-05-27 | Fuji Electric Systems Co Ltd | 半導体装置およびその製造方法 |
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