JP6286981B2 - 半導体装置 - Google Patents

Description

本発明は、耐圧向上のための構造が形成されるＩＧＢＴ構造の半導体装置に関する。

半導体装置の耐圧向上のために、種々の技術が採用されている。例えば、スーパージャンクション構造の半導体装置において、半導体素子が配置された素子領域を囲む外周領域の表面にｐｎ接合を形成することによって、電界緩和が図られている（例えば、特許文献１参照。）。

一方、スーパージャンクション構造以外の半導体装置では、他の耐圧向上技術が必要である。例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）では、半導体素子が配置された素子領域を囲む外周領域に、コレクタ−ゲート間に配置されるようにポリシリコンダイオードを耐圧向上のために形成する（例えば、特許文献２参照。）。

特開２０１１−２９３９３号公報 特開２０１３−４１９９４号公報

半導体装置の耐圧向上のためには、半導体装置の周辺において電位をなだらかに変化させることが有効である。したがって、逆バイアス時において局所的に電位が高い領域が発生しないように、配線によって外周領域になだらかな電位分布を実現している。ガードリングや電界緩和リング（Field Limiting Ring：ＦＬＲ）などのｐ型の拡散領域が外周領域に形成された場合に、この配線によるなだらかな電位分布の実現のために、外周領域の拡散領域がすべて空乏化する必要がある。

このために、半導体層の表面にリサーフ層を形成することによって素子領域の電界緩和を図る方法が考えられる。しかしこの方法では、リサーフ層を形成するための工程の追加が必要であり、半導体装置の製造工程が増大する問題があった。

上記問題点に鑑み、本発明は、耐圧向上のための構造を外周領域に有しつつ、製造工程の増大が抑制されたＩＧＢＴ構造の半導体装置を提供することを目的とする。

本発明の一態様によれば、ＩＧＢＴ構造の半導体素子が配置された素子領域と素子領域の周囲に配置された外周領域を有する半導体装置において、（ア）素子領域及び外周領域に形成された第１導電型の第１半導体領域と、（イ）外周領域の第１半導体領域の上面に互いに離間してドット状に配置された複数の第２半導体型の第２半導体領域と、（ウ）外周領域の第１半導体領域上に第２半導体領域を覆って配置された絶縁膜と、（エ）絶縁膜の内部に、第１半導体領域の上面と平行な方向に互いに離間して配置された複数のポリシリコン膜とを備え、複数のポリシリコン膜のうち、素子領域に最近接のポリシリコン膜が半導体素子のゲート電極と電気的に接続され、外周領域の外縁に最近接のポリシリコン膜が半導体素子のコレクタ電極と電気的に接続され、半導体装置の逆バイアス印加時に、隣接するポリシリコン膜間にツェナーダイオードが形成され、且つ第２半導体領域それぞれの全体が空乏化し、前記ポリシリコン膜がマトリクス状に配置されている半導体装置が提供される。

本発明によれば、耐圧向上のための構造を外周領域に有しつつ、製造工程の増大が抑制されたＩＧＢＴ構造の半導体装置を提供できる。

本発明の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の実施形態に係る半導体装置に形成されるツェナーダイオードを示す模式図である。 本発明の実施形態に係る半導体装置に形成される半導体素子の等価回路図である。 本発明の実施形態に係る半導体装置の構成を示す模式的な平面図である。 本発明の実施形態に係る半導体装置のポリシリコン膜の配置例を示す模式的な平面図である。 本発明の実施形態に係る半導体装置の第２半導体領域の配置例を示す模式的な平面図である。 比較例の半導体装置の構成を示す模式的な断面図である。 発明の実施形態に係る半導体装置と比較例の半導体装置の耐圧に関するシミュレーション結果を示すグラフである。 発明の実施形態に係る半導体装置と比較例の半導体装置の電界分布に関するシミュレーション結果を示すグラフである。 本発明の実施形態の変形に係る半導体装置の構成を示す模式的な平面図である。 本発明の実施形態の他の変形に係る半導体装置の構成を示す模式的な平面図である。 本発明の実施形態の更に他の変形に係る半導体装置の構成を示す模式的な平面図である。

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。

本発明の実施形態に係る半導体装置１は、図１に示すように、ＩＧＢＴ構造の半導体素子１００が配置された素子領域１０１と素子領域１０１の周囲に配置された外周領域１０２を有する。半導体装置１は、素子領域１０１及び外周領域１０２に形成された第１導電型の第１半導体領域１０と、外周領域１０２の第１半導体領域１０の上面に互いに離間して配置された複数の第２半導体型の第２半導体領域２０と、外周領域１０２の第１半導体領域１０上に第２半導体領域２０を覆って配置された絶縁膜３０と、絶縁膜３０の内部に、第１半導体領域１０の上面と平行な方向に互いに離間して配置された複数のポリシリコン膜４０とを備える。第２半導体領域２０は、後述するように、平面的に見てドット状に配置されている。

なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を説明する。

図１に示した実施形態に係る半導体装置１は、素子領域１０１にプレーナゲート型のＩＧＢＴが半導体素子１００として形成されている。外周領域１０２の第１半導体領域１０は、ドリフト領域に対応する。以下では、説明を分かりやすくするため、第１半導体領域１０をドリフト領域１０として説明する。

半導体素子１００は、ｎ型のドリフト領域１０と、ドリフト領域１０上に配置されたｐ型のベース領域１２０と、ベース領域１２０の上面に選択的に形成されたｎ型のエミッタ領域１３０と、ベース領域１２０上に配置されたゲート絶縁膜１４０と、ゲート絶縁膜１４０を介してベース領域１２０と対向して配置されたゲート電極１５０とを備える。ゲート電極１５０には、ポリシリコン膜が採用される。半導体素子１００において、ゲート電極１５０と対向するベース領域１２０の表面がチャネル領域である。

ドリフト領域１０は、ｐ型のコレクタ領域６０の一方の主面上に配置されている。コレクタ領域６０の他方の主面上には、コレクタ領域６０と電気的に接続するコレクタ電極８０が配置されている。なお、ドリフト領域１０とコレクタ領域６０間に、ドリフト領域１０よりも不純物濃度の高いｎ型のフィールドストップ領域６５が配置されている。フィールドストップ領域６５によって、オフ時に空乏層がコレクタ領域６０に達することが抑制される。

また、ゲート電極１５０の上面には層間絶縁膜１７０が配置されている。層間絶縁膜１７０を介してゲート電極１５０の上方に、ベース領域１２０とエミッタ領域１３０とに電気的に接続するエミッタ電極１９０が配置されている。層間絶縁膜１７０によって、ゲート電極１５０とエミッタ電極１９０とは電気的に絶縁されている。

半導体素子１００をオンする場合には、エミッタ電極１９０とコレクタ電極８０間に所定のコレクタ電圧を印加し、エミッタ電極１９０とゲート電極１５０間に所定のゲート電圧を印加する。半導体装置１をオン状態にすると、チャネル領域がｐ型からｎ型に反転してチャネルが形成される。形成されたチャネルを通過して、エミッタ電極１９０から電子がドリフト領域１０に注入される。この注入された電子により、コレクタ領域６０とドリフト領域１０との間が順バイアスされ、コレクタ電極８０からコレクタ領域６０を経由して正孔（ホール）がドリフト領域１０、ベース領域１２０の順に移動する。更に電流を増やしていくと、コレクタ領域６０からの正孔が増加し、ベース領域１２０の下方に正孔が蓄積される。この結果、伝導度変調によってオン電圧が低下する。

半導体素子１００をオン状態からオフ状態にする場合には、ゲート電圧をしきい値電圧よりも低く、例えば、ゲート電圧をエミッタ電圧と同じ電位又は負電位となるように制御する。これにより、チャネル領域が消滅して、エミッタ電極１９０からドリフト領域１０への電子の注入が停止する。コレクタ電極８０の電位がエミッタ電極１９０よりも高いので、ベース領域１２０とドリフト領域１０との界面から空乏層が広がっていくと共に、ドリフト領域１０に蓄積された正孔はエミッタ電極１９０に抜けていく。

以下に、半導体装置１の耐圧向上のための構成について説明する。外周領域１０２に配置された複数のポリシリコン膜４０のうち、素子領域１０１に最近接のポリシリコン膜４０が半導体素子１００のゲート電極１５０と電気的に接続される。一方、外周領域１０２の外縁に最近接のポリシリコン膜４０が、半導体素子１００のコレクタ電極８０と電気的に接続される。

具体的には、素子領域１０１と外周領域１０２との境界付近に配置された第１電極５１がゲート電極１５０と電気的に接続されており、素子領域１０１に最近接のポリシリコン膜４０が第１電極５１に接続される。また、外周領域１０２の外縁部に配置された第２電極５２がコレクタ電極８０と電気的に接続されており、外周領域１０２の外縁に最近接のポリシリコン膜４０が第２電極５２に接続されている。なお、低抵抗接触のために、ドリフト領域１０の上面に配置された不純物濃度の高いコンタクト領域１１に第２電極５２は配置されている。

そして、半導体装置１の逆バイアス印加時には、図２に示すように、隣接するポリシリコン膜４０によって複数のツェナーダイオードＤが直列に形成される。このとき、図２に示すように、整流方向が逆向きのツェナーダイオードＤが交互に接続された状態である。素子領域１０１に配置されたＩＧＢＴの等価回路を、図３に示す。ツェナーダイオードＤがコレクタ電極８０とゲート電極１５０間に配置されることによって、半導体装置１の耐圧が向上する。半導体素子１００がブレークダウンするよりも先にブレークダウンするようにツェナーダイオードＤを設計することによって、半導体素子１００の保護素子としてツェナーダイオードＤは機能する。

また、逆バイアス印加時に第２半導体領域２０の全体が空乏化することにより、半導体素子１００の耐圧が上がり、上記機能を満足する設計が可能となる。即ち、逆バイアス時に半導体領域中に発生する空乏層の伸びを半導体装置１の外縁に向けて連続してなだらかに延伸させて、外周領域１０２になだらかな電位分布を実現できる。

半導体装置１の逆バイアス印加時に第２半導体領域２０が空乏化するように、第２半導体領域２０のそれぞれの面積、相互の間隔Ｒ、不純物濃度が規定されている。例えば、第２半導体領域２０の第１半導体領域１０の上面に露出した部分が円形状であるとき、第２半導体領域２０の露出した部分の直径Ｗは５．５μｍ、第２半導体領域２０間の間隔Ｒは１６．５μｍ、第２半導体領域２０の不純物表面濃度は１Ｅ１６ｃｍ^-3〜１Ｅ１７ｃｍ^-3である。なお、逆バイアス印加時に第２半導体領域２０を空乏化させる条件は、所望の耐圧、ドリフト領域１０の比抵抗などに応じて設定される。

図４に示すように、外周領域１０２は素子領域１０１の周囲を囲って配置されている。図１は、図４のＩ−Ｉ方向に沿った断面図である。図５に、図４の領域Ｓにおけるポリシリコン膜４０の配置例を示す。複数の矩形のポリシリコン膜４０が、外周領域１０２にマトリクス状に配置されている。つまり、複数のポリシリコン膜４０が、素子領域１０１と外周領域１０２の境界線から外周領域１０２の外縁に向かう方向だけでなく、この方向と垂直な境界線に平行な方向にも離間して配置されている。なお、図４では、ポリシリコン膜４０の長手方向が素子領域１０１と外周領域１０２との境界線と一定の鋭角をなすように、それぞれのポリシリコン膜４０が配置されている例を示した。

図６に、図４の領域Ｓにおける第２半導体領域２０の配置例を示す。図２に示すように、第２半導体領域２０は、平面的に見てドット状に配置されている。このように配置した第２半導体領域２０を完全に空乏化させることによって、半導体装置１の耐圧を向上することができる。

第２半導体領域２０は、例えば素子領域１０１にベース領域１２０を形成する工程において形成可能である。また、絶縁膜３０は、ゲート絶縁膜１４０及び層間絶縁膜１７０と同時に形成可能である。ポリシリコン膜４０は、ゲート電極１５０と同時に形成可能である。したがって、半導体装置１では、外周領域１０２に形成される耐圧向上のための構造物（以下において「耐圧構造物」という。）が、素子領域１０１に半導体素子１００を形成する工程によって形成可能である。このため、耐圧構造物を形成するための特別な工程を必要としない。したがって、半導体装置１の製造工程の増加を抑制することができる。

図７に、比較例の半導体装置１Ａを示す。図７に示した半導体装置１Ａでは、半導体装置１とは異なり第２半導体領域２０が配置されていない。半導体装置１Ａでは、外周領域１０２に耐圧構造物の一部としてｐ型のリサーフ層２５が配置されている。第１半導体領域１０の表面にリサーフ層２５を配置することによって、逆バイアス時にｐｎ接合からの空乏層の伸びを外周領域１０２においてなだらかにする。

しかしながら、半導体装置１Ａでは、リサーフ層２５を形成する工程が必要であり、製造工程が増大してしまう。これに対し、図１に示した半導体装置１では、既に述べたように、素子領域１０１に形成する半導体素子の製造工程において耐圧構造物を形成することができ、製造工程の追加が必要ない。

図８に、半導体装置１の耐圧に関してシミュレーションした結果を示す。図８の横軸はエミッタ−コレクタ間の電圧Ｖｃｅであり、縦軸はコレクタ電流Ｉｃである。図８においてポイントＰ１における波形変化は、ポリシリコン膜４０によって形成されるツェナーダイオードＤのブレークダウンに起因する。一方、ポイントＰ２における波形変化は、素子領域１０１と外周領域１０２との境界に位置するｐ⁺領域の端部（図１、図７にそれぞれ「Ｐ２」で示した。）でのブレークダウンに起因する。

なお、「ｄｏｔ１／ｎ」（ｎ＝３〜８の自然数）はポイント面積比率であり、比較例に示したｐ^-型のリサーフ層２５を拡散する全面積に対する半導体装置１のｐ^-型の第２半導体領域２０を拡散するために開けたポイント面積の比率を示す。ｎが大きくなるほど、ポイント面積比率は小さくなる。また、「ｒｅｆ」は図７に示した比較例の場合の特性である。

図８から、半導体装置１の耐圧は、図７に示した比較例と同等であることが分かる。

図９に、半導体装置１の電界分布に関するシミュレーション結果を示す。図９の横軸は、絶縁膜３０の上面からの距離３．４μｍにおけるドリフト領域１０中の位置Ｘである。比較例の半導体装置１Ａでは、位置Ｘはリサーフ層２５よりも深い。位置Ｘが大きいほど、外周領域１０２の外縁に近い位置である。「ｄｏｔ１／ｎ」のｎが大きいほど電界の変動が小さい。特に「ｄｏｔ／８」において電界の変動は小さく、満足できる電界分布を半導体装置１によって実現できる。

以上に説明したように、本発明の実施形態に係る半導体装置１では、ドット状に多数の第２半導体領域２０が外周領域１０２に配置されている。そして、半導体装置１の逆バイアス印加時に第２半導体領域２０それぞれの全体が空乏化するように、第２半導体領域２０の面積、相互の間隔Ｒ、不純物濃度が規定されている。このため、半導体装置１の耐圧が向上する。また、第２半導体領域２０は、素子領域１０１に配置される半導体素子１００の製造工程の一部を利用して形成可能である。具体的には、半導体素子１００のｐ⁺領域を拡散などによって形成する工程、例えばベース領域１２０の形成と同時に第２半導体領域２０を形成する。これにより、半導体装置１の製造工程の増加を抑制できる。

＜変形例＞
上記では、図５に示すようにポリシリコン膜４０がマトリクス状に配置されている例を示した。しかし、例えば図１０に示すように、ポリシリコン膜４０を素子領域１０１の周囲を囲む多重のリング形状としてもよい。複数のリング形状のポリシリコン膜４０を同心円状に配置することによって、ポリシリコン膜４０の内側と外側のリング間でツェナーダイオードＤを形成することができる。このとき、最も内側を周回するポリシリコン膜４０をゲート電極１５０と電気的に接続し、最も外側を周回するポリシリコン膜４０をコレクタ電極８０と電気的に接続する。

外周領域１０２のコーナー部においては、例えば図１０に示すように、複数のポリシリコン膜４０を同一円状に配置する。このとき、第２半導体領域２０も、ポリシリコン膜４０と同様に同一円状に配置される。

或いは、図１１に示すように、ポリシリコン膜４０を外周領域１０２の外縁に沿って偏心した円状に配置してもよい。外縁に近づくほど、コーナー部ではポリシリコン膜４０間の間隔が広くなる。このとき、第２半導体領域２０も偏心した円状に配置される。

また、図１２に示すように外周領域１０２のコーナー部が中心方向に凹んだ凹形状の場合には、ポリシリコン膜４０を外周領域１０２の外縁に沿って偏心した円状に配置し、第２半導体領域２０も外周領域１０２の外縁に沿って配置できる。

上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…半導体装置
１０…ドリフト領域、第１半導体領域
２０…第２半導体領域
３０…絶縁膜
４０…ポリシリコン膜
５１…第１電極
５２…第２電極
６０…コレクタ領域
６５…フィールドストップ領域
８０…コレクタ電極
１００…半導体素子
１０１…素子領域
１０２…外周領域
１２０…ベース領域
１３０…エミッタ領域
１４０…ゲート絶縁膜
１５０…ゲート電極
１７０…層間絶縁膜
１９０…エミッタ電極

Claims (4)

1. ＩＧＢＴ構造の半導体素子が配置された素子領域と前記素子領域の周囲に配置された外周領域を有する半導体装置において、
   前記素子領域及び前記外周領域に形成された第１導電型の第１半導体領域と、
   前記外周領域の前記第１半導体領域の上面に互いに離間してドット状に配置された複数の第２半導体型の第２半導体領域と、
   前記外周領域の前記第１半導体領域上に前記第２半導体領域を覆って配置された絶縁膜と、
   前記絶縁膜の内部に、前記第１半導体領域の上面と平行な方向に互いに離間して配置された複数のポリシリコン膜と
   を備え、
   前記複数のポリシリコン膜のうち、前記素子領域に最近接のポリシリコン膜が前記半導体素子のゲート電極と電気的に接続され、前記外周領域の外縁に最近接のポリシリコン膜が前記半導体素子のコレクタ電極と電気的に接続され、
   前記半導体装置の逆バイアス印加時に、隣接する前記ポリシリコン膜間にツェナーダイオードが形成され、且つ前記第２半導体領域それぞれの全体が空乏化し、
   前記ポリシリコン膜がマトリクス状に配置されていることを特徴とする半導体装置。
2. 前記半導体装置の逆バイアス印加時に前記第２半導体領域それぞれの全体が空乏化するように、前記第２半導体領域の面積、相互の間隔、不純物濃度が規定されていることを特徴とする請求項１に記載の半導体装置。
3. 複数のリング形状の前記ポリシリコン膜によって前記素子領域が多重に囲まれていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第２半導体領域が、前記素子領域に形成される前記半導体素子を製造する一連の工程の一部において形成されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。

Images