JP5678469B2 - 半導体装置 - Google Patents
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Description
本発明の第1実施形態について説明する。図1は、本実施形態にかかる半導体装置の断面図、図2は、図1に示す半導体装置の上面レイアウト図である。図1は、図2のA−A断面図に相当している。以下、これらの図を参照して、本実施形態の半導体装置について説明する。
本発明の第2実施形態について説明する。本実施形態では、第1実施形態に対して半導体装置の構成の一部を変更したものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
上記実施形態では、p型ディープウェル層13の下方に位置するp+型不純物領域2内にn+型不純物領域3を形成すると共に、n+型不純物領域3が環状構造となるようにしている。しかしながら、p型ディープウェル層13の下方に位置するp+型不純物領域2内に備えるn+型不純物領域3は必ずしも環状である必要はない。例えば、n+型不純物領域3をドット状に点在させるようにしても良い。また、環状構造とドット状構造の組み合わせであっても良い。
2 p+型不純物領域
3 n+型不純物領域
4 p型ベース領域
4a チャネルp層
5 n+型不純物領域
6 トレンチ
7 ゲート絶縁膜
8 ゲート電極
9 層間絶縁膜
10 上部電極
12 下部電極
13 p型ディープウェル層
20 ゲートランナー
100 IGBT
200 FWD
Claims (8)
- 第1導電型のドリフト層(1)と該ドリフト層の表層部に形成された第2導電型のディープウェル層(13)を有するPN接合によって構成されるダイオード構造を有する半導体装置であって、
前記ドリフト層(1)の裏面側のうち前記ダイオード構造が形成された領域に第2導電型不純物領域(2)が形成されていると共に、該第2導電型不純物領域(2)内に該第2導電型不純物領域(2)から伸びる空乏層によって完全空乏化される寸法および不純物濃度で構成された第1導電型不純物領域(3)と、が備えられていることを特徴とする半導体装置。 - 半導体素子(100)が備えられたセル領域を有し、前記ダイオード構造は、該セル領域における前記半導体素子(100)が形成された領域を囲むダイオード形成領域に備えられていることを特徴とする請求項1に記載の半導体装置。
- 前記第1導電型不純物領域(3)は、前記セル領域における前記半導体素子(100)が形成された領域を囲む環状構造とされていることを特徴とする請求項2に記載の半導体装置。
- 前記第1導電型不純物領域(3)は、前記セル領域における前記半導体素子(100)が形成された領域を囲む複数個の環状構造とされていることを特徴とする請求項2に記載の半導体装置。
- 前記半導体素子として絶縁ゲート型バイポーラトランジスタ(100)が備えられていると共に、前記ダイオード構造としてフリーホイールダイオード(200)が備えられていることを特徴とする請求項2ないし4のいずれか1つに記載の半導体装置。
- 前記半導体素子としてMOSFETが備えられていると共に、前記ダイオード構造としてフリーホイールダイオード(200)が備えられていることを特徴とする請求項2ないし4のいずれか1つに記載の半導体装置。
- 前記第1導電型不純物(3)は、ドット状に複数個点在されていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。
- ゲート電極(8)を有するMOS構造の半導体素子(100)が備えられたセル領域を有し、前記ダイオード構造は、前記ゲート電極(8)に接続されるゲートランナー(20)の下方に備えられていることを特徴とする請求項1ないし7のいずれか1つに記載の半導体装置。
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