JP5582102B2 - 半導体装置 - Google Patents

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Description

本発明は、スイッチング素子として機能する絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）とフリーホイールダイオード（以下、ＦＷＤという）とが同一チップ内に集積化された半導体装置に関するものである。
従来より、直流−交流変換を行うためのインバータ回路などでは、スイッチング素子として機能するＩＧＢＴとＦＷＤとが同一チップ内に集積化された半導体装置が使用されている。ＩＧＢＴのオンオフによって直流−交流交換を行うと共に、ＩＧＢＴをオフしたときに、ＦＷＤを通じて負荷（例えばモータ）に流れる電流を還流させている。
このような半導体装置に使用されるＦＷＤでは、ＩＧＢＴがオフしているときの順方向電圧Ｖｆに対する順方向電流Ｉｆの特性（以下、Ｖｆ−Ｉｆ特性という）は線形となるが、ＩＧＢＴをオンしたときのＶｆ−Ｉｆ特性はスナップバック電圧の影響により非線形な領域が発生する。図６は、ＦＷＤのＶｆ−Ｉｆ特性を示した図である。この図に示されるように、ＩＧＢＴがオンしたときにはオフしているときと比較して順方向電圧Ｖｆが変動すると共に、スナップバック電圧が発生する領域があり、線形性が得られない。
具体的には、ＩＧＢＴとＦＷＤとを１チップに形成した半導体装置の場合、ＩＧＢＴをオンしたときの等価回路図は、図７のように示される。すなわち、ｐ型ディープウェル層１３とｎ−型ドリフト層１にて構成されるＦＷＤ２００に対してＩＧＢＴ１００のチャネル抵抗ＲａとチャネルからＦＷＤ２００のＰＮ接合部（ｐ型ディープウェル層１３の下部）に至るまでの内部抵抗Ｒｂとが並列的に接続され、さらにこれらにｐ型ディープウェル層１３の下部におけるｎ−型ドリフト層１の内部抵抗Ｒｃとフィールドストップ（以下、ＦＳという）層１ａの内部抵抗Ｒｄを直列的に接続した状態となる。このような回路において、ＩＧＢＴ１００がオンすると、内部抵抗Ｒｂが小さいことからダイオード側よりもＩＧＢＴ１００のチャネル側にばかり電流が流れるため、伝導度変調が起きず、順方向電圧Ｖｆが増大してしまう。
このため、ＩＧＢＴ１００とＦＷＤ２００を備えた半導体装置では、ＦＷＤ２００動作時にＩＧＢＴ１００にゲート電圧を印加しないようにゲート制御を行う。そして、ＦＷＤ２００の動作を判定するために、ダイオードセンスを行っているが、正確なセンスを行うためにはＶｆ−Ｉｆ特性に線形性が要求されるため、スナップバック電圧の影響を受ける非線形な領域を避けてセンスを行わなければならず、順方向電圧Ｖｆが大きなところでしか適用できなかった。
これに対して、特許文献１において、ゲート構造がないｐ型ベース領域４の幅を広くすることで、Ｖｆの増大を抑制することが提案されている。
特開２００８−５３６４８号公報
しかしながら、ＦＷＤ２００として機能する領域を広げることによってＩＧＢＴ１００の領域を減らすことになるため、ＩＧＢＴ１００のオン損失が大きくなるという問題がある。
本発明は上記点に鑑みて、ＦＷＤのＶｆ−Ｉｆ特性の線形性を改善しつつ、ＩＧＢＴのオン損失を低減できる半導体装置を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、ディープウェル層（１３）の外周側端部をドリフト層（１）の裏面側に投影した位置よりカソード領域（３）とコレクタ領域（２）との境界部までの距離をＷ１、ベース領域（４）のうち絶縁ゲート型バイポーラトランジスタ（１００）とフリーホイールダイオード（２００）との境界部からディープウェル層（１３）の外周側端部までの距離をＷ２、ディープウェル層（１３）とベース領域（４）との境界部を裏面側に投影した位置よりカソード領域（３）とコレクタ領域（２）との境界部までの距離をＷ３、ドリフト層（１）の厚みをＬ１、ドリフト層（１）内でのキャリアの拡散係数をＤ、キャリアのライフタイムをτ、絶縁ゲート型バイポーラトランジスタ（１００）およびフリーホイールダイオード（２００）の構造に基づいて決まる第１パラメータをｋ１、ディープウェル層（１３）の構造に基づいて決まる第２パラメータをｋ２、ディープウェル層（１３）とドリフト層（１）の間のビルトインポテンシャル（ＶＡＫ（ｔｈ））に対するスナップバック電圧（ＶＳＢ）の比に対して第１パラメータｋ１を掛けた値（ｋ１・ＶＳＢ／ＶＡＫ（ｔｈ））をＫとすると、
距離Ｗ１と距離Ｗ２および距離Ｗ３は、
Ｗ３≧（（ｋ２・（Ｄτ）１／２）２−Ｌ１２）＾（１／２）
かつ、
Ｗ２≧Ｌ１／Ｋ１／２
ただし、Ｋ≧２．５
かつ、
Ｗ２−Ｗ１≧１０μｍ
を満たす値とされていることを特徴としている。
このように、距離Ｗ１と距離Ｗ２と距離Ｗ３が上記３つの数式を満たす値となるようにしている。これにより、深いディープウェル層（１３）がアノードとなるときに、ディープウェル層（１３）からのホール注入が多くなることでＦＷＤ（２００）の耐量が低下してしまうことを抑制しつつ、ディープウェル層（１３）のうちセル領域の外縁近傍からのホールが届かず、実質的にアノードとして機能する領域が減少することを抑制することができる。
特に、請求項２に記載したように、距離Ｗ３、Ｗ２、Ｗ１が、
Ｗ３＝（（ｋ２・（Ｄτ）１／２）２−Ｌ１２）＾（１／２）
かつ Ｗ２＝Ｌ１／Ｋ１／２
かつ
Ｗ２−Ｗ１＝１０μｍ
であると好ましい。
なお、上記の構造は、請求項１６に記載したように、セル領域および外周領域において、第１導電型のドリフト層（１）の裏面側に、ドリフト層（１）よりも高不純物濃度とされた第１導電型のフィールドストップ層（１ａ）が配置され、このフィールドストップ層（１ａ）の表層部にコレクタ領域（２）およびカソード領域（３）が形成される半導体装置に対しても適用できる。
また、上記の構造は、請求項１７に記載の発明のように、ベース領域（４）を貫通し、一方向を長手方向として複数本が所定の間隔で並べられたトレンチ（６）を備え、ゲート絶縁膜（７）およびゲート電極（８）がトレンチ（６）内において形成されたトレンチゲート構造の半導体装置に対して適用すると好ましい。
また、請求項３に記載したように、ゲート構造の長手方向の先端位置においても、距離Ｗ１と距離Ｗ２および距離Ｗ３が、
Ｗ３≧（（ｋ２・（Ｄτ）１／２）２−Ｌ１２）＾（１／２）
かつ、
Ｗ２≧Ｌ１／Ｋ１／２
ただし、Ｋ≧２．５
かつ Ｗ２−Ｗ１≧１０μｍ
を満たすようにすることで、ゲート構造の長手方向の先端位置においても、ＦＷＤ（２００）の耐量が低下してしまうことを抑制しつつ、ディープウェル層（１３）のうちセル領域の外縁近傍からのホールが届かず、実質的にアノードとして機能する領域が減少することを抑制することができる。
請求項４に記載の発明では、複数のゲート構造の間の一部において、エミッタ領域（５）が形成されない部分を備えることにより、エミッタ領域（５）が形成されていてＩＧＢＴ（１００）として動作する部分を含む第１の領域と、エミッタ領域（５）が形成されない部分を含み、かつ、当該部分がＦＷＤ（２００）として動作する第２の領域とを構成し、ＩＧＢＴ（１００）を囲むＦＷＤ（２００）が備えられ部分を第３の領域として、第１の領域および第２の領域は、ゲート構造と同方向が長手方向とされ、第３の領域に加えて第２の領域にもＦＷＤ（２００）を備えた構成とすることを特徴としている。
このように、第１〜第３の領域を備えた場合において、第２の領域にもＦＷＤ（２００）が備えられるようにすることで、ゲート電圧印加時に動作するＦＷＤ（２００）の面積を増やすことが可能となり、スナップバック電圧の低減を図ることが可能となる。
この場合において、請求項５に記載したように、エミッタ領域（５）が形成されない部分の幅が２０μｍ以上とされるようにすると好ましい。
このように、第２の領域に備えられるＦＷＤ（２００）の幅を２０μｍ以上とすることでＦＷＤ（２００）のオン電圧を低減することが可能となる。
請求項６に記載の発明では、カソード領域（３）は、第１の領域の長手方向と同方向を長手方向として形成されていると共に、第１の領域の長手方向先端部よりも突き出して配置されており、該長手方向において分割されていることを特徴としている。
このような構成とすれば、分割したカソード領域（３）の間のコレクタ領域（２）によって構成されるＩＧＢＴ（１００）にてＩＧＢＴ動作させることで電流を流し、電流密度を高くすることで他の部分のＩＧＢＴ（１００）についてもＩＧＢＴ動作させるようにする。これにより、ＩＧＢＴ（１００）のスナップバック電圧を低減することが可能となる。これにより、ＦＷＤ（２００）の面積を増やすことによるスナップバック電圧の低減と、ＩＧＢＴ（１００）を動作させやすくすることによるスナップバック電圧の低減の両立を図ることが可能となる。
請求項７に記載の発明では、第１の領域は長手方向において複数に分割されていることを特徴としている。このように、第１の領域を複数に分割するようにしても良い。この場合において、請求項８に記載の発明では、分割された第１の領域の間の領域にベース領域（４）のみが形成されることで、当該領域にもＦＷＤ（２００）が構成されるようにすれば、図１２（ｃ）のＷ４の広いＦＷＤ（２００）の面積を増やすことやこの領域が第３の領域の補助的な役割をすることが可能となり、スナップバック電圧の低減を図ることが可能となる。
この場合、さらに、請求項９に記載したように、カソード領域（３）を第１の領域の長手方向と同方向を長手方向として形成し、第１の領域の長手方向先端部の方がカソード領域（３）の長手方向先端部よりも突き出して配置されるようにすることもできる。
このように、カソード領域（３）を第１の領域の長手方向と同方向を長手方向として形成する場合において、第１の領域が長手方向において分割されていると、その分割されている領域においてスナップバック電圧が大きくなることが懸念される。しかしながら、第１の領域の長手方向先端部の方がカソード領域（３）の長手方向先端部よりも突き出して配置されるようにすることで、この領域でＩＧＢＴ（１００）が形成されるようにできる。このため、この領域でＩＧＢＴ動作させることで電流を流し、電流密度を高くすることで他の部分のＩＧＢＴ（１００）についてもＩＧＢＴ動作させるようにできる。これにより、ＩＧＢＴ（１００）のスナップバック電圧を低減することが可能となる。
請求項１０に記載の発明では、分割された第1の領域の間の距離（Ｗ、Ｂ２）が距離Ｗ２の２倍以上とされるようにすることを特徴としている。
このように、分割された第1の領域の間の距離（Ｗ、Ｂ２）を距離Ｗ２の２倍以上に取ることにより、この領域をトレンチゲート構造の両先端位置に配置される第３の領域の代わりとすることもできる。
請求項１１に記載の発明では、第１の領域は、さらに長手方向において複数箇所で分割されており、複数箇所で分割された当該第１の領域の間の領域にエミッタ領域（５）が形成されないことで、当該領域にもＦＷＤ（２００）が構成され、カソード領域（３）は、複数箇所で分割された第１の領域の間の領域と対応する位置において第１の領域と対応する位置よりも幅広とされていることを特徴としている。
このような構成によれば、分割された第１の領域の間においてダイオード動作させられるＦＷＤ（２００）の面積を増やすことやこの領域が第３の領域の補助的な役割をすることができ、よりＦＷＤ（２００）のスナップバック電圧を低減できる。
請求項１２に記載の発明では、第１の領域は複数本並べて配置され、隣り合う当該第１の領域のうち対向する辺の一部が凹まされ、該凹まされた領域にもＦＷＤ（２００）が構成されていることを特徴としている。
このように、ＦＷＤ（２００）が構成される領域の幅を広げることにより、その領域に構成されるＦＷＤ（２００）がダイオード動作し易くなる。これにより、ＦＷＤ（２００）の面積が増えることやこの領域が第３の領域の補助的な役割をすることで半導体装置全体のスナップバック電圧を小さくすることが可能になる。
この場合、請求項１３に記載したように、カソード領域（３）は、第１の領域の長手方向と同方向を長手方向として形成されており、第１の領域の一部が凹まされた領域に設けられたＦＷＤ（２００）と対向して、当該凹まされた領域に設けられたＦＷＤ（２００）の幅に合せてカソード領域（３）が形成されるようにすると好ましい。
このような構成によれば、幅広とされたＦＷＤ（２００）とされる領域とカソード領域（３）とが対向したレイアウトとなり、その部分を効率的にダイオード動作させられるため、よりＦＷＤ（２００）のスナップバック電圧を低減できる。
請求項１４に記載の発明では、カソード領域（３）は、第２の領域と対応する場所に形成された領域（３ａ）と、該第２の領域と対応する場所に形成された領域（３ａ）よりも幅が狭く、第１の領域と対応する場所に形成された領域（３ｂ）とを有していることを特徴としている。
このような構成によれば、カソード領域（３）のうちの第２の領域と対応する場所に形成された領域（３ａ）についてはダイオード動作を行わせ、第１の領域と対応する場所に形成された領域（３ｂ）についてはＭＯＳ動作を行わせることができる。このため、ＩＧＢＴ動作を基本としつつ、ＭＯＳ動作も行わせることが可能になることから、スイッチング損失の低減を図ることが可能となる。このようなスイッチング損失の低減効果は、半導体装置をインバータ駆動に適用する場合のように頻繁にスイッチングが行われるような適用形態とされる場合に有効である。
請求項１５に記載の発明では、ドリフト層（１）の裏面側において、セル領域の外縁部には、コレクタ領域（２）およびカソード領域（３）が混在する混在領域（１５）が備えられていることを特徴としている。
このように、セル領域の外縁部においてコレクタ領域（２）とカソード領域（３）とを混在させた混在領域（１５）を備えることで、寄生トランジスタがオンし難くなるようにできる。これにより、半導体装置の耐量を向上させられる。また、キャリア再注入を抑制できるため、スイッチング損失の低減を図ることも可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態にかかる半導体装置の断面図である。 図１に示す半導体装置の上面レイアウト図である。 ｐ型ディープウェル層１３からｎ＋型不純物領域３までの距離とキャリアのライフタイムτとの関係を示した半導体装置の断面図である。 図１に示す半導体装置のダイオード作動を行うときの等価回路を模式的に描いた断面図である。 図１に示す半導体装置のアノード−カソード間電圧ＶＡＫに対する順方向電流Ｉｆの特性（以下、ＶＡＫ−Ｉｆ特性という）を示した図である。 ＦＷＤのＶｆ−Ｉｆ特性を示した図である。 ＩＧＢＴとＦＷＤとを１チップに形成した半導体装置の場合において、ＩＧＢＴをオンしたときの等価回路図である。 距離Ｗ２に対するスナップバック電圧ＶＳＢの関係をＳｉｍ解析した結果を示す図である。 距離Ｗ２−距離Ｗ１に対するスナップバック電圧ＶＳＢの関係をＳｉｍ解析した結果を示す図である。 図１に示す半導体装置のＶｃｅ−Ｉｆ特性について電子線照射量を６０ｋＧｙとして測定した結果を示す図である。 （ａ）は、本発明の第２実施形態にかかる半導体装置の上面レイアウト図であり、（ｂ）は、（ａ）の領域Ｒの部分拡大図である。 （ａ）〜（ｃ）は、それぞれ、図１１（ｂ）に示すＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’断面図である。 第２の領域でのＦＷＤ２００の幅Ｗ４とＦＷＤ２００がオンし始める電圧ＶＦ（スナップバック電圧ＶＳＢに相当）との関係を示したグラフである。 本発明の第３実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第４実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第５実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第６実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第７実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第８実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第９実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第１０実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第１１実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第１２実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第１３実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第１４実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第１５実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第１６実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第１７実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第１８実施形態にかかる半導体装置の上面レイアウト図である。 （ａ）は、本実施形態にかかる半導体装置の上面レイアウト図、（ｂ）は、図３０（ａ）の二点差線で囲んだ領域の部分拡大図である。 図３０に示す半導体装置のＶｃｅ−Ｉｃ特性を調べた図である。 距離ＬｃとＩＧＢＴ１００のスナップバック電圧ＶＳＢについて調べた結果を示すグラフである。 （ａ）〜（ｃ）は、領域３ｂの他のレイアウトを示した図である。 ｎ＋型不純物領域３を他の構造とする場合の半導体装置のレイアウト図である。 ｎ＋型不純物領域３を他の構造とする場合の半導体装置のレイアウト図である。 ｎ＋型不純物領域３を他の構造とする場合の半導体装置のレイアウト図である。 （ａ）は、セル領域における基板裏面側のレイアウトを示した図であり、（ｂ）は、（ａ）の部分拡大図である。 半導体装置が壊れるメカニズムを示した説明図である。 （ａ）は、セル領域における基板裏面側のレイアウトを示した図であり、（ｂ）は、（ａ）の部分拡大図である。 （ａ）は、セル領域における基板裏面側のレイアウトを示した図であり、（ｂ）は、（ａ）の部分拡大図である。 セル領域における基板裏面側のレイアウトを示した図である。 （ａ）〜（ｃ）は、第１の領域のセル構成、第２、第３の領域のセル構成などの一例を示した断面図である。
以下、本発明の実施形態について図に基づいて説明する。
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置の断面図、図２は、図１に示す半導体装置の上面レイアウト図である。図１は、図２のＡ−Ａ断面図に相当している。以下、これらの図を参照して、本実施形態の半導体装置について説明する。
図１に示すように、本実施形態の半導体装置は、例えば不純物濃度が１×１０１３〜１×１０１４ｃｍ−３とされたｎ−型ドリフト層１を構成する半導体基板に対してＩＧＢＴ１００やＦＷＤ２００を備えることにより構成されている。図１および図２に示したように、ＩＧＢＴ１００が備えられるＩＧＢＴ形成領域とＦＷＤ２００が備えられるダイオード形成領域がセル領域とされ、セル領域の外周部に外周領域が備えられている。図２に示されるように、半導体装置を構成するチップの中央部がＩＧＢＴ形成領域とされ、その周囲を囲むようにダイオード形成領域が配置されることでセル領域が構成され、さらにそのセル領域の外周を囲むように外周領域が配置されている。
セル領域におけるＩＧＢＴ形成領域およびダイオード形成領域において、ｎ−型ドリフト層１の裏面側における当該ｎ−型ドリフト層１の表層部には、ＦＳ層１ａが形成されている。このＦＳ層１ａは、ｎ−型ドリフト層１よりも高不純物濃度のｎ型層にて構成され、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、基板裏面側から注入されるホールの注入量を制御するために備えてある。
また、セル領域におけるＩＧＢＴ形成領域およびダイオード形成領域において、ｎ−型ドリフト層１の裏面側におけるＦＳ層１ａの表層部には、コレクタ領域に相当するｐ＋型不純物領域２およびカソード領域に相当するｎ＋型不純物領域３が形成されている。ｐ＋型不純物領域２は、ボロン等のｐ型不純物が注入されて形成され、例えば不純物濃度が１×１０１７〜１×１０２０ｃｍ−３で構成されている。ｎ＋型不純物領域３は、リン等のｎ型不純物が注入されて形成され、例えば不純物濃度が１×１０１９〜１×１０２１ｃｍ−３で構成されている。ｎ−型ドリフト層１の裏面側は基本的にはｐ＋型不純物領域２とされているが、部分的にｎ＋型不純物領域３が形成された構造とされている。
図２中の実線ハッチングを示した領域がｎ＋型不純物領域３の形成されている領域であり、それ以外の領域がｐ＋型不純物領域２の形成されている領域である。図２中の破線ハッチングを示した領域は、ｐ型ディープウェル層１３の形成されている領域である。
図２に示されるように、ｎ−型ドリフト層１の裏面側は基本的にはｐ＋型不純物領域２とされているが、部分的にｎ＋型不純物領域３が形成された構造とされている。本実施形態の場合、ｎ＋型不純物領域３は、セル領域において短冊状のものが複数本ストライプ状に配置された構造とされている。なお、ｎ＋型不純物領域３のうち短冊状の部分のものは、図２中では５本のものを縦方向に２つに分割したものとして描いてあるが、実際にはそれ以上の多数本が形成されている。
また、セル領域におけるＩＧＢＴ形成領域においては、ｎ−型ドリフト層１の表層部には、所定厚さのｐ型ベース領域４が形成されている。このｐ型ベース領域４を貫通してｎ−型ドリフト層１まで達するように複数個のトレンチ６が形成されており、このトレンチ６によってｐ型ベース領域４が複数個に分離されている。具体的には、トレンチ６は複数個所定のピッチ（間隔）で形成されており、図１の奥行き方向（紙面垂直方向）において各トレンチ６が平行に延設されたストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。そして、環状構造とされる場合、各トレンチ６が構成する環状構造は複数本ずつを１組として多重リング構造が構成され、隣接する多重リング構造同士の長手方向が平行となるように配置されている。
隣接するトレンチ６によってｐ型ベース領域４が複数に分割された状態となるが、少なくともその一部は、チャネル領域を構成するチャネルｐ層４ａとなり、このチャネルｐ層４ａの表層部に、エミッタ領域に相当するｎ＋型不純物領域５が形成されている。なお、本実施形態では、分割された各ｐ型ベース領域４がチャネルｐ層４ａとなる場合を図示してあるが、そのうちの一部にｎ＋型不純物領域５を形成しないことで、ＩＧＢＴとして機能する部分を間引いた構造（以下、間引き構造という）とされても良い。
ｎ＋型不純物領域５は、ｎ−型ドリフト層１よりも高不純物濃度で構成され、ｐ型ベース領域４内において終端しており、かつ、トレンチ６の側面に接するように配置されている。より詳しくは、トレンチ６の長手方向に沿って棒状に延設され、トレンチ６の先端よりも内側で終端した構造とされている。
各トレンチ６内は、各トレンチ６の内壁表面を覆うように形成されたゲート絶縁膜７と、このゲート絶縁膜７の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極８とにより埋め込まれている。ゲート電極８は、図１とは別断面において互いに電気的に接続され、同電位のゲート電圧が印加される様になっている。このような構造により、トレンチゲート構造が構成されている。
さらに、ｎ＋型不純物領域５およびチャネルｐ層４ａは、層間絶縁膜９に形成されたコンタクトホール９ａを通じてエミッタ電極に相当する上部電極１０と電気的に接続されており、上部電極１０や図示しない配線などを保護するように保護膜１１が形成されている。そして、ｐ＋型不純物領域２の裏面側に下部電極１２が形成されることにより、ＩＧＢＴ１００が構成されている。
一方、セル領域におけるダイオード形成領域でも、ＩＧＢＴ形成領域と同様に、ｎ−型ドリフト層１の表層部に所定厚さのｐ型ベース領域４が形成されている。さらに、ｐ型ベース領域４の周囲を囲むように、ｐ型ベース領域４よりも接合深さが深くされたｐ型ディープウェル層１３が形成されている。このｐ型ディープウェル層１３は、ｐ型ベース領域４よりも高不純物濃度で構成され、例えば不純物濃度が１×１０１８〜１×１０１９ｃｍ−３で構成されている。
このため、ダイオード形成領域に備えられたｐ型ベース領域４およびｐ型ディープウェル層１３をアノードとし、ｎ−型ドリフト層１およびｎ＋型不純物領域３をカソードとしてＰＮ接合されたダイオード構造を有するＦＷＤ２００が構成されている。このＦＷＤ２００は、ｐ型ディープウェル層１３に対して上部電極１０がアノード電極として電気的に接続され、ｎ＋型不純物領域３に対して下部電極１２がカソード電極として電気的に接続された構造とされている。
このため、ＩＧＢＴ１００とＦＷＤ２００とは、エミッタとアノードとが電気的に接続されると共に、コレクタとカソードとが電気的に接続されることで、同一チップにおいて互いに並列接続された構造とされている。
なお、外周領域においては、図示しないが、ｎ−型ドリフト層１の表層部において、セル領域の外周を囲むようにｐ型ベース領域４よりも深くされたｐ型拡散層が形成され、更にｐ型拡散層の外周を囲むようにｐ型ガードリング層が多重リング構造として形成されるなど、外周耐圧構造が構成されている。この外周耐圧構造により、電界が偏り無く広げら得ることで、半導体装置の耐圧向上が図られている。
以上のように、本実施形態にかかるＩＧＢＴ１００とＦＷＤ２００とを一体化した半導体装置が構成されている。このように構成された半導体装置は、例えば直流−交流変換を行うためのインバータ回路などのスイッチング回路に備えられ、ＩＧＢＴ１００がスイッチング素子として機能させられると共に、ＦＷＤ２００がＩＧＢＴ１００をオフしたときに還流電流を流す還流素子として機能させられる。
このとき、ＦＷＤ２００では、ダイオード形成領域に備えられたｐ型ベース領域４およびｐ型ディープウェル層１３がアノードとして機能することで、ダイオード動作を行う。ところが、深いｐ型ディープウェル層１３がアノードとなるために、ｐ型ディープウェル層１３からのホール注入が多くなってＦＷＤ２００の耐量を低下させる可能性がある。
一方、図３に示す半導体装置の断面図に表されるように、ｐ型ディープウェル層１３からｎ＋型不純物領域３までの距離が長いと、キャリアのライフタイムτの関係から、セル終端部、つまりｐ型ディープウェル層１３のうちセル領域の外縁近傍からのホールが届かず、実質的にアノードとして機能する領域が減少する。このため、深いｐ型ディープウェル層１３からのホール注入を抑制してＦＷＤ２００の耐量を確保しつつ、実質的にアノードとして機能する領域を大きくできるように、各部の設計を行っている。以下、この設計について説明する。
図４は、図１に示す半導体装置のダイオード作動を行うときの等価回路を模式的に描いた断面図である。また、図５は、図１に示す半導体装置のＶＡＫ−Ｉｆ特性を示した図である。アノード−カソード間電圧ＶＡＫは、ＦＷＤ２００の順方向電圧Ｖｆと同等であるため、図５の特性は、ＦＷＤ２００のＶｆ−Ｉｆ特性に相当する。
まず、ＩＧＢＴ１００とＦＷＤ２００の等価回路は、図４中に示したものとなる。すなわち、ＩＧＢＴ１００のコレクタに対してｎ−型ドリフト層１の横方向の内部抵抗Ｒ１（抵抗率ρ１）が接続されている。そして、ＩＧＢＴ１００のエミッタ−コレクタ間と内部抵抗Ｒ１がＦＷＤ２００に対して並列接続されていると共に、これらＦＷＤ２００等に対してｎ−型ドリフト層１の縦方向の内部抵抗Ｒ２（抵抗率ρ１）と、ＦＳ層１ａの横方向の内部抵抗Ｒ３（抵抗率ρ２）が直列接続されている。また、ｐ型ディープウェル層１３の外周側端部をｎ−型ドリフト層１の裏面側に投影した位置から、ｎ＋型不純物領域３とｐ＋型不純物領域２との境界部までの距離をＷ１とし、ＦＷＤ２００として機能するｐ型ベース領域４の端部（ｐ型ベース領域４のうちＩＧＢＴ１００とＦＷＤ２００との境界部（最も外側のトレンチ５の側壁））からｐ型ディープウェル層１３の外周側端部までの距離をＷ２とする。ｐ型ディープウェル層１３とｐ型ベース領域４との境界部を裏面側に投影した位置よりカソード領域となるｎ＋型不純物領域３とコレクタ領域となるｐ＋型不純物領域２との境界部までの距離をＷ３とする。また、ｎ−型ドリフト層１の厚みをＬ１、ＦＳ層１ａの厚みをＬ２とする。
また、図５に示すＶＡＫ−Ｉｆ特性より、スナップバック電圧が最も大きくなるときのアノード−カソード間電圧ＶＡＫをＶＡＫ１とし、ＦＷＤ２００がダイオード動作し始めるときのアノード−カソード間電圧ＶＡＫをＶＡＫ２とする。また、ＶＡＫ−Ｉｆ特性が線形となるところから直線を引いたときの切片がｐ型ディープウェル層１３とｎ−型ドリフト層１との間のビルトインポテンシャル、つまり理論上ダイオード動作するのに必要な電圧であり、このビルトインポテンシャルをＶＡＫ（ｔｈ）とする。
これらに基づき、以下の関係式が成り立つ。まず、数式１に示すように、スナップバック電圧ＶＳＢは、ＶＡＫ１とＶＡＫ２の差として表される。
（数１） ＶＳＢ＝ＶＡＫ１−ＶＡＫ２
また、スナップバック電圧ＶＳＢが最も大きくなる時のＶＡＫ１は、ＦＷＤ２００がダイオード動作を行っていることが必要であることから、図４中の点Ｘの電位に基づいて、次式を導くことができる。なお、下記の式で、Ｉは、ＩＧＢＴ１００からｎ−型ドリフト層１の内部抵抗Ｒ１、Ｒ２およびＦＳ層１ａの内部抵抗Ｒ３を通って流れる電流を意味している。また、下記の式では、ＩＧＢＴ１００のチャネル抵抗に関しては、非常に小さいことから無視している。
（数２） Ｖｔｈ＝Ｉ・Ｒ１
（数３） Ｉ＝ＶＡＫ１・（Ｒ１／（Ｒ１＋Ｒ２＋Ｒ３））
（数４） ＶＡＫ１＝ＶＡＫ（ｔｈ）×（（Ｒ１＋Ｒ２＋Ｒ３）／Ｒ１）
また、ｐ型ディープウェル層１３とｎ−型ドリフト層１との間のビルトインポテンシャルＶＡＫ（ｔｈ）は、ＦＷＤ２００がダイオード動作し始めた電圧ＶＡＫ２とほぼ等しいため、次式で表せる。
（数５） ＶＡＫ２≒ＶＡＫ（ｔｈ）
この数式５および上記した数式４を上記数式１に代入すると、次式を導出することができる。
（数６） ＶＳＢ≒（（Ｒ２＋Ｒ３）／Ｒ１）×ＶＡＫ（ｔｈ）
そして、Ｒ１〜Ｒ３は、それぞれＲ１＝Ｗ２・ρ１／Ｌ１、Ｒ２＝ρ１・Ｌ１／Ｗ２、Ｒ３＝Ｗ１・ρ２／Ｌ２で表されることから、数式６を次式に変換できる。
（数７）
ＶＳＢ≒（（Ｌ１・ρ１／Ｗ２＋Ｗ１・ρ２／Ｌ２）／（Ｗ２・ρ１／Ｌ１））×ＶＡＫ（ｔｈ）
ここで、ＶＳＢ／ＶＡＫ（ｔｈ）に対してＩＧＢＴ１００およびＦＷＤ２００の形状や濃度等、ＩＧＢＴ１００およびＦＷＤ２００の構造に基づいて決まる第１パラメータをｋ１とし、ビルトインポテンシャルＶＡＫ（ｔｈ）に対するスナップバック電圧ＶＳＢの比であるＶＳＢ／ＶＡＫ（ｔｈ）に対して第１パラメータを掛けた値（＝ｋ１・ＶＳＢ／ＶＡＫ（ｔｈ））をＫとする。また、ビルトインポテンシャルを表すＶＡＫ（ｔｈ）は定数であり、スナップバック電圧ＶＳＢが小さいほど非線形性が小さくなって線形性が改善されることから、Ｋが小さくなるほど線形性を改善できる。したがって、次式で表される右辺がそのＫ以下となるようにすることで、線形性の改善を図ることができる。
（数８） Ｋ≧（（Ｌ１・ρ１／Ｗ２＋Ｗ１・ρ２／Ｌ２）／（Ｗ２・ρ１／Ｌ１））
また、ｐ型ディープウェル層１３の外周端部がゲートのバイアスによって影響を受けないダイオードとして動作させるためのＷ２の条件は、上記数式８に基づいて下記数式９および数式１０のように求めることができる。なお、ｎ−型ドリフト層１の抵抗率ρ１に対してＦＳ層１ａの抵抗率ρ２は十分に小さいことから、Ｗ１・ρ２／Ｌ２≒０と見なしている。
（数９） Ｋ≧（（Ｌ１・ρ１／Ｗ２）／（Ｗ２・ρ１／Ｌ１））＝Ｌ１２／Ｗ２２
（数１０） Ｗ２≧Ｌ１／Ｋ１／２
また外周端部におけるスナップバック電圧を−４０℃におけるＶＡＫ（ｔｈ）＝０．８［Ｖ］に対して無視できる０．１Ｖ以下にする場合は、実験結果を示した図８よりＫ≧２．５となる。すなわち、図８中に示しように、Ｌ１＝１３５μｍとした場合には、Ｗ２＝８５μｍのときにスナップバック電圧が０．１Ｖとなることから、数式９にＬ１＝１３５μｍ、Ｗ２＝８５μｍを代入すると、Ｋ≧２．５となる。同様に、Ｌ１＝８０μｍとした場合には、Ｗ２＝５０μｍのときにスナップバック電圧が０．１Ｖとなることから、数式９にＬ１＝８０μｍ、Ｗ２＝５０μｍを代入すると、Ｋ≧２．５６となる。このように、いずれの結果からもＫ≧２．５を満たすようにすることで、スナップバック電圧を０．１Ｖ以下に抑えることが可能となることが判る。なお、図８に示すＳｉｍ解析では、Ｗ１＝０μｍ、Ｌ２＞０、Ｗ３は任意の値に設定している。
またＷ２が数式１０を満たしている場合であっても、Ｗ１が大きい場合やライフタイムが短い場合は、ディープウェル層１３の外周端部から注入されたホールがカソードとなるｎ＋型不純物領域３まで届かなくなるため、実効的なＷ２が短く（Ｒ１が小さく）なりスナップバックが出現する。このため、ライフタイムを例えば２μｓとした場合において、Ｗ１、Ｗ２とスナップバック電圧ＶＳＢとの関係について調べた。そのＳｉｍ結果を図９に示す。また、図１０は、本実施形態にかかる半導体装置のＶｃｅ−Ｉｆ特性について電子線照射量を６０ｋＧｙとして測定した結果を示した図である。この図においてＶｃｅが部分的にマイナス方向に突出したものがスナップバック電圧ＶＳＢであり、この図のスナップバック電圧ＶＳＢを取り出してプロットしたのが図９に相当する。
スナップバック電圧ＶＳＢが−４０℃のＶａｋ（ｔｈ）０．８Ｖに対して無視できる０．１Ｖ以下に抑制できるようにするためには、図９より、次式が成り立つ。なお、図９に示す実験では、Ｌ１＝１２５μｍ、Ｗ２＝８５μｍＬ２＝１μｍ、Ｗ３は任意の値としている。
（数１１） Ｗ２−Ｗ１≧１０μｍ
一方、距離Ｗ３については、図３に示すように、ホールがｐ型ディープウェル層１３から斜め方向に最短距離でｐ+型不純物領域２とｎ+型不純物領域３との境界位置に向かってホールが注入された時、注入量が大きくなり破壊しないためには、拡散長よりも上で述べた最短距離が十分大きいことが必要となることから、図４および三角形の関係で示される三平方の定理より、数式１２が成り立つ。そして、これを変換すると数式１３を導出できる。なお、Ｄは、ｎ-型ドリフト層１内でのキャリアの拡散係数であり、ｋ２は、ｐ型ディープウェル層１３の深さ、濃度、耐量等のｐ型ディープウェル層１３の構造に基づいて決まる第２パラメータである。
（数１２） Ｗ３2＋Ｌ１2≧（ｋ２・（Ｄτ） 1/2 ） 2
（数１３） Ｗ３≧（（ｋ２・（Ｄτ）1/2）2−Ｌ１2）＾（１／２）
そして、距離Ｗ１〜Ｗ３については、半導体装置の小型化などを考慮すると、上記数式を満たす中で最も小さい値であることが好ましいため、またＷ１−Ｗ３は耐圧の観点から大きな値となることが望ましいため次式が成り立つ関係とするのが良い。
（数１４）
Ｗ２＝Ｌ１／Ｋ1/2
かつ
Ｗ２−Ｗ１＝１０μｍ
かつ
Ｗ３＝（（ｋ２・（Ｄτ）1/2）2−Ｌ１2）＾（１／２）
よって、本実施形態の半導体装置では、距離Ｗ１、Ｗ２、Ｗ３が数式１４を満たす値に設定している。
以上説明したように、本実施形態の半導体装置では、ＩＧＢＴ１００とＦＷＤ２００を備えた構造において、ダイオード形成領域に備えられたｐ型ベース領域４およびｐ型ディープウェル層１３をアノードとして機能させることで、ダイオード動作を行わせている。
そして、ｐ型ディープウェル層１３の外周側端部をｎ−型ドリフト層１の裏面側に投影した位置より、ｎ＋型不純物領域３とｐ＋型不純物領域２との境界部までの距離Ｗ１とＦＷＤ２００として機能するｐ型ベース領域４の端部からｐ型ディープウェル層１３の外周側端部までの距離Ｗ３が数式１４を満たす値となるようにしている。
これにより、深いｐ型ディープウェル層１３がアノードとなるときに、ｐ型ディープウェル層１３からのホール注入が多くなることでＦＷＤ２００の耐量が低下してしまうことを抑制しつつ、ｐ型ディープウェル層１３のうちセル領域の外縁近傍からのホールが届かせ、実質的にアノードとして機能する領域が減少することを抑制することができる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して異なる場所でもＦＷＤのＶｆ−Ｉｆ特性の線形性を改善できる構成を採用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図１１（ａ）は、本実施形態にかかる半導体装置の上面レイアウト図であり、図１１（ｂ）は、図１１（ａ）の領域Ｒの部分拡大図である。なお、図１１（ａ）、（ｂ）は断面図ではないが、図を見易くするために部分的にハッチングを示してある。また、図１２（ａ）〜（ｃ）は、それぞれ、図１１（ｂ）に示すＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’断面図である。ただし、図１２（ｃ）については、より各領域の断面構造が明確になるように、図１１（ｂ）のＣ−Ｃ’断面を更に延長して多くのセル分備えた図としてある。なお、本実施形態の半導体装置では、ｐ型チャネル領域４ａの表層部にコンタクト領域４ｂを形成した構造としてあり、このコンタクト領域４ｂを介して上部電極１０と電気的に接続されるようにしてあるが、基本的な構造は第１実施形態と同様である。
図１１（ａ）、（ｂ）に示すように、本実施形態の半導体装置は、外周領域内に第１〜第３の領域を備えた構成とされている。具体的には、トレンチ６の側面においてエミッタ領域に相当するｎ＋型不純物領域５が形成されていてＩＧＢＴ１００として機能する部分が含まれる領域を第１の領域、この第１の領域に併設されたエミッタ領域に相当するｎ＋型不純物領域５が形成されておらずＦＷＤ２００として機能させる部分が含まれる領域を第２の領域、トレンチゲート構造の長手方向の先端位置においてｐ＋型不純物領域２が形成されている領域のうちｐ型ガードリング層１４などが形成された外周領域よりも内側（つまりセル領域の外縁部におけるＦＷＤ２００が形成されている領域）を第３の領域としている。
このようなゲート電極８の先端位置においても、ＦＷＤ２００のＶｆ−Ｉｆ特性の線形性の問題が発生する。このため、第３の領域に備えられるｐ型ベース領域４とｐ型ディープウェル層１３とによって構成されるＦＷＤ２００について、第１実施形態と同様に、各種寸法について規定している。
具体的には、本実施形態でも、図１２（ａ）、（ｂ）中に示したように、ｐ型ディープウェル層１３の外周側端部をｎ−型ドリフト層１の裏面側に投影した位置から、ｎ＋型不純物領域３とｐ＋型不純物領域２との境界部までの距離をＷ１とし、ＦＷＤ２００として機能するｐ型ベース領域４の端部（ｐ型ベース領域４のうちＩＧＢＴ１００とＦＷＤ２００との境界部（エミッタ領域に相当するｎ＋型不純物領域５の先端位置））からｐ型ディープウェル層１３の外周側端部までの距離をＷ２とする。ｐ型ディープウェル層１３とｐ型ベース領域４との境界部を裏面側に投影した位置よりカソード領域となるｎ＋型不純物領域３とコレクタ領域となるｐ＋型不純物領域２との境界部までの距離をＷ３とする。また、ｎ−型ドリフト層１の厚みをＬ１とする。
このように構成された半導体装置におけるトレンチゲート構造の先端位置においても、ｐ型ベース領域４とｐ型ディープウェル層１３を長くして内部抵抗を大きくしたいが、これらが長くなり過ぎるとｐ型ディープウェル層１３のうちのセル領域の終端からｎ＋型不純物領域３までホールが届かなくなる。このため、Ｗ１〜Ｗ３が上記第１実施形態で示した数式１０、１１、１３、好ましくは数式１４の関係を満たすようにすることで、ＦＷＤ２００のＶｆ−Ｉｆ特性の線形性を改善することが可能となる。
また、図１２（ｃ）に示すように、第１、第２の領域において、エミッタ領域に相当するｎ＋型不純物領域５を形成しない間引き構造としている。このような間引き構造とすることで、その間引き部分にてダイオード動作させ、隣り合うトレンチゲート構造の間にＦＷＤ２００が構成されるようにしている。
この間引き構造のうち、第２の領域に構成される部分の少なくとも一部について、ｎ＋型不純物領域５が形成されておらずｐ型ベース領域４のみが形成されている箇所の最も端から端のトレンチゲート構造の間の距離を第２の領域でのＦＷＤ２００の幅Ｗ４とすると、Ｗ４≧２０μｍとなるようにしている。図１３は、第２の領域でのＦＷＤ２００の幅Ｗ４とＦＷＤ２００がオンし始める電圧ＶＦ（スナップバック電圧ＶＳＢに相当）との関係を示したグラフである。この図に示されるように、第２の領域でのＦＷＤ２００の幅Ｗ４が２０μｍを超えるとＦＷＤ２００がオンし始める電圧ＶＦが急に上昇し始める。この結果に基づき、第２の領域でのＦＷＤ２００の幅Ｗ４が２０μｍ以上となるようにしている。これにより、ＦＷＤ２００のオン電圧を低減することが可能になる。ただしＦＷＤのリカバリー（ＳＷ）損失を低減することを目的にＳＷ動作の直前又は動作中にゲートに電圧を印加するような制御を行う場合、このＷ４＜２０μｍした方がＳＷ損失を低減できる場合もある。この場合もＷ１〜Ｗ３を本特許の条件を満たすことによりＦＷＤの線形性の向上やスナップバックによるＶｆの急激な上昇を抑制することができる。
以上説明したように、トレンチゲート構造の先端位置においても、Ｗ１〜Ｗ３が上記第１実施形態で示した数式１０、１１、１３、好ましくは数式１４の関係を満たすようにすることで、ＦＷＤ２００のＶｆ−Ｉｆ特性の線形性を改善することが可能となる。またこの構成で第３の領域と第２の領域の距離を縮めることにより第３の領域がＯＮすることにより上がった電流密度を第２の領域に効率的に伝えられるため線形性がより向上される。さらに、第２の領域でのＦＷＤ２００の幅Ｗ４が２０μｍ以上となるようにすることで、ＦＷＤ２００のオン電圧を低減することが可能になる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に対して異なる場所でもＦＷＤのＶｆ−Ｉｆ特性の線形性を改善しつつ、ＩＧＢＴのオン損失を低減できる構成を採用したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
図１４は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図１４は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、第１の領域を長手方向において２つに分割、つまりエミッタ領域に相当するｎ＋型不純物領域５を長手方向方向において２つに分割しており、分割した第１の領域の間においてｎ＋型不純物領域５が形成されておらず、隣接するトレンチゲート構造の間の領域にｐ型ベース領域４のみが形成されることでＦＷＤ２００が形成されるようにしている。
このように、第１の領域を長手方向において２つに分割し、分割した第１の領域の間においてＦＷＤ２００が構成されるようにしても良い。このようにすれば、エミッタ領域に相当するｎ＋型不純物領域５の近くにダイオード動作する第２の領域を形成できる。これによりＦＷＤ２００の面積が増えることやこの領域が第３の領域の補助的な役割することでより効率的にFWD２００の電流密度を向上できることで半導体装置全体のスナップバック電圧を低減することが可能になる。
なお、このように第１の領域を長手方向において分割する場合、その第１の領域の間の幅Ｗを数式１０のW２の２倍以上に取ることにより、この領域をトレンチゲート構造の両先端位置に配置される第３の領域の代わりとすることもできる。また、ここでは第１の領域を長手方向において２つに分割する場合について説明したが、複数、つまり２つに限らず３つ以上の数に分割しても構わない。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第２実施形態に対して第１の領域と第２の領域のレイアウトを変更したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
図１５は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図１４は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、複数本並べられた第１の領域の一部、具体的には隣り合う第１の領域の対向する辺の一部を凹ませた図中破線で囲んだ部分をエミッタ領域に相当するｎ＋型不純物領域５が備えられていない領域とし、本実施形態では、この領域を第２の領域とした構成としている。つまり、本実施形態では、上記第２実施形態のように各第１の領域や各第２の領域がそれぞれ同じ幅で構成されているのではなく、第１の領域の間において部分的に第２の領域の幅を広げた構造にしている。
このように、一部の第２の領域の幅Ｗ４を広げることにより、第２の領域に構成されるＦＷＤ２００がダイオード動作し易くなる。これにより、ＦＷＤ２００の面積が増えることやこの領域が第３の領域の補助的な役割することでより効率的にＦＷＤ２００の電流密度を向上できることで半導体装置全体のスナップバック電圧を小さくすることが可能になる。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態も、第２実施形態に対して第１の領域と第２の領域のレイアウトを変更したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
図１６は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図１６は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、第１の領域を紙面上下方向、つまりトレンチゲート構造の長手方向において複数個に分割し、分割した第１の領域の間に第１の領域とほぼ同寸法の第２の領域が配置されるようにすることで各第１の領域がマトリクス状に配置された構造にしている。つまり、トレンチゲート構造の長手方向に並べぶ第１の領域を１つの列として、第１の領域の列が複数列並べて配置され、隣り合う各列の第１の領域が対向配置される構造とされている。このような構造としても、分割された各第１の領域の間の第２の領域に構成されるＦＷＤ２００がダイオード動作し易くなる。これにより、ＦＷＤ２００の面積が増えることやこの領域が第３の領域の補助的な役割することでより効率的にＦＷＤ２００の電流密度を向上できることで半導体装置全体のスナップバック電圧を小さくすることが可能になる。
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第５実施形態に対して第１の領域と第２の領域のレイアウトを変更したものであり、その他に関しては第５実施形態と同様であるため、第５実施形態と異なる部分についてのみ説明する。
図１７は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図１７は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、第１の領域を紙面上下方向、つまりトレンチゲート構造の長手方向において複数個に分割し、分割した第１の領域の間に第１の領域とほぼ同寸法の第２の領域が配置されるようにしているが、トレンチゲート構造の長手方向に並べぶ第１の領域を１つの列として、第１の領域の列が複数列並べて配置されているものの、隣り合う各列の第１の領域が互いにずれて配置される構造とされている。つまり、各第１の領域が千鳥状に配置された構造とされている。このような構造としても、分割された各第１の領域の間の第２の領域に構成されるＦＷＤ２００がダイオード動作し易くなる。これにより、ＦＷＤ２００の面積が増えることやこの領域が第３の領域の補助的な役割することでより効率的にＦＷＤ２００の電流密度を向上できることで半導体装置全体のスナップバック電圧を小さくすることが可能になる。
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、第６実施形態に対して第１の領域と第２の領域のレイアウトを変更したものであり、その他に関しては第６実施形態と同様であるため、第６実施形態と異なる部分についてのみ説明する。
図１８は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図１８は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、第１の領域を紙面上下方向、つまりトレンチゲート構造の長手方向において複数個に分割しているが、第６実施形態と比べて分割場所の間隔を長くした構造としている。このような構造としても、分割された各第１の領域の間の第２の領域に構成されるＦＷＤ２００がダイオード動作し易くなる。これにより、ＦＷＤ２００の面積が増えることやこの領域が第３の領域の補助的な役割することでより効率的にＦＷＤ２００の電流密度を向上できることで半導体装置全体のスナップバック電圧を小さくすることが可能になる。
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態は、第４実施形態に対して第１の領域と第２の領域のレイアウトを変更したものであり、その他に関しては第４実施形態と同様であるため、第４実施形態と異なる部分についてのみ説明する。
図１９は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図１９は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、隣り合う第１の領域の対向する辺の一部を凹ませて第２の領域としているが、第４実施形態のように隣り合う第１の領域の対向する辺の同じ場所に第２の領域を配置するのではなく、互い違いに第２の領域を配置した構造としている。このような構造としても、第２の領域に構成されるＦＷＤ２００がダイオード動作し易くなり、ＦＷＤ２００の面積が増えることやこの領域が第３の領域の補助的な役割することでより効率的にＦＷＤ２００の電流密度を向上できることで半導体装置全体のスナップバック電圧を小さくすることが可能になる。
（第９実施形態）
本発明の第９実施形態について説明する。本実施形態は、第２実施形態に対して第１〜第３の領域のレイアウトを変更したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
図２０は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図２０は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態では、第３の領域をセル領域の外縁部に配置するのではなく、セル領域の中央位置に点在させるように配置し、かつ、第２の領域が第３の領域の間を繋ぐように配置された構造となるようにしている。
具体的には、円形状に囲まれた範囲を第３の領域として、第３の領域が正六角形の各角部に配置された形状、つまりハニカム状に配置されたレイアウトとされ、各第３の領域を繋ぐ六角形の各辺に相当する位置に第２の領域が配置されたレイアウトとされている。図中破線はトレンチゲート構造を示しているが、紙面上下方向を長手方向として複数本のトレンチゲート構造が配置されており、その複数本のトレンチゲート構造が交差するように第１〜第３の領域がレイアウトされることになる。このトレンチゲート構造のトレンチ６の側面のうち第１の領域と接している場所にはエミッタ領域に相当するｎ＋型不純物領域５が備えられ、第２の領域や第３の領域と接している場所にはエミッタ領域に相当するｎ＋型不純物領域５が備えられていない構造となるようにしている。
このように、第１〜第３の領域のレイアウトを変更しても、第２実施形態と同様の効果を得ることができる。また第３の領域同士の距離が短くなるため効率よく第２の領域の電流密度を向上でき、これにより半導体装置全体のスナップバック電圧をより小さくすることが可能になる。
（第１０実施形態）
本発明の第１０実施形態について説明する。本実施形態は、第９実施形態に対して第１〜第３の領域のレイアウトを変更したものであり、その他に関しては第９実施形態と同様であるため、第９実施形態と異なる部分についてのみ説明する。
図２１は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図２１は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、セル領域の外縁部に配置するのではなく、セル領域の中央位置に点在させるように配置し、かつ、第２の領域が第３の領域の間を繋ぐように配置された構造となるようにしている。そして、円形状に囲まれた範囲を第３の領域として、第３の領域が正方形の各角部に配置された形状、つまりマトリクス状に配置されたレイアウトとされ、各第３の領域を繋ぐ正方形の各辺に相当する位置に第２の領域が配置されたレイアウトとされている。
このように、第１〜第３の領域のレイアウトを変更しても、第９実施形態と同様の効果を得ることができる。
（第１１実施形態）
本発明の第１１実施形態について説明する。本実施形態も、第９実施形態に対して第１〜第３の領域のレイアウトを変更したものであり、その他に関しては第９実施形態と同様であるため、第９実施形態と異なる部分についてのみ説明する。
図２２は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図２２は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、セル領域の外縁部に配置するのではなく、セル領域の中央位置に点在させるように配置し、かつ、第２の領域が第３の領域の間を繋ぐように配置された構造となるようにしている。そして、円形状に囲まれる範囲を第３の領域として、第３の領域が正三角形の各角部に配置されたレイアウトとされ、各第３の領域を繋ぐ正三角形の各辺に相当する位置に第２の領域が配置されたレイアウトとされている。
このように、第１〜第３の領域のレイアウトを変更しても、第９実施形態と同様の効果を得ることができる。
（第１２実施形態）
本発明の第１２実施形態について説明する。本実施形態は、第２実施形態に対して半導体装置の基板裏面側のレイアウトについても考慮したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
図２３は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図２３は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態では、第２実施形態のような第１〜第３の領域を備えた構造について、第１の領域の長手方向先端部よりもカソード領域に相当するｎ＋型不純物領域３（図中一点鎖線で囲んだ領域）が図中矢印Ａ１のように突き出すように形成されている。このような構造の場合、ＩＧＢＴ１００におけるスナップバック電圧ＶＳＢが大きくなることが懸念されることから、本実施形態では、ｎ＋型不純物領域３を長手方向において図中矢印Ａ２のように分割し、分割したｎ＋型不純物領域３の間にコレクタ領域に相当するｐ＋型不純物領域２が形成されることでＩＧＢＴ１００が形成されるようにしている。
このような構成とすれば、分割したｎ＋型不純物領域３の間のｐ＋型不純物領域２によって構成されるＩＧＢＴ１００をＩＧＢＴ動作させることで電流を流し、電流密度を高くすることで他の部分のＩＧＢＴ１００についてもＩＧＢＴ動作させるようにする。これにより、ＩＧＢＴ１００のスナップバック電圧ＶＳＢを低減することが可能となる。
したがって、ＦＷＤ２００の面積を増やすことによるスナップバック電圧ＶＳＢの低減と、ＩＧＢＴ１００を動作させやすくすることによるスナップバック電圧ＶＳＢの低減の両立を図ることが可能となる。
なお、このようにｎ＋型不純物領域３を長手方向において分割する場合において、本実施形態ではｎ＋型不純物領域３を２つに分割する場合について説明したが、複数、つまり２つに限らず３つ以上の数に分割しても構わない。
（第１３実施形態）
本発明の第１３実施形態について説明する。本実施形態は、第１２実施形態に対して半導体装置の基板裏面側のレイアウトについても考慮したものであり、その他に関しては第１２実施形態と同様であるため、第１２実施形態と異なる部分についてのみ説明する。
図２４は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図２４は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態では、第３実施形態のように第１の領域を長手方向において２つに分割した構造について、第１の領域の長手方向先端部がカソード領域に相当するｎ＋型不純物領域３（図中一点差線で囲んだ領域）よりも図中矢印Ｂ１のように突き出すように形成されている。このような構造の場合、ｎ＋型不純物領域３の中央部においてスナップバック電圧ＶＳＢが大きくなることが懸念されるが、第１の領域がｎ＋型不純物領域３の先端よりも突き出すように配置されることで、この領域でＩＧＢＴ１００が形成されるようにできる。このため、この領域のＩＧＢＴ１００をＩＧＢＴ動作させることで電流を流し、電流密度を高くすることで他の部分のＩＧＢＴ１００についてもＩＧＢＴ動作させるようにできる。これにより、ＩＧＢＴ１００のスナップバック電圧ＶＳＢを低減することが可能となる。
このような構造としても、ＦＷＤ２００の面積を増やすことによるスナップバック電圧ＶＳＢの低減と、ＩＧＢＴ１００を動作させやすくすることによるスナップバック電圧ＶＳＢの低減の両立を図ることが可能となる。つまり、第１２実施形態のような図中矢印Ａ１のようにｎ＋型不純物領域３が第１の領域よりも突き出す場合には、図中矢印Ａ２のようにｎ＋型不純物領域３を分割することでＩＧＢＴ１００となる領域を補填し、ＩＧＢＴ１００のスナップバック電圧ＶＳＢを低減する。逆に、第１３実施形態のような図中矢印Ｂ１のようにｎ＋型不純物領域３よりも第１の領域が突き出していてＩＧＢＴ１００となる領域が存在する場合には、図中矢印Ｂ２のように第１の領域を分割することでこの領域に第３の領域を作成し、ＦＷＤ２００のスナップバック電圧ＶＳＢを低減できる。この時Ｂ２の距離は数式１０のＷ２の２倍以上の距離をとると望ましい。
（第１４実施形態）
本発明の第１４実施形態について説明する。本実施形態は、第１３実施形態に対して半導体装置の基板裏面側のレイアウトについても考慮したものであり、その他に関しては第１３実施形態と同様であるため、第１３実施形態と異なる部分についてのみ説明する。
図２５は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図２５は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態では、第１３実施形態のように第１の領域を分割してその間に広い第２の領域を配置した構造にしつつ、さらに第１の領域を長手方向において複数箇所で分割した構造としている。そして、複数箇所で分割された第１の領域の間の図中破線で囲んだ部分をエミッタ領域に相当するｎ＋型不純物領域５が備えられていない領域とし、本実施形態では、この領域を第２の領域とした構成としている。さらに、ｎ＋型不純物領域３（図中一点鎖線で囲んだ領域）が分割された第１の領域の間の第２の領域と対応する部分において、他の部分よりも幅広とされている。
このような構成によれば、分割された第１の領域の間においてダイオード動作させられるＦＷＤ２００の面積を増やすことやこの領域が第３の領域の補助的な役割することでより効率的にＦＷＤ２００の電流密度を向上できることができ、よりＦＷＤ２００のスナップバック電圧ＶＳＢを低減できる。
（第１５実施形態）
本発明の第１５実施形態について説明する。本実施形態は、第４実施形態に対して半導体装置の基板裏面側のレイアウトについても考慮したものであり、その他に関しては第４実施形態と同様であるため、第４実施形態と異なる部分についてのみ説明する。
図２６は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図２６は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、第１の領域の一部を凹ませた図中破線で囲んだ部分をエミッタ領域に相当するｎ＋型不純物領域５が備えられていない領域とし、この領域を第２の領域とすることで第２の領域の幅を広げた構成としているが、この第２の領域の幅に合せてｎ＋型不純物領域３を配置している。
このような構成によれば、幅広とされた第２の領域とｎ＋型不純物領域３とが対向したレイアウトとなり、この領域が第３の領域の補助的な役割することでより効率的にＦＷＤ２００の全体の電流密度を向上しよりＦＷＤ２００のスナップバック電圧ＶＳＢを低減できる。したがって、第１２実施形態と同様の効果を得ることができる。
（第１６実施形態）
本発明の第１６実施形態について説明する。本実施形態は、第９実施形態に対して半導体装置の基板裏面側のレイアウトについても考慮したものであり、その他に関しては第９実施形態と同様であるため、第９実施形態と異なる部分についてのみ説明する。
図２７は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図２７は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、円形状に囲まれた範囲を第３の領域として、第３の領域が正六角形の各角部に配置された形状、つまりハニカム状に配置されたレイアウトとされ、各第３の領域を繋ぐ六角形の各辺に相当する位置に第２の領域が配置されたレイアウトとされている。そして、これに対応して、各第３の領域が構成する六角形の中心点および各中心を繋ぐ直線部分にコレクタ領域に相当するｐ＋型不純物領域２を配置することで、ｐ＋型不純物領域２が複数の正三角形状に配置されるようにし、その正三角形の線内にカソード領域に相当するｎ＋型不純物領域３を配置した構造としている。
このように、第１〜第３の領域、つまり基板表面側においてＩＧＢＴ１００として機能する部分やＦＷＤ２００として機能する部分のレイアウトと、基板裏面側においてＩＧＢＴ１００のコレクタ領域となるｐ＋型不純物領域２やＦＷＤ２００のカソード領域となるｎ＋型不純物領域３のレイアウトを合せている。これにより、それぞれの第３の領域同士の距離が近くなるため効率的にＩＧＢＴ動作やダイオード動作を行わせられるため、よりＦＷＤ２００のスナップバック電圧ＶＳＢを低減できる。したがって、第１２実施形態と同様の効果を得ることができる。
（第１７実施形態）
本発明の第１７実施形態について説明する。本実施形態は、第１０実施形態に対して半導体装置の基板裏面側のレイアウトについても考慮したものであり、その他に関しては第１０実施形態と同様であるため、第１０実施形態と異なる部分についてのみ説明する。
図２８は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図２７は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、円形状に囲まれる範囲を第３の領域として、第３の領域が正方形の各角部に配置された形状、つまりマトリクス状に配置されたレイアウトとされ、各第３の領域を繋ぐ正方形の各辺に相当する位置に第２の領域が配置されたレイアウトとされている。そして、これに対応して、各第３の領域が構成する正方形の中心点および各中心を繋ぐ直線部分にコレクタ領域に相当するｐ＋型不純物領域２を配置することで、ｐ＋型不純物領域２が複数の正方形に配置されるようにし、その正方形の線内にカソード領域に相当するｎ＋型不純物領域３を配置した構造としている。
このように、第１〜第３の領域、つまり基板表面側においてＩＧＢＴ１００として機能する部分やＦＷＤ２００として機能する部分のレイアウトと、基板裏面側においてＩＧＢＴ１００のコレクタ領域となるｐ＋型不純物領域２やＦＷＤ２００のカソード領域となるｎ＋型不純物領域３のレイアウトを合せている。これにより、第１６実施形態と同様の効果が得られる。
（第１８実施形態）
本発明の第１８実施形態について説明する。本実施形態は、第１１実施形態に対して半導体装置の基板裏面側のレイアウトについても考慮したものであり、その他に関しては第１１実施形態と同様であるため、第１１実施形態と異なる部分についてのみ説明する。
図２９は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図２９は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、円形状に囲まれる範囲を第３の領域として、第３の領域が正三角形の各角部に配置されたレイアウトとされ、各第３の領域を繋ぐ正三角形の各辺に相当する位置に第２の領域が配置されたレイアウトとされている。そして、これに対応して、各第３の領域が構成する正三角形の中心点および各中心を繋ぐ直線部分にコレクタ領域に相当するｐ＋型不純物領域２を配置することで、ｐ＋型不純物領域２が複数の正六角形に配置されるようにし、その正六角形の線内にカソード領域に相当するｎ＋型不純物領域３を配置した構造としている。
このように、第１〜第３の領域、つまり基板表面側においてＩＧＢＴ１００として機能する部分やＦＷＤ２００として機能する部分のレイアウトと、基板裏面側においてＩＧＢＴ１００のコレクタ領域となるｐ＋型不純物領域２やＦＷＤ２００のカソード領域となるｎ＋型不純物領域３のレイアウトを合せている。これにより、第１６実施形態と同様の効果が得られる。
（第１９実施形態）
本発明の第１９実施形態について説明する。本実施形態は、第１２実施形態に対してよりスイッチング損失低減が図れるレイアウトにしたものであり、その他に関しては第１２実施形態と同様であるため、第１２実施形態と異なる部分についてのみ説明する。
図３０（ａ）は、本実施形態にかかる半導体装置の上面レイアウト図、図３０（ｂ）は、図３０（ａ）の二点差線で囲んだ領域の部分拡大図である。なお、図３０（ａ）は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、第１〜第３の領域を備えた構造について、第１の領域の長手方向先端部よりもｎ＋型不純物領域３が突き出すように形成され、ｎ＋型不純物領域３が長手方向において分割されている構造とされている。分割した各ｎ＋型不純物領域３の間の距離Ｌｃが２００μｍ以上となるようにレイアウトされている。そして、ｎ＋型不純物領域３が第２の領域と対応する場所に形成された領域３ａだけでなく第１の領域と対応する場所に形成された領域３ｂを備えた構成とされている。
領域３ａは、第２の領域の幅に対応する幅とされている。領域３ｂは、隣接する各領域３ａの中央位置に形成され、第１の領域の幅や領域３ａの幅よりも狭く、かつ、第１の領域の長手方向と同方向を長手方向として延設されている。
このように構成された半導体装置では、ｎ＋型不純物領域３のうちの領域３ａについてはダイオード動作を行わせ、領域３ｂについてはＭＯＳ動作を行わせることができる。すなわち、ＦＷＤ２００として機能する第２の領域と対応する位置に形成された領域３ａについてはカソード領域として機能することでダイオード動作させられる。また、ＩＧＢＴ１００として機能する第１の領域と対応する位置に形成された領域３ｂは、ＭＯＳＦＥＴにおけるドレイン領域として機能することでＭＯＳ動作させられる。このため、次のような効果を得ることができる。
図３１は、本実施形態にかかる半導体装置のＶｃｅ−Ｉｃ特性を調べた図である。また、比較例として領域３ｂを有しない第１２実施形態の半導体装置のＶｃｅ−Ｉｃ特性も図３１中に示してある。この図中の小電流領域を確認すると、第１２実施形態の半導体装置の場合、Ｖｃｅが１Ｖ近辺からＶｃｅの増加に伴って徐々にＩｃが上昇していく特性になっている。これに対して、本実施形態の半導体装置の場合、Ｖｃｅが１．５Ｖ近辺においてＩｃが急に上昇し、その後、第１２実施形態の半導体装置と同様にＶｃｅの増加に伴って徐々にＩｃが上昇していく特性になる。これは、本実施形態の半導体装置の場合、第１２実施形態の半導体装置と比較して低注入化が可能となって、より速くスイッチ行われていることを表しており、スイッチング損失を低減することが可能となる。
一般的に、ＭＯＳＦＥＴはＩＧＢＴよりもスイッチング動作が速く、ＭＯＳＦＥＴの方がＩＧＢＴよりもスイッチング損失が小さい。本実施形態の半導体装置では、ＩＧＢＴ動作を基本としつつ、ＭＯＳ動作も行わせることが可能になることから、スイッチング損失の低減を図ることが可能となる。このようなスイッチング損失の低減効果は、半導体装置をインバータ駆動に適用する場合のように頻繁にスイッチングが行われるような適用形態とされる場合に有効である。
また、図中の大電流領域については、本実施形態の半導体装置も第１２実施形態の半導体装置もＶｃｅ−Ｉｃ特性がほぼ同様になる。このため、本実施形態の半導体装置によれば、スイッチング周波数の高い低電流でスイッチング損失低減を図りつつ、熱定格を決める大電流領域では第１２実施形態の半導体装置と同様の電流特性を得ることが可能となる。
さらに、本実施形態では、分割した各ｎ＋型不純物領域３の間の距離Ｌｃが２００μｍ以上となるようにしている。図３２は、ＦＳ層のシート抵抗が２．５Ｅ−５［Ω／□］、板厚が５０μｍ、基板の比抵抗が６５［Ωｃｍ］の場合の距離ＬｃとＩＧＢＴ１００のスナップバック電圧ＶＳＢについて調べた結果を示すグラフである。この図に示されるように、距離Ｌｃが長くなるほど、つまりＩＧＢＴ動作を行うことができる範囲を広くするほど、スナップバック電圧ＶＳＢを低下させられる。そして、距離Ｌｃが２００μｍ以上になると、スナップバック電圧ＶＳＢが−４０℃におけるＶＡＫ（ｔｈ）＝０．８［Ｖ］に対して無視できる０．１Ｖ以下にすることが可能になる。このように、距離Ｌｃを２００μｍ以上に設定することで十分にスナップバック電圧ＶＳＢを小さくすることが可能となる。
なお、本実施形態では、領域３ｂを隣接する各領域３ａの中央位置に形成しているが、他の構造としても良い。図３３（ａ）〜（ｃ）は、領域３ｂの他のレイアウトを示した図であり、図３０（ｂ）に相当する部分拡大図である。図３３（ａ）に示したように領域３ｂを長手方向において複数に分割した構造としても良いし、図３３（ｂ）に示すように、領域３ｂを２本配置した構造としても良い。さらに、図３３（ｃ）に示すように、領域３ｂを２本配置しつつ、それぞれ長手方向において複数に分割し、さらに分割された各領域３ｂが交互に配置された構造としても良い。
また、本実施形態では、ｎ＋型不純物領域３を長手方向において２つに分割する場合について説明したが、他の構造とすることもできる。図３４〜図３６は、ｎ＋型不純物領域３を他の構造とする場合の半導体装置のレイアウト図である。図３４〜図３６の二点鎖線で囲んだ領域は、図３０（ｂ）や図３３（ａ）〜（ｃ）の構造とされている。
図３４に示すように、第１３実施形態と同様、ｎ＋型不純物領域３を分割しない構造とすることができる。この場合にも、第１の領域の長手方向先端部がｎ＋型不純物領域３よりも突き出すように形成されることになるが、この突き出し部分においてＩＧＢＴ動作を行うことができる範囲を広く取れるため、ＩＧＢＴ１００のスナップバック電圧ＶＳＢを低減することが可能となる。なお、この構造の場合、ｎ＋型不純物領域３の先端に対して第１の領域の長手方向先端部が突き出す距離Ｌｃが１００μｍ以上とすることで十分にスナップバック電圧ＶＳＢを小さくすることが可能となる。
また、図３５に示すように、ｎ＋型不純物領域３を長手方向において複数個に分割した構造としても良い。この場合にも、分割された各ｎ＋型不純物領域３の間の距離Ｌｃが２００μｍ以上となるようにすると、より十分にスナップバック電圧ＶＳＢを小さくすることが可能となる。
さらに、図３６に示すように、第１の領域の長手方向先端部がｎ＋型不純物領域３よりも突き出す構造とされる場合にも、ｎ＋型不純物領域３を長手方向において分割することができる。この場合にも、ｎ＋型不純物領域３の先端に対して第１の領域の長手方向先端部が突き出す距離Ｌｃが１００μｍ以上となり、かつ、分割された各ｎ＋型不純物領域３の間の距離Ｌｃが２００μｍ以上となるようにすると、より十分にスナップバック電圧ＶＳＢを小さくすることが可能となる。
（第２０実施形態）
本発明の第２０実施形態について説明する。本実施形態は、第１２実施形態に対してよりスイッチング損失低減が図れるレイアウトにしたものであり、その他に関しては第１２実施形態と同様であるため、第１２実施形態と異なる部分についてのみ説明する。
図３７（ａ）は、セル領域における基板裏面側のレイアウトを示した図であり、図３７（ｂ）は、図３７（ａ）の部分拡大図である。なお、図中破線で示したセル領域の内部には、実際にはカソード領域に相当するｎ＋型不純物領域３も形成されているが、例えば第１２〜第１９実施形態で説明したように様々なレイアウトのものを採用できるため、図３７（ａ）では図示を省略してある。
図３７（ａ）に示すように、セル領域の外縁部においてコレクタ領域に相当するｐ＋型不純物領域２およびカソード領域に相当するｎ＋型不純物領域３が混在する混在領域１５が形成されている。この混在領域１５は、基本的にはｐ＋型不純物領域２とされているが、部分的にｎ＋型不純物領域３が形成された構造とされている。具体的には図３７（ｂ）に示すように、複数の正方形状にてｎ＋型不純物領域３が点在させられており、その寸法を１μｍ□〜２０μｍ□に設定することで拡散係数（＝ｄτ１／２）にて規定される拡散長以下となるようにしている。また、点在している各ｎ＋型不純物領域３の間の間隔が１５０μｍ未満に設定することで、定常時やスイッチング時に電流密度が大きくなり過ぎて混在領域１５においてＩＧＢＴ１００がオンしてしまうことを抑制している。
図３８に示す断面図のように、動作中にｐ型ディープウェル層１３とその下に位置するｐ＋型不純物領域２との間にキャリアが蓄積されている。このため、スイッチング時に図中矢印で示すようにｐ＋型不純物領域２の表面を経路として電子電流が流れてｎ＋型不純物領域３に流れ込む。これにより、ｐ型ディープウェル層１３とｎ−型ドリフト層１およびｐ＋型不純物領域２とによって構成される寄生ＰＮＰトランジスタがオンしてしまう。このため、ｐ型ディープウェル層１３とその下に位置するｐ＋型不純物領域２との間にホールが再注入されて電流集中が発生し、半導体装置が壊れる可能性がある。
このため、本実施形態に示すように、セル領域の外縁部においてｐ＋型不純物領域２にｎ＋型不純物領域３を点在させた混在領域１５を備えることで、寄生ＰＮＰトランジスタがオンし難くなるようにできる。これにより、半導体装置の耐量を向上させられる。また、ホール再注入を抑制できるため、スイッチング損失の低減を図ることも可能となる。
（第２１実施形態）
本発明の第２１実施形態について説明する。本実施形態は、第２０実施形態に対して混在領域１５の構造を変更したものであり、その他に関しては第２０実施形態と同様であるため、第２０実施形態と異なる部分についてのみ説明する。
図３９（ａ）は、セル領域における基板裏面側のレイアウトを示した図であり、図３９（ｂ）は、図３９（ａ）の部分拡大図である。なお、セル領域の内部には、実際にはカソード領域に相当するｎ＋型不純物領域３も形成されているが、例えば第１２〜第１９実施形態で説明したように様々なレイアウトのものを採用できるため、図３９（ａ）では図示を省略してある。
図３９（ａ）、（ｂ）に示すように、本実施形態では、混在領域１５に備えられるｎ＋型不純物領域３にてセル領域の外縁部を囲むレイアウトとしている。そして、混在領域１５に備えられるｎ＋型不純物領域３の幅を２０μｍ以下に設定することで拡散係数（＝ｄτ１／２）にて規定される拡散長以下となるようにしている。また、各ｎ＋型不純物領域３の間の間隔を１５０μｍ未満に設定することで、定常時やスイッチング時に電流密度が大きくなり過ぎて混在領域１５においてＩＧＢＴ１００がオンしてしまうことを抑制している。このような構成としても、第２０実施形態と同様の効果を得ることができる。
（第２２実施形態）
本発明の第２２実施形態について説明する。本実施形態も、第２０実施形態に対して混在領域１５の構造を変更したものであり、その他に関しては第２０実施形態と同様であるため、第２０実施形態と異なる部分についてのみ説明する。
図４０（ａ）は、セル領域における基板裏面側のレイアウトを示した図であり、図４０（ｂ）は、図４０（ａ）の部分拡大図である。なお、セル領域の内部には、実際にはカソード領域に相当するｎ＋型不純物領域３も形成されているが、例えば第１２〜第１９実施形態で説明したように様々なレイアウトのものを採用できるため、図４０（ａ）では図示を省略してある。
図４０（ａ）、（ｂ）に示すように、本実施形態では、混在領域１５に備えられるｎ＋型不純物領域３が略四角形状とされるセル領域の各辺の垂直方向に延設されたレイアウトとしている。そして、混在領域１５に備えられるｎ＋型不純物領域３の幅を１μｍ〜２０μｍに設定することで拡散係数（＝ｄτ１／２）にて規定される拡散長以下となるようにしている。また、各ｎ＋型不純物領域３の間の間隔を１５０μｍ未満に設定することで、定常時やスイッチング時に電流密度が大きくなり過ぎて混在領域１５においてＩＧＢＴ１００がオンしてしまうことを抑制している。このような構成としても、第２０実施形態と同様の効果を得ることができる。
（第２３実施形態）
本発明の第２３実施形態について説明する。本実施形態は、第２１実施形態に対して混在領域１５の構造を変更したものであり、その他に関しては第２１実施形態と同様であるため、第２１実施形態と異なる部分についてのみ説明する。
図４１は、セル領域における基板裏面側のレイアウトを示した図である。なお、セル領域の内部には、実際にはカソード領域に相当するｎ＋型不純物領域３も形成されているが、例えば第１２〜第１９実施形態で説明したように様々なレイアウトのものを採用できるため、図４１では図示を省略してある。
この図に示すように、本実施形態では、混在領域１５において、セル領域の外縁部を囲むように配置された複数のｎ＋型不純物領域３のうち最も内周側のものを、それよりも外周側に位置しているものよりも太くしている。具体的には、２０μｍより太く設定することで拡散係数（＝ｄτ１／２）にて規定される拡散長より太くしている。
混在領域１５に備えられる各ｎ＋型不純物領域３の間の間隔を広く取ると、定常時やスイッチング時に電流密度が大きくなり過ぎてＩＧＢＴ１００がオンしてしまう。このため、セル領域の外縁部を囲むように配置された複数のｎ＋型不純物領域３のうち最も内周側のものを太くしておくことで、それよりも外側において電流密度を低下させることが可能となる。これにより、混在領域１５において定常時やスイッチング時に電流密度が大きくなり過ぎてＩＧＢＴ１００がオンしてしまうことをより抑制することが可能となる。
（他の実施形態）
（１）上記各実施形態では、ＩＧＢＴ１００とＦＷＤ２００を備えた半導体装置の一例について説明したが、各構成の形状を変更するなど、適宜変更可能である。例えば、第２〜第２３実施形態では、第１〜第３の領域を備えた構造について説明した。また、第４〜第８実施形態において、図中破線で囲んだエミッタ領域に相当するｎ＋型不純物領域５が備えられていない領域を設け、この領域を第２の領域と同じ構造とする場合について説明した。しかしながら、上記各実施形態で説明した構造は単なる一例を示したものであり、第１〜第３の領域の構成や第４〜第８実施形態において図中破線で囲んだ領域の構成を変更しても良い。
図４２（ａ）〜（ｃ）は、第１の領域のセル構成、第２、第３の領域のセル構成および第４〜第８実施形態において図中破線で囲んだ領域のセル構成の一例を示した断面図である。
図４２（ａ）に示すように、第１の領域については、エミッタ領域に相当するｎ＋型不純物領域５を形成しないことで、ＩＧＢＴ１００として機能する部分を間引いた間引き構造としている。この間引き部分におけるｐ型ベース領域４内に隣接するトレンチゲート構造を繋ぐようにｎ型領域（ホールストッパ（ＨＳ）層）２０を備えた構造とすることができる。
このように、ｎ型領域２０を備えることにより、ＩＧＢＴ１００がＩＧＢＴ動作を行う際には、ｐ型ベース領域４のうちｎ型領域２０の下方位置においてキャリアを蓄積することができる。つまり、ｎ型領域２０が無い場合には、ホールがｐ型ベース領域４を通じて上部電極１０側に抜けてしまい、オン電圧が高くなることから、オン電圧低下のために、ＩＧＢＴ動作時にできるだけキャリアを蓄積させておき、導電率変調が起こるようにすることが望ましい。このため、ｎ型領域２０を備え、ｐ型ベース領域４のうちｎ型領域２０の下方位置においてキャリアを蓄積することで、導電率変調を起こさせることが可能となり、オン電圧低下を実現できる。そして、ＩＧＢＴ形成領域におけるダイオード動作に伴うホール注入が抑えられるため、リカバリ特性を改善することも可能となる。
なお、間引き部のｐ型ベース領域４のうちｎ型領域２０よりも上方に残された部分は接地される。間引き部の近傍のＩＧＢＴ１００がＩＧＢＴ動作を行う際には、コレクタ−エミッタ間がショートすることになるため、間引き部に構成されるＦＷＤ２００がダイオード動作しなく可能性がある。このため、ｐ型ベース領域４を接地することで、間引き部に構成されるＦＷＤ２００が確実にダイオード動作できるようにしている。
また、図４２（ｂ）に示すように、第２、第３の領域については、全域間引き部にて構成することもできる。さらに、図４２（ｃ）に示すように、第４〜第８実施形態において図中破線で囲んだ領域については、図４２（ａ）に示した第１の領域の構造から、単にエミッタ領域に相当するｎ＋型不純物領域５を除いた構造によって構成することもできる。この場合において、第２の領域を図４２（ｂ）の構造とする場合には、第４〜第８実施形態等において図中破線で囲んだ領域と第２の領域とが異なる構造となるが、特に問題はない。
（２）上記各実施形態では、基本的に、第１導電型をｎ型、第２導電型をｐ型とするｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各部の導電型を反転させたｐチャネルタイプのＩＧＢＴを適用することもできる。この場合、ＩＧＢＴ以外の他の構成要素についても、導電型を反転させた構造となる。また、上記第１実施形態では、トレンチゲート構造について説明したが、ラテラル型のゲート構造のＩＧＢＴについても、距離Ｗ１〜Ｗ３を第１実施形態と同様の関係とすることで、第１実施形態に示した効果を得ることができる。また一部の実施例はＤＭＯＳにも適用可能である。
（３）上記第１実施形態では、ＦＳ層１ａを形成した構造を例に挙げたが、ｎ−型ドリフト層１の裏面に、ｐ＋型不純物領域２およびｎ＋型不純物領域３のみが形成されたＦＳ層１ａが備えられていない構造としても良い。
１ ｎ−型ドリフト層
２ ｐ＋型不純物領域
３ ｎ＋型不純物領域
４ ｐ型ベース領域
４ａ チャネルｐ層
５ ｎ＋型不純物領域
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ 上部電極
１２ 下部電極
１３ ｐ型ディープウェル層
１００ ＩＧＢＴ
２００ ＦＷＤ

Claims (17)

  1. セル領域に縦型の絶縁ゲート型バイポーラトランジスタ（１００）が備えられると共に、該セル領域における前記絶縁ゲート型バイポーラトランジスタ（１００）を囲むようにフリーホイールダイオード（２００）が備えられ、さらに前記セル領域を囲む外周耐圧構造が形成された外周領域が備えられる半導体装置であって、
    第１導電型のドリフト層（１）と、
    前記セル領域および前記外周領域において、前記第１導電型のドリフト層（１）の裏面側に配置された第２導電型のコレクタ領域（２）と、
    前記セル領域において、前記第１導電型のドリフト層（１）の裏面側における前記コレクタ領域（２）が配置されていない領域に配置された第１導電型のカソード領域（３）と、
    前記ドリフト層（１）の表面側の表層部において、前記セル領域のうち前記絶縁ゲート型バイポーラトランジスタ（１００）が備えられる領域および前記フリーホイールダイオード（２００）が備えられる領域に形成された第２導電型のベース領域（４）と、
    前記ベース領域（４）の表層部に形成された第１導電型のエミッタ領域（５）と、
    前記エミッタ領域（５）と前記ドリフト層（１）の間における前記ベース領域（４）の表面に形成されたゲート絶縁膜（７）と、
    前記ゲート絶縁膜（７）の上に形成されたゲート電極（８）と、
    前記ドリフト層（１）の表面側の表層部において、前記セル領域のうち前記フリーホイールダイオード（２００）が備えられる領域に形成され、前記ベース領域（４）の外周を囲みつつ、前記ベース領域（４）と接続され、前記ベース領域（４）よりも高不純物濃度で深くされた第２導電型のディープウェル層（１３）と、
    前記エミッタ領域（５）と前記ベース領域（４）および前記ディープウェル層（１３）と電気的に接続された上部電極（１０）と、
    前記コレクタ領域（２）および前記カソード領域（３）に電気的に接続された下部電極（１２）とを有し、
    前記ディープウェル層（１３）の外周側端部を前記ドリフト層（１）の裏面側に投影した位置より前記カソード領域（３）と前記コレクタ領域（２）との境界部までの距離をＷ１、前記ベース領域（４）のうち前記絶縁ゲート型バイポーラトランジスタ（１００）と前記フリーホイールダイオード（２００）との境界部から前記ディープウェル層（１３）の外周側端部までの距離をＷ２、前記ディープウェル層（１３）と前記ベース領域（４）との境界部を裏面側に投影した位置より前記カソード領域（３）と前記コレクタ領域（２）との境界部までの距離をＷ３、前記ドリフト層（１）の厚みをＬ１、前記ドリフト層（１）内でのキャリアの拡散係数をＤ、キャリアのライフタイムをτ、前記絶縁ゲート型バイポーラトランジスタ（１００）および前記フリーホイールダイオード（２００）の構造に基づいて決まる第１パラメータをｋ１、前記ディープウェル層（１３）の構造に基づいて決まる第２パラメータをｋ２、前記ディープウェル層（１３）と前記ドリフト層（１）の間のビルトインポテンシャル（ＶＡＫ（ｔｈ））に対するスナップバック電圧（ＶＳＢ）の比に対して前記第１パラメータｋ１を掛けた値（ｋ１・ＶＳＢ／ＶＡＫ（ｔｈ））をＫとすると、
    距離Ｗ１と距離Ｗ２および距離Ｗ３は、
    Ｗ３≧（（ｋ２・（Ｄτ）１／２）２−Ｌ１２）＾（１／２）
    かつ、
    Ｗ２≧Ｌ１／Ｋ１／２
    ただし、Ｋ≧２．５
    かつ
    Ｗ２−Ｗ１≧１０μｍ
    を満たす値とされていることを特徴とする半導体装置。
  2. 前記距離Ｗ３、Ｗ２、Ｗ１は、
    Ｗ３＝（（ｋ２・（Ｄτ）１／２）２−Ｌ１２）＾（１／２）
    かつ
    Ｗ２＝Ｌ１／Ｋ１／２
    かつ
    Ｗ２−Ｗ１＝１０μｍ
    であることを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極（８）が一方向を長手方向として延設されたゲート構造とされ、
    前記ゲート構造の長手方向の先端位置においても、
    前記距離Ｗ１と前記距離Ｗ２および前記距離Ｗ３は、
    Ｗ３≧（（ｋ２・（Ｄτ）１／２）２−Ｌ１２）＾（１／２）
    かつ、
    Ｗ２≧Ｌ１／Ｋ１／２
    ただし、Ｋ≧２．５
    かつ
    Ｗ２−Ｗ１≧１０μｍ
    を満たす値とされていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記複数のゲート構造の間の一部において、前記エミッタ領域（５）が形成されない部分を備えることにより、前記エミッタ領域（５）が形成されていて前記絶縁ゲート型バイポーラトランジスタ（１００）として動作する部分を含む第１の領域と、前記エミッタ領域（５）が形成されない部分を含み、かつ、当該部分が前記フリーホイールダイオード（２００）として動作する第２の領域とを構成し、前記絶縁ゲート型バイポーラトランジスタ（１００）を囲む前記フリーホイールダイオード（２００）が備えられ部分を第３の領域として、
    前記第１の領域および前記第２の領域は、前記ゲート構造と同方向が長手方向とされ、
    前記第３の領域に加えて前記第２の領域にも前記フリーホイールダイオード（２００）を備えた構成とすることを特徴とする請求項３に記載の半導体装置。
  5. 前記エミッタ領域（５）が形成されない部分の幅が２０μｍ以上とされていることを特徴とする請求項４に記載の半導体装置。
  6. 前記カソード領域（３）は、前記第１の領域の長手方向と同方向を長手方向として形成されていると共に、前記第１の領域の長手方向先端部よりも突き出して配置されており、該長手方向において分割されていることを特徴とする請求項４または５に記載の半導体装置。
  7. 前記第１の領域は長手方向において複数に分割されていることを特徴とする請求項４または５に記載の半導体装置。
  8. 分割された前記第１の領域の間の領域に前記ベース領域（４）のみが形成されることで、当該領域にもフリーホイールダイオード（２００）が構成されていることを特徴とする請求項７に記載の半導体装置。
  9. 前記カソード領域（３）は、前記第１の領域の長手方向と同方向を長手方向として形成されており、
    前記第１の領域の長手方向先端部の方が前記カソード領域（３）の長手方向先端部よりも突き出して配置されていることを特徴とする請求項７または８に記載の半導体装置。
  10. 前記分割された前記第1の領域の間の距離（Ｗ、Ｂ２）が前記距離Ｗ２の２倍以上とされていることを特徴とする請求項７ないし９のいずれか１つに記載の半導体装置。
  11. 前記第１の領域は、さらに長手方向において複数箇所で分割されており、複数箇所で分割された当該第１の領域の間の領域に前記エミッタ領域（５）が形成されないことで、当該領域にもフリーホイールダイオード（２００）が構成され、
    前記カソード領域（３）は、複数箇所で分割された前記第１の領域の間の領域と対応する位置において前記第１の領域と対応する位置よりも幅広とされていることを特徴とする請求項７ないし１０のいずれか１つに記載の半導体装置。
  12. 前記第１の領域は複数本並べて配置され、隣り合う当該第１の領域のうち対向する辺の一部が凹まされ、該凹まされた領域にもフリーホイールダイオード（２００）が構成されていることを特徴とする請求項４または５に記載の半導体装置。
  13. 前記カソード領域（３）は、前記第１の領域の長手方向と同方向を長手方向として形成されており、
    前記第１の領域の一部が凹まされた領域に設けられた前記フリーホイールダイオード（２００）と対向して、当該凹まされた領域に設けられた前記フリーホイールダイオード（２００）の幅に合せて前記カソード領域（３）が形成されていることを特徴とする請求項１２に記載の半導体装置。
  14. 前記カソード領域（３）は、前記第２の領域と対応する場所に形成された領域（３ａ）と、該第２の領域と対応する場所に形成された領域（３ａ）よりも幅が狭く、かつ、前記第１の領域と対応する場所に形成された領域（３ｂ）とを有していることを特徴とする請求項４ないし１３のいずれか１つに記載の半導体装置。
  15. 前記ドリフト層（１）の裏面側において、前記セル領域の外縁部には、前記コレクタ領域（２）および前記カソード領域（３）が混在する混在領域（１５）が備えられていることを特徴とする請求項１ないし１４のいずれか１つに記載の半導体装置。
  16. 前記セル領域および前記外周領域において、前記第１導電型のドリフト層（１）の裏面側に配置され、前記ドリフト層（１）よりも高不純物濃度とされた第１導電型のフィールドストップ層（１ａ）を有し、
    前記コレクタ領域（２）および前記カソード領域（３）は、前記ドリフト層（１）の裏面側における前記フィールドストップ層（１ａ）の表層部に形成されていることを特徴とする請求項１ないし１５のいずれか１つに記載の半導体装置。
  17. 前記ベース領域（４）を貫通し、一方向を長手方向として複数本が所定の間隔で並べられたトレンチ（６）を有し、
    前記ゲート絶縁膜（７）および前記ゲート電極（８）が前記トレンチ（６）内において形成されたトレンチゲート構造であることを特徴とする請求項１ないし１６のいずれか１つに記載の半導体装置。
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