JPH08102536A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【目的】パワーＭＯＳＦＥＴ内蔵のダイオードＤを、Ｍ
ＯＳＦＥＴの保護ダイオードとして利用できるようにソ
フトリカバリー特性を改善する。 【構成】Ｎ＋型層１１を有するＮ型半導体層１２の主面
にＰ＋型のベース領域１３を形成し、ベース領域１３の
表面にＮ＋ソース領域１６を形成し、チャンネル部上に
ゲート電極１７を配置する。Ｐ＋ベース領域１３とＮ型
半導体層１２とのＰＮ接合をダイオードＤとする。ＦＥ
Ｔ素子を配置するセル領域のＰ＋ベース領域１３からＮ
＋型層までの距離ａに対し、素子特性に影響しない外周
領域のＰ＋ガードリング領域１９からＮ＋型層１１まで
の距離ｂを大として部分的に蓄積キャリアが大なる領域
を形成する。
ＯＳＦＥＴの保護ダイオードとして利用できるようにソ
フトリカバリー特性を改善する。 【構成】Ｎ＋型層１１を有するＮ型半導体層１２の主面
にＰ＋型のベース領域１３を形成し、ベース領域１３の
表面にＮ＋ソース領域１６を形成し、チャンネル部上に
ゲート電極１７を配置する。Ｐ＋ベース領域１３とＮ型
半導体層１２とのＰＮ接合をダイオードＤとする。ＦＥ
Ｔ素子を配置するセル領域のＰ＋ベース領域１３からＮ
＋型層までの距離ａに対し、素子特性に影響しない外周
領域のＰ＋ガードリング領域１９からＮ＋型層１１まで
の距離ｂを大として部分的に蓄積キャリアが大なる領域
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、縦型のパワーＭＯＳＦ
ＥＴ、又は絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）に関し、その内蔵ダイオードのソフトリカバリーに
関する。
ＥＴ、又は絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）に関し、その内蔵ダイオードのソフトリカバリーに
関する。
【０００２】
【従来の技術】図７は、パワーＭＯＳＦＥＴの応用例の
一つであるモータドライブ回路を示している。ＤＣモー
タＬに対して４個のトランジスタＱ１〜Ｑ４が接続さ
れ、トランジスタＱ１とＱ４が同時にＯＮする事でモー
タＬを正回転、トランジスタＱ２とＱ３が同時にＯＮす
ることでモータＬを逆回転させるような回路動作をな
す。この回路図において、Ｄ１〜Ｄ４はトランジスタＱ
１〜Ｑ４の各ソース・ドレイン間に接続したダイオード
であり、モータＬが停止または反転した瞬間に発生する
逆方向の誘起起電力による電流から各トランジスタＱ１
〜Ｑ４を保護する目的で設けている。
一つであるモータドライブ回路を示している。ＤＣモー
タＬに対して４個のトランジスタＱ１〜Ｑ４が接続さ
れ、トランジスタＱ１とＱ４が同時にＯＮする事でモー
タＬを正回転、トランジスタＱ２とＱ３が同時にＯＮす
ることでモータＬを逆回転させるような回路動作をな
す。この回路図において、Ｄ１〜Ｄ４はトランジスタＱ
１〜Ｑ４の各ソース・ドレイン間に接続したダイオード
であり、モータＬが停止または反転した瞬間に発生する
逆方向の誘起起電力による電流から各トランジスタＱ１
〜Ｑ４を保護する目的で設けている。
【０００３】このような用途のダイオードには高速性と
低ノイズが求められる。高速性が求められる理由は以下
の通りである。図７において、トランジスタＱ１がオン
してＤＣモータＬに電流が流れ、次にトランジスタＱ１
がオフしたときにＤＣモータＬが発生する逆起電力を吸
収すべくダイオードＤ２に貫流電流ｉ1が流れる。さら
にトランジスタＱ１がオンしたとき、ダイオードＤ２の
内部にはまだ蓄積キャリアがあるため、この蓄積キャリ
アが消滅するまでの期間（ｔｒｒ）に電源電位ＶＣＣか
らトランジスタＱ１とダイオードＤ２を経て電源電位−
ＧＮＤ間に短絡電流ｉ2が流れる。この時、パワーＭＯ
ＳＦＥＴ内部で寄生バイポーラトランジスタがオン状態
となり局部的な電流集中を起こしてパワーＭＯＳＦＥＴ
の破壊に至らしめる。このような短絡電流ｉ2を流す期
間を短くするために高速のダイオードが求められる。
低ノイズが求められる。高速性が求められる理由は以下
の通りである。図７において、トランジスタＱ１がオン
してＤＣモータＬに電流が流れ、次にトランジスタＱ１
がオフしたときにＤＣモータＬが発生する逆起電力を吸
収すべくダイオードＤ２に貫流電流ｉ1が流れる。さら
にトランジスタＱ１がオンしたとき、ダイオードＤ２の
内部にはまだ蓄積キャリアがあるため、この蓄積キャリ
アが消滅するまでの期間（ｔｒｒ）に電源電位ＶＣＣか
らトランジスタＱ１とダイオードＤ２を経て電源電位−
ＧＮＤ間に短絡電流ｉ2が流れる。この時、パワーＭＯ
ＳＦＥＴ内部で寄生バイポーラトランジスタがオン状態
となり局部的な電流集中を起こしてパワーＭＯＳＦＥＴ
の破壊に至らしめる。このような短絡電流ｉ2を流す期
間を短くするために高速のダイオードが求められる。
【０００４】一方、低ノイズが求められるのは以下の通
りである。図８はダイオードが順バイアスから逆バイア
スに反転するまでの逆回復時間（ｔｒｒ）の過渡特性を
示した図である。同図を参照して、ダイオードの逆回復
時間ｔｒｒは以下の２つの期間から成っている。 （１）ダイオードの電流がＩFから０まで減少して逆電
流が流れ始めた時点から、逆電流がその最大値ＩRPにな
る時点までの、ダイオードが短絡状態となっている期間
ｔs （２）前記期間ｔsの後、逆電流がほぼ０になるまで
の、ダイオードが逆阻止能力を回復する期間ｔd この時、前記期間ｔdがあまりに短いと、ダイオードの
両端電圧ＶRが急激に立ち上がるためにリンギングが発
生し、これがノイズの原因となる。ノイズの発生は駆動
回路の制御系を誤動作させる要因となる。
りである。図８はダイオードが順バイアスから逆バイア
スに反転するまでの逆回復時間（ｔｒｒ）の過渡特性を
示した図である。同図を参照して、ダイオードの逆回復
時間ｔｒｒは以下の２つの期間から成っている。 （１）ダイオードの電流がＩFから０まで減少して逆電
流が流れ始めた時点から、逆電流がその最大値ＩRPにな
る時点までの、ダイオードが短絡状態となっている期間
ｔs （２）前記期間ｔsの後、逆電流がほぼ０になるまで
の、ダイオードが逆阻止能力を回復する期間ｔd この時、前記期間ｔdがあまりに短いと、ダイオードの
両端電圧ＶRが急激に立ち上がるためにリンギングが発
生し、これがノイズの原因となる。ノイズの発生は駆動
回路の制御系を誤動作させる要因となる。
【０００５】上記ノイズを低減するためには期間ｔdが
長いことが望ましい。但し高速性のところで述べたよう
に逆回復時間ｔｒｒをむやみに長くすることは出来な
い。そのため、逆回復時間ｔｒｒの制約の中でｔdを長
くすること、即ちｔd／ｔsの値が大きいことが望まし
い。このようなｔd／ｔsの値が大きい特性を、ソフトリ
カバリー特性と称し、単体のダイオードとしてソフトリ
カバリー特性を改善した例が、例えば特公平３ー３９５
４号、特開昭５８ー６０５７７号に記載されている。
長いことが望ましい。但し高速性のところで述べたよう
に逆回復時間ｔｒｒをむやみに長くすることは出来な
い。そのため、逆回復時間ｔｒｒの制約の中でｔdを長
くすること、即ちｔd／ｔsの値が大きいことが望まし
い。このようなｔd／ｔsの値が大きい特性を、ソフトリ
カバリー特性と称し、単体のダイオードとしてソフトリ
カバリー特性を改善した例が、例えば特公平３ー３９５
４号、特開昭５８ー６０５７７号に記載されている。
【０００６】ここで一般的なパワーＭＯＳＦＥＴの構造
を図６に示しておく。同図において、共通ドレインとな
る半導体基板は裏面側にＮ＋型の半導体層１を具備しそ
の上にＮ型のエピタキシャル層２を有する。エピタキシ
ャル層２の表面には多数の規則的に配列されたＰ型のベ
ース領域３を備えており、ベース領域３はＭＯＳＦＥＴ
のチャンネル部分を形成する浅い領域４と浅い領域４よ
り拡散深さが深い領域５を有する。ベース領域３の表面
にはＮ＋型のソース領域６を具備し、基板１上に絶縁膜
を介して設けたゲート電極７に印加する制御電圧によっ
てベース領域３の浅い領域４の表面にチャンネルを形成
して、ソース・ドレイン間の電流を制御するようになっ
ている。 ベース領域３の深い領域５とエピタキシャル
層２とは不可避的にダイオードＤを形成する。このダイ
オードＤは、ソース側がアノードに、ドレイン側がカソ
ードに各々接続された形となるので、ソース・ドレイン
間に逆接続されたダイオードとして考慮することが出来
る（例えば、特開昭６４ー５４７６５号公報）。
を図６に示しておく。同図において、共通ドレインとな
る半導体基板は裏面側にＮ＋型の半導体層１を具備しそ
の上にＮ型のエピタキシャル層２を有する。エピタキシ
ャル層２の表面には多数の規則的に配列されたＰ型のベ
ース領域３を備えており、ベース領域３はＭＯＳＦＥＴ
のチャンネル部分を形成する浅い領域４と浅い領域４よ
り拡散深さが深い領域５を有する。ベース領域３の表面
にはＮ＋型のソース領域６を具備し、基板１上に絶縁膜
を介して設けたゲート電極７に印加する制御電圧によっ
てベース領域３の浅い領域４の表面にチャンネルを形成
して、ソース・ドレイン間の電流を制御するようになっ
ている。 ベース領域３の深い領域５とエピタキシャル
層２とは不可避的にダイオードＤを形成する。このダイ
オードＤは、ソース側がアノードに、ドレイン側がカソ
ードに各々接続された形となるので、ソース・ドレイン
間に逆接続されたダイオードとして考慮することが出来
る（例えば、特開昭６４ー５４７６５号公報）。
【０００７】
【発明が解決しようとする課題】図７の回路において、
ダイオードＤ１〜Ｄ４を個別半導体で構成することはそ
れだけコストアップと機器の大型化を招くことは明らか
である。そこで、本願発明者は外付けのダイオードに代
えて、パワーＭＯＳＦＥＴ、ＩＧＢＴに不可避的に内蔵
される上記のダイオードを利用することを検討するにい
たっている。
ダイオードＤ１〜Ｄ４を個別半導体で構成することはそ
れだけコストアップと機器の大型化を招くことは明らか
である。そこで、本願発明者は外付けのダイオードに代
えて、パワーＭＯＳＦＥＴ、ＩＧＢＴに不可避的に内蔵
される上記のダイオードを利用することを検討するにい
たっている。
【０００８】しかしながら、パワーＭＯＳＦＥＴ、ＩＧ
ＢＴのダイオードＤはそれ自体が不可避的に形成されて
おり、付録的なものであるから、上記のソフトリカバリ
ー特性をも満足できるようなものを組み込んでいる例は
存在しなかった。本発明は、該ソフトリカバリー特性を
改善して、誘導性負荷駆動用素子として好適な特性を持
つパワーＭＯＳＦＥＴ、ＩＧＢＴを提案するものであ
る。
ＢＴのダイオードＤはそれ自体が不可避的に形成されて
おり、付録的なものであるから、上記のソフトリカバリ
ー特性をも満足できるようなものを組み込んでいる例は
存在しなかった。本発明は、該ソフトリカバリー特性を
改善して、誘導性負荷駆動用素子として好適な特性を持
つパワーＭＯＳＦＥＴ、ＩＧＢＴを提案するものであ
る。
【０００９】
【課題を解決するための手段】本発明は上記従来の課題
に鑑みなされたもので、半導体チップのセル部分のＮ型
層の厚みに対し、動作に関与しない周辺部分のＮ型層の
厚みを大とすることにより、蓄積キャリアの引き抜かれ
る時間が２段階に変化するような構成としたものであ
る。
に鑑みなされたもので、半導体チップのセル部分のＮ型
層の厚みに対し、動作に関与しない周辺部分のＮ型層の
厚みを大とすることにより、蓄積キャリアの引き抜かれ
る時間が２段階に変化するような構成としたものであ
る。
【００１０】
【作用】本発明によれば、ダイオードＤがカソードとな
るＮ型層の厚みが厚いダイオードと薄いダイオードとの
並列接続された構成となる。Ｎ型層の厚みが厚い部分
は、部分的にキャリアの蓄積が大であるので、セル部分
よりキャリアの引き抜きが完全に終了するまでの時間が
長くなる。従って逆回復特性の波形が２段階の傾きを持
ち、これがソフトリカバリーとなる。
るＮ型層の厚みが厚いダイオードと薄いダイオードとの
並列接続された構成となる。Ｎ型層の厚みが厚い部分
は、部分的にキャリアの蓄積が大であるので、セル部分
よりキャリアの引き抜きが完全に終了するまでの時間が
長くなる。従って逆回復特性の波形が２段階の傾きを持
ち、これがソフトリカバリーとなる。
【００１１】
【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。図１は本発明の絶縁ゲート型半導体
装置を示す断面図である。同図において、共通ドレイン
となる半導体基板は裏面側にＮ＋型の半導体層１１を具
備しその上に例えばエピタキシャル形成したＮ型の半導
体層１２を有する。Ｎ型半導体層１２の表面には多数の
規則的に配列されたＰ型のベース領域１３を備えてお
り、ベース領域１３はＭＯＳＦＥＴのチャンネル部分を
形成するＰ型の浅い領域１４と浅い領域１４より拡散深
さが深いＰ＋型の深い領域１５を有する。ベース領域１
３の表面にはＮ＋型のソース領域１６を具備する。チャ
ンネル部分の上部には絶縁膜を介してポリシリコンゲー
ト電極１７が配置され、ゲート電極１７に印加する制御
電圧によってベース領域１３の浅い領域１４の表面にチ
ャンネルを形成して、ソース・ドレイン間の電流を制御
するようになっている。上述のベース１３、ソース１６
およびゲート電極１７が単位セルとなり単位セルを多数
並列接続して１つのＭＯＳＦＥＴを構成する。１８はベ
ース領域１３とソース領域１６の両方にオーミックコン
タクトするソース電極である。
ら詳細に説明する。図１は本発明の絶縁ゲート型半導体
装置を示す断面図である。同図において、共通ドレイン
となる半導体基板は裏面側にＮ＋型の半導体層１１を具
備しその上に例えばエピタキシャル形成したＮ型の半導
体層１２を有する。Ｎ型半導体層１２の表面には多数の
規則的に配列されたＰ型のベース領域１３を備えてお
り、ベース領域１３はＭＯＳＦＥＴのチャンネル部分を
形成するＰ型の浅い領域１４と浅い領域１４より拡散深
さが深いＰ＋型の深い領域１５を有する。ベース領域１
３の表面にはＮ＋型のソース領域１６を具備する。チャ
ンネル部分の上部には絶縁膜を介してポリシリコンゲー
ト電極１７が配置され、ゲート電極１７に印加する制御
電圧によってベース領域１３の浅い領域１４の表面にチ
ャンネルを形成して、ソース・ドレイン間の電流を制御
するようになっている。上述のベース１３、ソース１６
およびゲート電極１７が単位セルとなり単位セルを多数
並列接続して１つのＭＯＳＦＥＴを構成する。１８はベ
ース領域１３とソース領域１６の両方にオーミックコン
タクトするソース電極である。
【００１２】前記単位セルは半導体チップの中央部分に
配置されてセル領域を形成する。セル領域の周辺部分に
はＰ＋型のガードリング領域１９が複数本前記セル領域
を囲むように配置され、最外周にはＮ＋型のアニュラリ
ング２０を配置しアルミ電極によりシールドメタル２１
をコンタクトさせる。ベース領域１３の深い領域１５と
ガードリング領域１９とは同時工程にて形成されるの
で、両者の不純物濃度、拡散深さは同一である。
配置されてセル領域を形成する。セル領域の周辺部分に
はＰ＋型のガードリング領域１９が複数本前記セル領域
を囲むように配置され、最外周にはＮ＋型のアニュラリ
ング２０を配置しアルミ電極によりシールドメタル２１
をコンタクトさせる。ベース領域１３の深い領域１５と
ガードリング領域１９とは同時工程にて形成されるの
で、両者の不純物濃度、拡散深さは同一である。
【００１３】ベース領域１３の深い領域１５とＮ型半導
体層１２とのＰＮ接合は不可避的にダイオードＤを形成
する。このダイオードＤは、ソース側がアノードに、ド
レイン側がカソードに各々接続された形となるので、ソ
ース・ドレイン間に逆接続された形となる。ダイオード
ＤのカソードにもなるＮ型半導体層１２の厚みは、ＭＯ
ＳＦＥＴの設計耐圧によりその不純物濃度と厚みａが決
定される。この厚みａに対して、耐圧設計に関与しない
外周領域の厚みｂを大とする。外周領域の不純物濃度は
セル領域のものと等価である。従ってダイオードＤは、
カソードとして厚みａのＮ型層を持つダイオードと、カ
ソードとして厚みｂのＮ型層を持つダイオードとの並列
接続として考慮することが出来る。
体層１２とのＰＮ接合は不可避的にダイオードＤを形成
する。このダイオードＤは、ソース側がアノードに、ド
レイン側がカソードに各々接続された形となるので、ソ
ース・ドレイン間に逆接続された形となる。ダイオード
ＤのカソードにもなるＮ型半導体層１２の厚みは、ＭＯ
ＳＦＥＴの設計耐圧によりその不純物濃度と厚みａが決
定される。この厚みａに対して、耐圧設計に関与しない
外周領域の厚みｂを大とする。外周領域の不純物濃度は
セル領域のものと等価である。従ってダイオードＤは、
カソードとして厚みａのＮ型層を持つダイオードと、カ
ソードとして厚みｂのＮ型層を持つダイオードとの並列
接続として考慮することが出来る。
【００１４】図２は前記ダイオードＤの素子内部におけ
るキャリア（電子）濃度分布の時間変化を示す図であ
る。図２（Ａ）はセル領域における構造を、図２（Ｂ）
は外周領域における構造を各々示す。外周領域の厚みｂ
はセル領域の厚みａより大であるから同図に示すような
構造となる。図３はこれらのダイオードの逆回復時の電
流密度波形を示す。図３Ａがセル領域での、図３Ｂは外
周領域での、そして図３Ｃは両者を合体したダイオード
Ｄの電流（密度）波形を各々示す。
るキャリア（電子）濃度分布の時間変化を示す図であ
る。図２（Ａ）はセル領域における構造を、図２（Ｂ）
は外周領域における構造を各々示す。外周領域の厚みｂ
はセル領域の厚みａより大であるから同図に示すような
構造となる。図３はこれらのダイオードの逆回復時の電
流密度波形を示す。図３Ａがセル領域での、図３Ｂは外
周領域での、そして図３Ｃは両者を合体したダイオード
Ｄの電流（密度）波形を各々示す。
【００１５】以下、図２と図３を参照して、該ダイオー
ドにおける電流（密度）の時間変化と素子内部のキァリ
ア濃度分布の時間変化を見ていく。先ず時刻ｔ１では、
ダイオードが順方向動作してＰＮ接合のアノード側から
カソード側に一定量のキャリアの注入が行われている。
Ｎ−層を拡散する課程でライフタイムによるキャリアの
消滅があるので、右下がりの分布状態となる。
ドにおける電流（密度）の時間変化と素子内部のキァリ
ア濃度分布の時間変化を見ていく。先ず時刻ｔ１では、
ダイオードが順方向動作してＰＮ接合のアノード側から
カソード側に一定量のキャリアの注入が行われている。
Ｎ−層を拡散する課程でライフタイムによるキャリアの
消滅があるので、右下がりの分布状態となる。
【００１６】ダイオードＤに逆バイアスが印加された瞬
間から、ダイオードの内部（Ｐ＋型ベース領域１３とＮ
型半導体層１２）に蓄積されたキャリアの引き抜きが始
まり、同時にダイオードの両端に流れる電流ＩFは急激
に低下する。キャリアの引き抜きは、先ず電極に最も近
い部分でキャリアが引き抜かれ、引き抜かれた量の分だ
け全体が右へシフトする、というような移動になる。こ
れに加えてライフタイムによる消滅の分が加わることに
なる。
間から、ダイオードの内部（Ｐ＋型ベース領域１３とＮ
型半導体層１２）に蓄積されたキャリアの引き抜きが始
まり、同時にダイオードの両端に流れる電流ＩFは急激
に低下する。キャリアの引き抜きは、先ず電極に最も近
い部分でキャリアが引き抜かれ、引き抜かれた量の分だ
け全体が右へシフトする、というような移動になる。こ
れに加えてライフタイムによる消滅の分が加わることに
なる。
【００１７】時刻ｔ１においては、まだかなりのキャリ
アが残っていることが分かる。時刻ｔ２になると、ＰＮ
接合が回復（空乏層が現れる）しつつあることが分か
る。ＰＮ接合が回復すれば、電流波形は逆電流の尖頭値
ＩRPを迎え、かつ図８におけるダイオードの逆方向電圧
ＶRが立ち上がり始める。 時刻ｔ２まで、つまり空乏
層が出現するまでは、主としてＰＮ接合の界面付近での
キャリアの移動が中心となるので、セル領域と外周領域
の電流波形は同一である。問題は空乏層が回復した後、
Ｎ型領域１２に残存するキャリアを引き抜く時間帯で波
形が異なってくる。 時刻ｔ３になると、ＰＮ接合は完
全に回復し、Ｎ型半導体層１２に残存するキャリアはか
なり少ないものになる。
アが残っていることが分かる。時刻ｔ２になると、ＰＮ
接合が回復（空乏層が現れる）しつつあることが分か
る。ＰＮ接合が回復すれば、電流波形は逆電流の尖頭値
ＩRPを迎え、かつ図８におけるダイオードの逆方向電圧
ＶRが立ち上がり始める。 時刻ｔ２まで、つまり空乏
層が出現するまでは、主としてＰＮ接合の界面付近での
キャリアの移動が中心となるので、セル領域と外周領域
の電流波形は同一である。問題は空乏層が回復した後、
Ｎ型領域１２に残存するキャリアを引き抜く時間帯で波
形が異なってくる。 時刻ｔ３になると、ＰＮ接合は完
全に回復し、Ｎ型半導体層１２に残存するキャリアはか
なり少ないものになる。
【００１８】時刻ｔ４になると、セル領域のＮ型半導体
層１２にはキャリアが殆ど残っていない（図３Ａ参
照）。そのため電流波形は限りなく０に近いものとな
る。しかし、外周領域ではＮ型半導体層１２の厚みが大
きいために蓄積キャリアの絶対量も多く、そのため時刻
ｔ４になっても未だかなりの量が残っていることが分か
る（図３Ｂ参照）。
層１２にはキャリアが殆ど残っていない（図３Ａ参
照）。そのため電流波形は限りなく０に近いものとな
る。しかし、外周領域ではＮ型半導体層１２の厚みが大
きいために蓄積キャリアの絶対量も多く、そのため時刻
ｔ４になっても未だかなりの量が残っていることが分か
る（図３Ｂ参照）。
【００１９】時刻ｔ５では、セル領域は完全に逆バイア
スの平衡状態を保っているのに対し、外周領域では始め
て電流波形が限りなく０に近づく。このように、外周領
域では引き抜く蓄積キャリアの絶対量が多いので、接合
が逆バイアスで平衡状態になるまでの時間がセル領域よ
り多少長くなるのである。ダイオードＤ全体の電流密度
波形は図３Ａと図３Ｂとの和になる。但しセル領域の面
積と外周領域の面積との比によって波形に対する影響が
異なる。今、セル領域と外周領域との面積比を１：１と
すると、全体の波形（図３Ｃ）は、図３Ａの波形と図３
Ｂの波形とを足して１／２にしたものになる。即ち、時
刻ｔ０から時刻ｔ２までは同じ傾きで変化し、時刻ｔ２
から時刻ｔ４までは図３Ａと図３Ｂとの中間の傾きを有
し、そして時刻ｔ４から時刻ｔ５までは図３Ｂと同じ傾
きで変化するのである。
スの平衡状態を保っているのに対し、外周領域では始め
て電流波形が限りなく０に近づく。このように、外周領
域では引き抜く蓄積キャリアの絶対量が多いので、接合
が逆バイアスで平衡状態になるまでの時間がセル領域よ
り多少長くなるのである。ダイオードＤ全体の電流密度
波形は図３Ａと図３Ｂとの和になる。但しセル領域の面
積と外周領域の面積との比によって波形に対する影響が
異なる。今、セル領域と外周領域との面積比を１：１と
すると、全体の波形（図３Ｃ）は、図３Ａの波形と図３
Ｂの波形とを足して１／２にしたものになる。即ち、時
刻ｔ０から時刻ｔ２までは同じ傾きで変化し、時刻ｔ２
から時刻ｔ４までは図３Ａと図３Ｂとの中間の傾きを有
し、そして時刻ｔ４から時刻ｔ５までは図３Ｂと同じ傾
きで変化するのである。
【００２０】図３Ｃにおける逆回復時間ｔｒｒは従来の
ものより若干延びたものとなる。しかし高速ダイオード
にとって重要なのは、蓄積電荷量Ｑｒｒ（図３Ｃの斜線
部分の面積）が小さいことと、蓄積電荷量Ｑｒｒが小さ
い一方で、電流波形が先頭値ＩRPを迎えてから０になる
までの期間ｔdが長いこと（電圧波形の急峻な立ち上が
りｄｖ／ｄｔが小さい）である。図３Ｃの波形は、先頭
値ＩRPを迎えてから０になるまでに傾きが変わるから、
上記の面積が小さいことと期間ｔdが長いという相反す
る特性を両立できるのである。よってソフトリカバリー
特性に優れたダイオード特性にすることが出来る。
ものより若干延びたものとなる。しかし高速ダイオード
にとって重要なのは、蓄積電荷量Ｑｒｒ（図３Ｃの斜線
部分の面積）が小さいことと、蓄積電荷量Ｑｒｒが小さ
い一方で、電流波形が先頭値ＩRPを迎えてから０になる
までの期間ｔdが長いこと（電圧波形の急峻な立ち上が
りｄｖ／ｄｔが小さい）である。図３Ｃの波形は、先頭
値ＩRPを迎えてから０になるまでに傾きが変わるから、
上記の面積が小さいことと期間ｔdが長いという相反す
る特性を両立できるのである。よってソフトリカバリー
特性に優れたダイオード特性にすることが出来る。
【００２１】また、図３Ｃに示した波形はセル領域の面
積と外周領域の面積との比によっても変化するから、厚
みを大とした外周領域の面積を変えることで、ソフトリ
カバリー特性を任意に設計できるメリットがある。図４
は、外周領域の厚みｂを大にする好適な手法を示した断
面図である。以下、図４に示す構造の製造方法を簡単に
説明する。
積と外周領域の面積との比によっても変化するから、厚
みを大とした外周領域の面積を変えることで、ソフトリ
カバリー特性を任意に設計できるメリットがある。図４
は、外周領域の厚みｂを大にする好適な手法を示した断
面図である。以下、図４に示す構造の製造方法を簡単に
説明する。
【００２２】先ずＮ＋型の基板１１を用意する。Ｎ＋型
基板１１の表面に選択拡散によってセル領域に対応する
部分にアンチモン等を拡散する。その上にＮ型半導体層
１２をエピタキシャル法により形成する。先に拡散した
不純物によりＮ＋型の埋め込み層２２が形成される。埋
め込み層２２は基板１１とＮ型半導体層１２との境界か
ら上方向にも拡散されるので、外周領域のＮ型半導体層
１２の厚みを大にできる。
基板１１の表面に選択拡散によってセル領域に対応する
部分にアンチモン等を拡散する。その上にＮ型半導体層
１２をエピタキシャル法により形成する。先に拡散した
不純物によりＮ＋型の埋め込み層２２が形成される。埋
め込み層２２は基板１１とＮ型半導体層１２との境界か
ら上方向にも拡散されるので、外周領域のＮ型半導体層
１２の厚みを大にできる。
【００２３】その後、Ｎ型半導体層１２の表面にＰ＋型
拡散を行ってベース領域１３の深い領域１４とガードリ
ング領域１９を形成し、ゲート酸化膜を介してＮ型半導
体層１２の上部にポリシリコンゲート電極１７を形成
し、ゲート電極１７をマスクとしてＰ型拡散を行うこと
によりベース領域１３の浅い領域１４を形成し、再度ゲ
ート電極をマスクとしてＮ＋型拡散を行うことによりソ
ース領域１６とアニュラリング２０を形成し、アルミニ
ウム配線を形成してソース電極１８を形成する。
拡散を行ってベース領域１３の深い領域１４とガードリ
ング領域１９を形成し、ゲート酸化膜を介してＮ型半導
体層１２の上部にポリシリコンゲート電極１７を形成
し、ゲート電極１７をマスクとしてＰ型拡散を行うこと
によりベース領域１３の浅い領域１４を形成し、再度ゲ
ート電極をマスクとしてＮ＋型拡散を行うことによりソ
ース領域１６とアニュラリング２０を形成し、アルミニ
ウム配線を形成してソース電極１８を形成する。
【００２４】図５は本発明をＩＧＢＴに適用した例であ
る。図４の構成に付加する形で、Ｎ＋型基板１１の裏面
側にＰ＋型層とＮ＋型層とが交互に形成されたユニバー
サル基板２３が設けられている。
る。図４の構成に付加する形で、Ｎ＋型基板１１の裏面
側にＰ＋型層とＮ＋型層とが交互に形成されたユニバー
サル基板２３が設けられている。
【００２５】
【発明の効果】以上に説明した通り、本発明によれば部
分的に蓄積キャリアの量が多い部分を設けることによっ
て、逆回復特性の波形の傾きが２段階に変化するように
形成できるので、ＭＯＳＦＥＴ内蔵のダイオードＤのソ
フトリカバリー特性を改善できる利点を有する。このＭ
ＯＳＦＥＴを回路に使用する場合は、従来の外付けダイ
オードが不要になるので、回路構成を簡素化できる利点
を有する。また、Ｎ型半導体層１２の厚みｂを大とする
領域の面積を変えることにより、逆回復特性の波形をコ
ントロールすることが出来る利点をも有する。さらに、
縦型ＭＯＳＦＥＴの耐圧の大部分はＰ＋ガードリング領
域１９に広がる空乏層で決まるので、ガードリング領域
１９部分でＮ−層１２の厚みが大きいことで高耐圧化が
計れ、その一方でセル領域では、Ｎ＋埋め込み層２２が
オン抵抗を低減できる。
分的に蓄積キャリアの量が多い部分を設けることによっ
て、逆回復特性の波形の傾きが２段階に変化するように
形成できるので、ＭＯＳＦＥＴ内蔵のダイオードＤのソ
フトリカバリー特性を改善できる利点を有する。このＭ
ＯＳＦＥＴを回路に使用する場合は、従来の外付けダイ
オードが不要になるので、回路構成を簡素化できる利点
を有する。また、Ｎ型半導体層１２の厚みｂを大とする
領域の面積を変えることにより、逆回復特性の波形をコ
ントロールすることが出来る利点をも有する。さらに、
縦型ＭＯＳＦＥＴの耐圧の大部分はＰ＋ガードリング領
域１９に広がる空乏層で決まるので、ガードリング領域
１９部分でＮ−層１２の厚みが大きいことで高耐圧化が
計れ、その一方でセル領域では、Ｎ＋埋め込み層２２が
オン抵抗を低減できる。
【図１】本発明を説明するための断面図である。
【図２】蓄積キャリアの濃度変化を説明するための図で
ある。
ある。
【図３】逆回復特性を説明するための図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】従来例を説明するための断面図である。
【図７】ＭＯＳＦＥＴの使用例を説明するための回路図
である。
である。
【図８】逆回復特性を説明するための図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｋ 9055−4Ｍ ６５５ Ｚ
Claims (4)
- 【請求項１】一導電型の高濃度層と低濃度層とを有する
半導体基体と、該半導体基体を共通ドレインとし前記低
濃度層の表面に形成した逆導電型のベース領域と、該ベ
ース領域の表面に形成した一導電型のソース領域と、前
記ベース領域のチャンネル部の上に絶縁膜を介して形成
したゲート電極とを具備し、 前記半導体基体は素子を形成するセル領域と、該セル領
域の外周を囲む外周領域から成る絶縁ゲート型半導体装
置において、 前記セル領域の前記低濃度層の厚みに対して、前記外周
領域の少なくとも一部の前記低濃度層の厚みが大である
ことを特徴とする絶縁ゲート型半導体装置。 - 【請求項２】前記絶縁ゲート型半導体装置が縦型のＭＯ
ＳＦＥＴであることを特徴とする請求項１記載の絶縁ゲ
ート型半導体装置。 - 【請求項３】前記絶縁ゲート型半導体装置が絶縁ゲート
バイポーラトランジスタ（ＩＧＢＴ）であることを特徴
とする請求項１記載の絶縁ゲート型半導体装置。 - 【請求項４】前記半導体基板のセル領域下部の高濃度層
と低濃度層との間に一導電型の高濃度埋め込み層を具備
することで前記厚みの差を形成していることを特徴とす
る請求項１記載の絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6237475A JPH08102536A (ja) | 1994-09-30 | 1994-09-30 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6237475A JPH08102536A (ja) | 1994-09-30 | 1994-09-30 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102536A true JPH08102536A (ja) | 1996-04-16 |
Family
ID=17015887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6237475A Pending JPH08102536A (ja) | 1994-09-30 | 1994-09-30 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102536A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7973363B2 (en) | 2007-11-07 | 2011-07-05 | Toyota Jidosha Kabushiki Kaisha | IGBT semiconductor device |
| WO2012001967A1 (ja) * | 2010-07-01 | 2012-01-05 | 株式会社デンソー | 半導体装置 |
| JP2019021750A (ja) * | 2017-07-14 | 2019-02-07 | トヨタ自動車株式会社 | ＳｉＣ−ＭＯＳＦＥＴ |
| CN112185956A (zh) * | 2020-06-23 | 2021-01-05 | 晶焱科技股份有限公司 | 双向静电放电保护装置 |
-
1994
- 1994-09-30 JP JP6237475A patent/JPH08102536A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7973363B2 (en) | 2007-11-07 | 2011-07-05 | Toyota Jidosha Kabushiki Kaisha | IGBT semiconductor device |
| WO2012001967A1 (ja) * | 2010-07-01 | 2012-01-05 | 株式会社デンソー | 半導体装置 |
| JP2012033897A (ja) * | 2010-07-01 | 2012-02-16 | Denso Corp | 半導体装置 |
| CN102959705A (zh) * | 2010-07-01 | 2013-03-06 | 株式会社电装 | 半导体器件 |
| US8847276B2 (en) | 2010-07-01 | 2014-09-30 | Denso Corporation | Semiconductor device |
| US9224730B2 (en) | 2010-07-01 | 2015-12-29 | Denso Corporation | Semiconductor device |
| JP2019021750A (ja) * | 2017-07-14 | 2019-02-07 | トヨタ自動車株式会社 | ＳｉＣ−ＭＯＳＦＥＴ |
| CN112185956A (zh) * | 2020-06-23 | 2021-01-05 | 晶焱科技股份有限公司 | 双向静电放电保护装置 |
| CN112185956B (zh) * | 2020-06-23 | 2024-03-08 | 晶焱科技股份有限公司 | 双向静电放电保护装置 |
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