JP2000164859A

JP2000164859A - 半導体装置及びその製造方法

Info

Publication number: JP2000164859A
Application number: JP10333927A
Authority: JP
Inventors: Kunio Sasahara; 邦夫笹原
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 1998-11-25
Filing date: 1998-11-25
Publication date: 2000-06-16

Abstract

(57)【要約】【課題】絶縁ゲート型半導体装置のラッチアップを防
止し、破壊耐量を向上する。【解決手段】ｎ型のドリフト領域２１と、ドリフト領
域２１の表面の一部に配置された複数のｐ型のベース領
域１と、この複数のベース領域１の間のドリフト領域２
１の表面の一部に配置されたｐ型のキャリア引き抜き領
域２とを有した半導体装置である。さらに、ベース領域
１の内部に配置されたｎ型の第１主電極領域３と、ドリ
フト領域２１の底面に接して設けられた第２主電極領域
２０と、ベース領域１の表面に接して設けられたゲート
絶縁膜２３と、ゲート絶縁膜２３の上部に配置された制
御電極２４とを有している。第２主電極領域２０とキャ
リア引き抜き領域２とは、第１主電極２７により互いに
接続されている。キャリア引き抜き領域２によりベース
領域１に流入するホールの量を相対的に減少させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電力用半導体素子
（パワーデバイス）に係わり、特に絶縁ゲート型バイポ
ーラトランジスタ（以下において「ＩＧＢＴ」という）
及び電力用絶縁ゲート型電界効果型トランジスタ（以下
において「パワーＩＧＦＥＴ」という。）等の絶縁ゲー
ト型半導体装置の電気的特性を改善するための新規な構
造、及びその製造方法に関する。

【０００２】

【従来の技術】電力用半導体素子（パワーデバイス）の
中でも、絶縁ゲート型半導体装置は、電圧駆動型の動作
が可能であり、ゲート（制御電極）の駆動回路と電力用
半導体素子（パワーデバイス）との分離が容易で、回路
設計や動作が容易である特徴を有している。また、駆動
回路と電力用半導体素子（パワーデバイス）とが直流的
には分離されているため、電力用半導体素子（パワーデ
バイス）に過剰なキャリアが注入されることもなく、過
剰なキャリアの蓄積によるターンオフ動作の遅れもな
い。また、駆動回路における消費電流の増大も少なくで
きるので、総合的な電力変換効率も大きくなる。このよ
うに、絶縁ゲート型半導体装置は、簡素な構成の駆動回
路（ゲート回路）を用いて、高速スイッチングが可能
で、かつ高効率である。このような特徴を生かして、最
近では、ＬＳＩ並の微細加工技術を適用し、高耐圧大電
流化、高信頼性化、高性能化が進められている。

【０００３】図１０に従来の縦型ｎチャネルＩＧＢＴの
基本構造の断面図を示す。ＩＧＢＴには、パワーＩＧＦ
ＥＴが苦手とする高耐圧大電流の高速動作が比較的容易
に実現できる。これは、エミッタ領域・コレクタ領域間
の距離を十分大きくして、エミッタ・コレクタ間耐圧を
大きくした場合であっても、コレクタ領域からのキャリ
アの注入により、伝導度変調を行い、パワーＩＧＦＥＴ
のドレイン領域若しくはドリフト領域に相当する領域の
抵抗を大幅に低減できるからである。

【０００４】図１０に示すように、従来のＩＧＢＴは、
ｐ型のベース領域（ｐベース領域）１と、ｐベース領域
１の内部に配置されたｎ型のエミッタ領域（ｎ⁺エミッ
タ領域）３と、ｐベース領域１に隣接して配置されたｎ
型のドリフト領域２１と、ｎドリフト領域２１に隣接し
て配置されたｐ型コレクタ領域（ｐ⁺コレクタ領域）２
０とを有している。さらに、このＩＧＢＴは、ｎ⁺エミ
ッタ領域３とｎドリフト領域２１間のｐベース領域１の
上面に、ゲート酸化膜２３を介して配置されたゲート電
極２４と、ｎ⁺エミッタ領域３とｐベース領域１とを短
絡して、これらの上面に電気的に接続配置されたエミッ
タ電極１３と、ｐ⁺コレクタ領域２０に電気的に接続配
置されたコレクタ電極２８から構成されている。

【０００５】このＩＧＢＴにおいて、ｎ⁺エミッタ領域
３とｐ⁺コレクタ領域２０との間に、順バイアスとなる
電圧、即ちこの場合は、ｐ⁺コレクタ領域２０側の電位
をｎ⁺エミッタ領域３より高くする電圧を印加し、さら
に、ゲート電極２４とｎ⁺エミッタ領域３との間に、ゲ
ート電極２４側の電位を高くする電圧を印加すると、ゲ
ート電極２４直下のｐベース領域１の表面に、チャネル
が形成され、ｎ⁺エミッタ領域３からチャネルを通じて
ｎドリフト領域２１に電子が注入される。注入された電
子はｎドリフト領域２１とｐ⁺コレクタ領域２０との界
面近傍のポテンシャルの谷間に蓄積され、その結果、ｐ
⁺コレクタ領域２０の正孔（ホール）に対する電位障壁
が低くなり、ｐ⁺コレクタ領域２０からｎドリフト領域
２１にホールが注入される。即ち、ｎドリフト領域２１
とｐ⁺コレクタ領域２０間は順バイアスになる。注入さ
れたホールはｎ⁺エミッタ領域３からの電子の注入をさ
らに促進し、ＩＧＢＴはターンオンする。高抵抗領域で
あるｎドリフト領域２１は、電子とホールの２種類のキ
ャリアが存在し電荷密度が増加するので「伝導度変調」
を起こす。その結果、ＩＧＢＴの動作時には、ｎドリフ
ト領域２１の抵抗が実質的に低減され、コレクタ・エミ
ッタ間の順方向電圧降下を十分に小さくすることが可能
であり、動作電圧を小さくできる。

【０００６】一方、従来のパワーＩＧＦＥＴは、２重拡
散型のＤＭＯＳであれば、図１０に示したｐベース領域
１、ｎ⁺エミッタ領域３、コレクタ領域２０、を各々、
ｐボディ領域、ｎ⁺ソース領域、ｎ⁺ドレイン領域とした
構造に対応する。即ち、パワーＩＧＦＥＴ（パワーＤＭ
ＯＳ）は、ＩＧＢＴのコレクタ領域２０の不純物導電型
の極性を逆にした構造に対応する。パワーＩＧＦＥＴに
おいても、キャリアの流れをゲート酸化膜を介した電界
で制御できる。このパワーＩＧＦＥＴに対しても、その
高速スイッチング性能を生かし、さらに、高ソース・ド
レイン間耐圧や低オン抵抗を実現するための研究や開発
が競って進められている。

【０００７】パワーＩＧＦＥＴの動作は、前述したＩＧ
ＢＴと類似であるが、ユニポーラ素子であるため、ＩＧ
ＢＴにおけるｐ⁺コレクタ領域２０からｎドリフト領域
２１へのホールの注入はない。従って、「伝導度変調」
の効果は無い。即ち、ｎチャネルパワーＤＭＯＳでは、
ｎ⁺ソース領域に対し、ゲート電極に正の電圧を印加す
ると、ゲート酸化膜近傍のｐボディ領域の表面に反転層
すなわちチャネルが誘起される。さらにｎ⁺ドレイン領
域にもｎ⁺ソース領域に対し、正の電圧を印加すると、
ｎ⁺ソース領域からｎ⁺ドレイン領域へ電子が流入し、こ
の結果、ｎ⁺ドレイン領域からｎ⁺ソース領域に向い電流
が流れることになる。パワーＩＧＦＥＴが動作する際の
ゲート電圧をしきい値電圧といい、ゲート電極に印加し
た電圧が、しきい値電圧を超えると、ドレイン電流は急
激に流れ始める。ソース・ドレイン間電圧をさらに上げ
ていくと、ソース・ドレイン間降伏が起きる。チャネル
長が十分に大きい場合は、アバランシェ降伏が起きる。
しかし、空乏層がｐｎ接合の両側にどんどん広がり、チ
ャネル長が小さくなってくると、ついにはある電圧で実
効チャネル幅がゼロとなる現象、パンチスルーや、衝突
電離に因る降伏が起き、ソース・ドレイン間耐圧は劣化
する。ソース・ドレイン間耐圧はｐボディ領域とｎドリ
フト領域で形成されるｐｎダイオードのアバランシェ降
伏により決定される。ゆえに必要な耐圧を得る為にｎド
リフト領域の厚みや比抵抗の条件がほぼ決定される。

【０００８】一方、オン抵抗は、キャリアがソース領域
からドレイン領域へと移動する経路の抵抗の総和で表さ
れる。ソース・ドレイン間耐圧を上げるために、ｎドリ
フト領域の比抵抗を高くすれば、ｐｎ接合領域、および
ｎドリフト領域における抵抗は増加する。即ち、高ソー
ス・ドレイン間耐圧と低オン抵抗は、トレードオフの関
係にあり、いかに、低いｎドリフト領域の抵抗で、高耐
圧化を行うかが重要である。

【０００９】

【発明が解決しようとする課題】ＩＧＢＴは、開発初期
より、ラッチアップが問題とされてきている。図１０に
おける従来の縦型ｎチャネルＩＧＢＴでは、ホール電流
がｎ⁺エミッタ領域３下方のｐベース領域１を介して、
ｎ⁺エミッタ領域３へ流れる際、このホール電流とｐベ
ース領域１の横方向抵抗分とによって、ｐベース領域１
の横方向に電位差が生じ、この電位差が、ｎ⁺エミッタ
領域３とｐベース領域１の界面に形成されるｐｎ接合の
順方向電圧よりも大きい場合、ｎ⁺エミッタ領域３、ｐ
ベース領域１、ｎドリフト領域２１とによって形成され
る寄生ｎｐｎトランジスタが動作し導通状態となる。よ
って、ｎ⁺エミッタ領域３、ｐベース領域１、ｎドリフ
ト領域２１、ｐ⁺コレクタ領域２０とによって形成され
るｎｐｎｐ寄生サイリスタが動作し、大電流が流れ続け
ゲート電極による制御が不能となる状態、すなわち「ラ
ッチアップ」が生じる。

【００１０】また、パワーＤＭＯＳ等のパワーＩＧＦＥ
Ｔの場合も、ＩＧＢＴと同様に、ソース領域、ボディ領
域及びドリフト領域（ドレイン領域）からなる寄生トラ
ンジスタを考慮する必要がある。パワーＩＧＦＥＴの破
壊のモードとして、静電気による破壊、アバランシェ耐
量破壊、臨界オフ電圧上昇率（ｄｖ／ｄｔ）破壊等が知
られている。この内、臨界オフ電圧上昇率（ｄｖ／ｄ
ｔ）破壊は、パワーＩＧＦＥＴがインバータ等のブリッ
ジ回路に組み込まれているとき、その転流時に問題とな
る。アバランシェ耐量破壊は、アバランシェにより発生
したホール電流がｎ⁺ソース領域下を流れることで、寄
生トランジスタが動作するため発生する。

【００１１】ｎチャネルパワーＤＭＯＳを例にとれば、
等価回路的には、ｐボディ領域とｎドリフト領域からな
るｐｎ接合によるボディダイオードがこのパワーＤＭＯ
Ｓに内蔵されていると考えることが出来る。パワーＤＭ
ＯＳの導通時にこのボディダイオードに順方向電流が流
れることで、ｎドリフト領域に少数キャリア（ホール）
が蓄積される。この蓄積された少数キャリアは、転流時
に接合面積の大きなボディダイオード、即ち、ｐボディ
領域に流れ込み、最終的には面積の小さなｎ⁺ソース領
域に集中して流れ込み、この電流集中により、ｎ⁺ソー
ス領域近傍を破壊することとなる。これに加え、逆回復
時の高いｄｖ／ｄｔに伴う変位電流もｐボディ領域を流
れ、拡散抵抗の電圧降下を増大させる。この電圧降下が
ｎ⁺ソース領域、ｐボディ領域及びｎドリフト領域から
なるｎｐｎ寄生トランジスタのベース・コレクタ間に印
加されるためｎｐｎ寄生トランジスタが導通状態とな
り、大電流が流れ、ゲート制御が不能になり破壊に至
る。このようなｄｖ／ｄｔ破壊耐量を増大させるため
に、ドリフト領域として機能する基板にライフタイムキ
ラーを導入して少数キャリアの蓄積効果を緩和する方法
も提案されているが、ライフタイムキラーを導入するこ
とにより、オン電圧の上昇が増大する問題がある。

【００１２】上記のＩＧＢＴのラッチアップ対策とし
て、多角形のｎ⁺エミッタ領域３を島状に並べた構造や
複数のストライプ形状のｎ⁺エミッタ領域を並べた構造
が提案されている。これらの構造により、ある程度は、
ラッチアップを低く抑える事ができるものの、より微細
な構造が必要とされ、製造が困難になるという問題点が
ある。

【００１３】他のラッチアップ対策や寄生トランジスタ
の動作を抑制する方法として、ＩＧＢＴ、パワーＩＧＦ
ＥＴとも、キャリアの移動する経路の各抵抗成分の抵
抗、とくにｎドリフト領域２１における基板抵抗を小さ
くすること、ｎドリフト領域２１を流れるホール電流成
分を小さくすること、トランジスタの電流増幅率を下げ
ることが、原理的な対策として提案されている。一例と
して、ｐベース領域１の横方向抵抗分を小さくするため
に、ｎ⁺エミッタ領域３を浅くすること、もしくはｎ⁺エ
ミッタ領域の幅を小さくすることが考えられる。

【００１４】しかし、ＩＧＢＴの構造上、寄生トランジ
スタを内蔵するため、エミッタ電流が増大すればラッチ
アップは必至である。すなわち、前述の対策では、実際
の通電電流に対し十分なマージンは得られない。また、
チップパターンの微細化を伴うことで電流増幅率は大き
くなるため、結局はラッチアップを助長することとな
る。

【００１５】また、ラッチアップ対策により得られる、
絶縁ゲート型半導体装置の高破壊耐量特性は、低オン電
圧特性とトレードオフの関係にある。同時に双方の特性
を満足させることは困難であり、このトレードオフ関係
を改善させることもまた、重要な開発課題となる。

【００１６】さらに、寄生トランジスタを動作させない
ために、厚い酸化膜や、チャネルストッパーといった、
素子間分離方法が考えられる。しかし、製造工程上、酸
化工程や拡散工程など、工程数が大幅に増加することに
なり、その製造工程は煩雑なものとなり、製造コスト、
ランニングコストが上がる問題が生じる。

【００１７】上記問題点に鑑み、本発明は、内在する寄
生トランジスタのターンオン動作を抑えることが可能な
新規な構造を有した絶縁ゲート型半導体装置を提供する
事を目的とする。

【００１８】本発明の他の目的は、簡単な構造で、破壊
耐量を増大させることが可能な絶縁ゲート型半導体装置
を提供することである。

【００１９】本発明のさらに他の目的は、トレードオフ
関係にある高耐圧化と低オン電圧の要求をみたす範囲内
で、破壊耐量を調整し、増大することが可能な絶縁ゲー
ト型半導体装置を提供する事である。

【００２０】本発明のさらに他の目的は、従来の絶縁ゲ
ート型半導体装置の製造方法と実質的に同様の製造プロ
セスにより、高い破壊耐量、若しくは所望の破壊耐量を
有した絶縁ゲート型半導体装置の製造方法を提供するこ
とである。

【００２１】本発明のさらに他の目的は、製造コストを
最小限に抑え、高い製造歩留まりで、信頼性の高い半導
体装置を製造することが可能な絶縁ゲート型半導体装置
の製造方法を提供することである。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１導電型の半導体領域からなるドリフ
ト領域と、このドリフト領域の表面の一部に配置された
第２導電型の複数のベース領域と、この複数のベース領
域の間のドリフト領域の表面の一部に、ベース領域と離
間して配置された第２導電型のキャリア引き抜き領域
と、ベース領域の内部に配置された第１導電型の第１主
電極領域と、ドリフト領域の底面に接して設けられた半
導体領域からなる第２主電極領域と、ベース領域の表面
に接して設けられたゲート絶縁膜と、このゲート絶縁膜
の上部に配置された制御電極とから少なくとも構成され
る半導体装置であることを第１の特徴とする。

【００２３】本発明の第１の特徴に係る半導体装置は、
第２導電型のベース領域の内部に第１導電型の第１主電
極領域が配置されるような絶縁ゲート型半導体装置、特
にＩＧＢＴやパワーＩＧＦＥＴ等の電力用絶縁ゲート型
半導体装置が対象となる。従って、「第１主電極領域」
とは、ＩＧＢＴにおいては、エミッタ領域又はコレクタ
領域のいずれか一方、パワーＩＧＦＥＴにおいてはソー
ス領域又はドレイン領域のいずれか一方を意味する。
「第２主電極領域」とは、ＩＧＢＴにおいては、上記第
１主電極領域とはならないエミッタ領域又はコレクタ領
域のいずれか一方、パワーＩＧＦＥＴにおいては、上記
第１主電極領域とはならないソース領域又はドレイン領
域のいずれか一方を意味する。すなわち、第１主電極領
域が、エミッタ領域であれば、第２主電極領域はコレク
タ領域であり、第１主電極領域がソース領域であれば、
第２主電極領域はドレイン領域である。また、「制御電
極」とはＩＧＢＴ及びパワーＩＧＦＥＴのゲート電極を
意味することは勿論である。なお、２重拡散型ＭＯＳＦ
ＥＴ（ＤＭＯＳ）等のＭＯＳＦＥＴにおいては、第２導
電型のベース領域は、しばしば第２導電型の「ボディ領
域」と称される。

【００２４】本発明の第１の特徴において、第１導電型
と第２導電型とは互いに反対導電型である。すなわち、
第１導電型がｎ型であれば、第２導電型はｐ型であり、
第１導電型がｐ型であれば、第２導電型はｎ型である。
このため、第２主電極領域がドリフト領域と反対導電型
の第２導電型であればＩＧＢＴとなり、第２主電極領域
がドリフト領域と同導電型の第１導電型であればパワー
ＩＧＦＥＴとなる。

【００２５】本発明の第１の特徴によれば、複数のベー
ス領域はドリフト領域に隣接包囲され、第１主電極領域
は、ベース領域に隣接包囲され、キャリア引き抜き領域
は、複数のベース領域の近傍に配置され、複数個配置さ
れる。よって、キャリア引き抜き領域がそれぞれの寄生
トランジスタのベース領域に並列接続された構造とな
る。ここで、「寄生トランジスタ」は第１主電極領域を
エミッタ、ベース領域をベース、ドリフト領域をコレク
タとして、本発明の絶縁ゲート型半導体装置に内在する
バイポーラトランジスタのことである。この結果、従来
の絶縁ゲート型半導体装置とは異なり、絶縁ゲート型半
導体装置がターン・オン動作した際、ベース領域へ流れ
込む第２導電型のキャリア、例えば、ベース領域がｐ型
であれば、ホール電流が分流され、ｐ型キャリア引き抜
き領域とｐ型ベース領域（ｐベース領域）の両方に流れ
込む。ｐ型キャリア引き抜き領域の内側には、ｎ型領域
が存在しないため、ホール電流が流れ込んだ場合に、寄
生トランジスタが存在せず、寄生トランジスタのターン
・オン動作が起きることはない。その結果、ｐベース領
域へ流れ込むホール電流を相対的に減少させる事がで
き、寄生トランジスタのターン・オン動作を防止でき
る。

【００２６】絶縁ゲート型半導体装置がターン・オン動
作した際、ベース領域へ流れ込む第２導電型のキャリア
をキャリア引き抜き領域に有効に導くためには、このキ
ャリア引き抜き領域に電気的に接続された導電性材料か
らなるキャリア引き抜き電極と、第１主電極領域に電気
的に接続された導電性材料からなる第１主電極とを更に
有し、キャリア引き抜き電極と第１主電極とを電気的に
接続しておけばよい。

【００２７】この結果、ＩＧＢＴの場合には、第２主電
極領域（コレクタ領域）を含めた寄生サイリスタのター
ン・オン動作、即ちラッチアップを有効に防止すること
が可能となる。

【００２８】一方、パワーＩＧＦＥＴにおいても、ベー
ス領域近傍に、キャリア引き抜き領域を配置すること
で、同様に、パワーＩＧＦＥＴに内在する寄生トランジ
スタのターン・オン動作を防止できる。パワーＩＧＦＥ
Ｔにおいては、構造的に寄生サイリスタは存在せず、ラ
ッチアップによる問題は生じないが、ベース領域へ流れ
込む第２導電型のキャリア（例えば、ベース領域がｐ型
であれば、ホール）を分流し、ベース領域へ流れ込む成
分を相対的に減少させることは重要な意味を持つ。即
ち、パワーＩＧＦＥＴの場合は転流時に問題となる臨界
オフ電圧上昇率：ｄｖ／ｄｔによる破壊が素子破壊の重
要な原因であるからである。つまり、パワーＩＧＦＥＴ
に内在する寄生トランジスタのターン・オン動作が抑制
されるので、ｄｖ／ｄｔによる破壊耐量を向上すること
が可能である。

【００２９】本発明の第２の特徴は、第１導電型の半導
体領域の一部に第２導電型の複数のベース領域とこのベ
ース領域と離間して配置された第２導電型のキャリア引
き抜き領域とを選択的に形成する工程と、ベース領域の
表面にゲート絶縁膜を形成する工程と、このゲート絶縁
膜の上部に制御電極を形成する工程と、ベース領域の内
部に第１導電型の第１主電極領域を選択的に形成する工
程と、ベース領域、キャリア引き抜き領域、制御電極及
び第１主電極領域の上に層間絶縁膜を堆積する工程と、
この層間絶縁膜にコンタクトホールを開口し、ベース領
域、キャリア引き抜き領域及び第１主電極領域の一部を
露出する工程と、第１主電極領域、ベース領域及びキャ
リア引き抜き領域とを互いに電気的に接続する導電性配
線を形成する工程とを少なくとも含む半導体装置の製造
方法であることである。

【００３０】本発明の第２の特徴によれば、キャリア引
き抜き領域の形成は、ベース領域を形成するための選択
的な不純物イオン注入（若しくは拡散工程）等の不純物
導入工程と、同一工程にて行うことが可能である。さら
に、キャリア引き抜き領域上部の層間絶縁膜をエッチン
グしコンタクトホールを形成する工程は、第１主電極領
域に対するコンタクトホールを形成する工程と、同一工
程で行うことが可能である。ＤＳＡ技術を基本としたプ
レーナプロセスを適用し、従来の絶縁ゲート型半導体装
置の製造方法と実質的に同様な製造プロセスを行うこと
で、製造コストを最小限に抑えることができ、ラッチア
ップを防止することが可能な絶縁ゲート型バイポーラト
ランジスタの製造方法、およびラッチアップを防止し、
臨界オフ電圧上昇率：ｄｖ／ｄｔ破壊耐量を向上する事
が可能なパワーＩＧＦＥＴの製造方法を提供することが
できる。

【００３１】

【発明の実施の形態】次に、図面を参照して、本発明の
第１及び第２の実施の形態を説明する。以下の図面の記
載において、同一又は類似の部分には同一又は類似の符
号を付している。ただし、図面は模式的なものであり、
厚みと平面寸法との関係、各層の厚みの比率等は現実の
ものとは異なることに留意すべきである。したがって、
具体的な厚みや寸法は以下の説明を参酌して判断すべき
ものである。また図面相互間においても互いの寸法の関
係や比率が異なる部分が含まれていることはもちろんで
ある。

【００３２】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係るＩＧＢＴの基本構造の断面図（こ
の断面図は、図２に示した平面図のＩ−Ｉに沿った断面
図である。）を示す。図１に示すように、本発明の第１
の実施の形態に係るＩＧＢＴは、第１導電型の半導体領
域からなるドリフト領域（ｎドリフト領域）２１と、こ
のｎドリフト領域２１の表面の一部に配置された第２導
電型の複数のベース領域（ｐベース領域）１と、この複
数のｐベース領域１の間のｎドリフト領域２１の表面の
一部に、ベース領域１と離間して配置された第２導電型
のキャリア引き抜き領域（ｐ型キャリア引き抜き領域）
２と、ｐベース領域１の内部に配置された第１導電型の
第１主電極領域（ｎ⁺エミッタ領域）３と、ｎドリフト
領域２１の底面に接して設けられた第２導電型の半導体
領域からなる第２主電極領域（ｐ⁺コレクタ領域）２０
と、ｐベース領域１の表面に接して設けられたゲート絶
縁膜２３と、このゲート絶縁膜２３の上部に配置された
制御電極（ゲート電極）２４とから少なくとも構成され
ている。さらに、キャリア引き抜き領域２に電気的に接
続された導電性材料からなるキャリア引き抜き電極２７
と、第１主電極領域３に電気的に接続された導電性材料
からなる第１主電極（エミッタ電極）２７とを有してい
る。図１においては、キャリア引き抜き電極２７と、第
１主電極（エミッタ電極）２７とは、同一の金属材料で
一体として構成されている。制御電極（ゲート電極）２
４の上部には、層間絶縁膜２６が堆積され、この層間絶
縁膜２６の開口部（コンタクトホール）を用いて、キャ
リア引き抜き電極２７と第１主電極（エミッタ電極）２
７とが互いに電気的に接続されている。さらに、層間絶
縁膜２６の開口部（コンタクトホール）において、第１
主電極（エミッタ電極）２７と第２導電型のベース領域
（ｐベース領域）１とが互いに電気的に短絡されてい
る。ｐ型基板（ｐ⁺基板）からなる第２主電極領域（ｐ⁺
コレクタ領域）２０の底部には、ｐ⁺コレクタ領域２０
と電気的に接続された導電性材料からなる第２主電極
（コレクタ電極）２８が形成されている。キャリア引き
抜き領域２とキャリア引き抜き電極２７、第１主電極領
域３と第１主電極（エミッタ電極）２７、第２主電極領
域（ｐ⁺コレクタ領域）２０とｐ⁺コレクタ領域２０と
は、コンタクト抵抗が低く、良好なオーミック接触を互
いに構成するように、それぞれ、その導電性材料が選択
されている。

【００３３】図２は、図１のＩＧＢＴの断面図に対応し
た平面図の一部を示す。図２に示すように、本発明のＩ
ＧＢＴは、ストライプ形状の複数のｐベース領域１を有
し、それぞれのｐベース領域１の内部に、ストライプ形
状の複数のｎ型エミッタ領域（ｎ⁺エミッタ領域）３が
配置されている。そして、ｐ型キャリア引き抜き領域２
は、複数のｐベース領域１に挟まれたｎドリフト領域２
１の内部に島状に複数個が配置されている。本発明の第
１の実施の形態に係るＩＧＢＴにおいて、動作電流（定
格電流）に応じてストライプの本数と長さが決定され
る。すなわち、図２は平面図の一部であり、実際には、
数十本乃至数百本、場合によれば千本以上ストライプ形
状のｐベース領域１及びｎ型エミッタ領域（ｎ⁺エミッ
タ領域）３が配置されるということに留意すべきであ
る。この結果、等価回路的には、これらのストライプに
応じて、ＩＧＢＴ内には、複数の寄生トランジスタが形
成されているとみなすことが可能となる。この寄生トラ
ンジスタは、ｎ⁺エミッタ領域３、ｐベース領域１、ｎ
ドリフト領域２１とによって形成されるｎｐｎバイポー
ラトランジスタである。さらに、ｎ⁺エミッタ領域３、
ｐベース領域１、ｎドリフト領域２１、ｐ⁺コレクタ領
域２０とによって形成される複数のｎｐｎｐ寄生サイリ
スタが内在していることになる。

【００３４】第２主電極領域（ｐ⁺コレクタ領域）の電
位を第１主電極（エミッタ電極）２７の電位に対し正と
なる所定のエミッタ・コレクタ間バイアスを印加した状
態で、ゲート電極２４にエミッタ電極２７に対して正電
位となる電圧を印加すると、ゲート電極２４直下のｐベ
ース領域１の表面に反転チャネルが形成される。この結
果、ｎ⁺エミッタ領域３から反転チャネルを通じてｎド
リフト領域２１に電子が注入される。注入された電子は
ｎドリフト領域２１とｐ⁺コレクタ領域２０との界面近
傍のポテンシャルの谷間に蓄積され、その結果、ｐ⁺コ
レクタ領域２０の正孔（ホール）に対する電位障壁が低
くなり、ｐ⁺コレクタ領域２０からｎドリフト領域２１
にホールが注入される（ｎドリフト領域２１とｐ⁺コレ
クタ領域２０間が順バイアスになる）。この際、ｎ⁺エ
ミッタ領域３とｐ型キャリア引き抜き領域２とが短絡・
接続され同一電位にバイアスされているので、注入され
たホールは、ｐベース領域１へ流れ込むホール電流と、
ｐ型キャリア引き抜き領域２へと流れ込むホール電流と
に分流される。

【００３５】複数個のｐ型キャリア引き抜き領域２を、
図２に示すように配置することにより、ＩＧＢＴ内に形
成される複数の寄生トランジスタの各々に対し、キャリ
ア引き抜き領域２が並列接続された構造となる。このよ
うに複数個の島状のｐ型キャリア引き抜き領域２を、平
面パターン上、複数のｐベース領域１に挟まれたｎドリ
フト領域２１の内部に均等に配置することにより、ＩＧ
ＢＴの素子内に均等に、ホール電流を分流することがで
きる。そして、ｐ型キャリア引き抜き領域２へホール電
流を導くことにより、ｐベース領域１へ流れ込むホール
電流を相対的に減少させる事ができる。このため、ＩＧ
ＢＴのターン・オン動作に伴うｎｐｎｐ寄生サイリスタ
のターン・オン、即ちラッチアップを有効に防止するこ
とが可能となる。本発明の第１の実施の形態に係るＩＧ
ＢＴにおいては、キャリア引き抜き領域２の数が多い
程、キャリア引き抜き領域２の総面積が大きいほど、あ
るいは、キャリア引き抜き領域２に流れ込むホール電流
が、ｐベース領域１へ流れ込むホール電流に比して相対
的に大きいほど、ＩＧＢＴのラッチアップ防止の効果は
大きい。そして、ｐ型キャリア引き抜き領域２の内側に
は、ｎ型領域が存在しないため、構造的には、ｐ型キャ
リア引き抜き領域２側には寄生トランジスタは存在しな
い。従って、ｐ型キャリア引き抜き領域２に大量のホー
ル電流が流れ込んだとしても、ｐ型キャリア引き抜き領
域２側に寄生トランジスタのターン・オ動作や、これに
伴うラッチアップが起きることはない。

【００３６】次に、キャリア引き抜き領域２とｐベース
領域１との位置関係について述べる。図２において、キ
ャリア引き抜き領域２は、ｐベース領域１のストライプ
の延伸方向に沿って複数個が等間隔に配置されている。
ここで、キャリア引き抜き領域２の幅（若しくは直径）
をＬ１、ストライプの延伸方向に沿った配列において、
隣接するキャリア引き抜き領域２の相互間隔をＬ２とす
れば、図２においては、Ｌ２＝８Ｌ１・・・・・・（１）となっている。しかし、この（１）式の関係は一例にす
ぎず、ＩＧＢＴのオン電圧等の電気的特性とラッチアッ
プをどのレベルまで防止すべきかという要求仕様とを総
合的に考慮して、キャリア引き抜き領域２の幅（若しく
は直径）Ｌ１とキャリア引き抜き領域２の相互間隔Ｌ２
との関係を決定すればよい。つまり、上述したように、
キャリア引き抜き領域２の数が多い程、ラッチアップ防
止の効果は大きい。しかし、キャリア引き抜き領域２の
数が多い程、オン電圧が高くなる。よって、キャリア引
き抜き領域２の配置間隔を調整し、その配置数を設定す
ることで、オン電圧を制御し、要求仕様に応じたＩＧＢ
Ｔの電気的特性と最適なレベルのラッチアップ防止効果
を得ることができる。

【００３７】図２においては、ストライプ形状のｎ型エ
ミッタ領域３を有したＩＧＢＴの場合について説明した
が、本発明はこのようなストライプ形状のｎ型エミッタ
領域３の場合にのみ適用できるものではない。例えば、
多角形形状のｎ型エミッタ領域が島状に配置されるＩＧ
ＢＴの場合も、同様なキャリア引き抜き領域を複数個配
置することにより、同様なラッチアップ防止の効果を得
ることが可能である。

【００３８】また、図２においては、ほぼ円形のキャリ
ア引き抜き領域２を示したが、これは一例にすぎないこ
とに留意すべきである。例えば、４角形、６角形、８角
形、・・・・等の多角形が採用可能であるし、これらの多角
形は等辺である必要はない。また、フォトリソグラフィ
ーの性質上、これらの多角形のコーナ部は丸みを帯びざ
るを得ないが、このような変形された多角形であっても
かまわない。図２においても、マスクパターン（レティ
クル）上では、ほぼ正方形であるが、実際の製造工程を
経たウェハレベルのパターンとして、コーナ部が丸みを
帯びて仕上がったものと考えるべきである。また、楕円
等のキャリア引き抜き領域の形状も可能である。いずれ
の形状であっても、かかるキャリア引き抜き領域を複数
個配置することにより、同様なラッチアップ防止の効果
を得ることが可能である。

【００３９】次に、図３乃至図５を用いて、図１及び図
２に示した本発明の第１の実施の形態に係るＩＧＢＴの
製造方法について述べる。

【００４０】（ａ）まず、不純物密度１×１０¹⁸ｃｍ^-3
乃至８×１０¹⁹ｃｍ^-3程度のｐ型Ｓｉ基板（ｐ⁺基板）
２０を用意する。そして、気相エピタキシャル成長によ
り、図３（イ）に示すように、ｐ⁺基板２０の上に不純
物密度５×１０¹²ｃｍ^-3乃至８×１０¹⁵ｃｍ^-3程度、厚
さ３０ミクロン乃至２００μｍ程度のｎ型エピタキシャ
ル層（第１導電型の半導体領域）２１を形成する。気相
エピタキシャル成長は、ソースガスとして、モノシラン
（ＳｉＨ₄）、ジクロロシラン（ＳｉＨ₂Ｃｌ₂）、トリ
クロロシラン（ＳｉＨＣｌ₃）、４塩化珪素（ＳｉＣ
ｌ₄）等、キャリアガスとして水素（Ｈ₂）等を用いて基
板温度１０５０℃乃至１２５０℃で成長すればよい。こ
のｎ型エピタキシャル層（第１導電型の半導体領域）２
１は、ドリフト領域として機能する領域である。

【００４１】（ｂ）次ぎに、Ｓｉの熱酸化により、シリ
コン酸化膜（ＳｉＯ₂）をｎ型エピタキシャル層２１表
面の全面に形成する。そして、フォトリソグラフィ工程
により、酸化膜ををパターニングし、酸化膜マスク２２
を形成する。この酸化膜マスク２２は、図３（ロ）に示
すように、ｐベース領域１およびキャリア引き抜き領域
２となる部分に窓部を有したマスクである。この酸化膜
マスク２２を用いて、ｐ型不純物イオンとしてボロン（
¹¹Ｂ⁺）イオン等を選択的にイオン注入し、その後、基
板温度１１００℃乃至１２００℃で、所定の時間熱拡散
させる。この結果、図３（ロ）に示すように、複数のｐ
ベース領域（第２導電型の複数のベース領域）１と同時
に、ｐベース領域１と離間して配置されたキャリア引き
抜き領域２が形成される。

【００４２】（ｃ）再び全面にシリコン酸化膜（ＳｉＯ
₂）を成長させる。そして、図３（ハ）に示すように、
フォトリソグラフィ工程により、ｐベース領域１および
キャリア引き抜き領域２上にのみシリコン酸化膜（Ｓｉ
Ｏ₂）マスク２２を残し、それ以外のシリコン酸化膜
（ＳｉＯ₂）を全部エッチング除去する。次ぎに、図４
（ニ）に示すように、熱酸化により、ゲート絶縁膜とし
てのゲート酸化膜２３を成長させる。さらに、、次いで
減圧ＣＶＤ（ＬＰＣＶＤ）若しくは常圧ＣＶＤ（ＡＰＣ
ＶＤ）法等により、多結晶シリコン（ポリシリコン）２
４を成長させ、ｎ⁺にドープするために、リン（ＰＯＣ
ｌ₃）拡散を行う。あるいは、フォスフィン（ＰＨ₃）等
をドーパントガスとして用いて、不純物添加ポリシリコ
ン（ドープドポリシリコン）を減圧ＣＶＤ（ＬＰＣＶ
Ｄ）法等により堆積しても良い。その後、ｎ⁺ドープド
ポリシリコン膜２４の上に、ＬＰＣＶＤ法等により、Ｃ
ＶＤ酸化膜２５を全面に堆積する。これは、このあとで
行われるイオン注入に対して、ｎ⁺ドープドポリシリコ
ン膜２４をマスクするためである。

【００４３】（ｄ）フォトリソグラフィ工程により、所
定のマスクパターンを形成し、このマスクパターンを用
いて、ＣＶＤ酸化膜２５及びｎ⁺ドープドポリシリコン
膜２４を順次、反応性イオンエッチング（ＲＩＥ）法等
によりエッチングし、図４（ホ）に示すように、ｎ⁺ド
ープドポリシリコンの制御電極（ゲート電極）２４を形
成する。キャリア引き抜き領域２は、酸化膜２２により
マスクされており、Ｓｉ表面は露出されない。次ぎに、
第１主電極領域（ｎ⁺エミッタ領域）３を形成するため
に、リン（³¹Ｐ⁺）若しくは砒素（⁷⁵Ａｓ⁺）等のｎ型不
純物イオンのイオン注入を行う。イオン注入後に熱処理
を行い注入されたイオンを活性化する。イオン注入後は
結晶構造が破壊されアモルファス層が形成されていた
り、種々のダメージを受けて欠陥が発生しているため、
単結晶に回復させるため、あるいはダメージを回復する
ために高温熱処理（アニール）を行う。この高温熱処理
（アニール）により、ｐベース領域１の内部のみに、図
４（ホ）に示すように、第１主電極領域（ｎ⁺領域）３
が形成される。第１主電極領域（ｎ⁺領域）３の形成は
固体ソース若しくは液体ソースを用いた気相拡散（プレ
デポシション）により行ってもかまわない。

【００４４】（ｅ）その後、図４（ヘ）に示すように、
第１主電極領域（ｎ⁺領域）３の形成時のマスクに用い
た酸化膜マスク２２を、バッファードフッ酸（ＮＨ
₄Ｆ）溶液等の所定の酸化膜エッチング液を用いてエッ
チング除去する。次いで、熱酸化を行い、ｎ⁺ドープド
ポリシリコンゲート電極２４、第１主電極領域（ｎ⁺領
域）３の表面に薄い酸化膜を成長させる。即ち、ｎ⁺ド
ープドポリシリコンゲート電極２４のエッジ部分、チャ
ネル領域に少し食い込む様に酸化を進行させ、ｎ⁺ドー
プドポリシリコンゲート電極２４のエッジ部分での電界
集中を緩和させる。

【００４５】（ｆ）その後、ＬＰＣＶＤ法等により、Ｃ
ＶＤ酸化膜、およびＢＰＳＧ膜等からなる層間絶縁膜２
６を全面に堆積する。即ち、ベース領域１、キャリア引
き抜き領域２、制御電極２４及び第１主電極領域３の上
に層間絶縁膜２６を堆積する。ＢＰＳＧ膜は、ボロン
（Ｂ）とリン（Ｐ）を高濃度に含むシリコン酸化膜（Ｓ
ｉＯ₂）であり、８５０〜９５０℃の温度に加熱するこ
とで熱流動（リフロー）を生じ、ゲート電極部などの凹
凸のはげしい表面をなだらかにする機能をも有する。こ
れは、この上に形成するＡｌ等の金属配線の信頼性を保
証するために重要である。そして、図５（ト）に示すよ
うに、フォトリソグラフィ工程及びＲＩＥ法等によるエ
ッチングにより、層間絶縁膜２６に、第１主電極取り出
し用のコンタクトホールの開口を行い、ベース領域及び
第１主電極領域の一部が露出される。この時、キャリア
引き抜き領域２上部の層間絶縁膜２６に対しても同時に
コンタクトホールの開口が行われベース領域、キャリア
引き抜き領域の表面の一部が露出される。

【００４６】（ｇ）次ぎに、スパッタリング法若しくは
電子ビーム（ＥＢ）蒸着等の真空蒸着法等により導電性
材料を堆積する。導電性材料としては、例えば、Ａｌ−
Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｃｕ−Ｓｉ等のＡｌ合金を用
いることが可能である。そして、図５（チ）に示すよう
に、フォトリソグラフィ工程及びＲＩＥ法等によるエッ
チングにより、導電性配線（配線パタン）２７を形成す
る。この導電性配線（配線パタン）２７により、第１主
電極領域３とキャリア引き抜き領域２とが電気的に接続
（短絡）される。最後に、第２主電極２８として、クロ
ム（Ｃｒ）、ニッケル（Ｎｉ）、銀（Ａｇ）等の合金を
ｐ型Ｓｉ基板（ｐ⁺基板）２０の裏面に、スパッタリン
グ法若しくは真空蒸着法等により堆積させれば、本発明
の第１の実施の形態に係るＩＧＢＴは完成する。

【００４７】なお、図６乃至図８に示す工程フローを用
いても、本発明の第１の実施の形態に係るＩＧＢＴは製
造可能である。図６乃至図８に示す工程フローは、第１
主電極領域とキャリア引き抜き領域の開口部を別々に形
成する場合である。

【００４８】（ａ）前述の工程と同様、図６（イ）に示
すように、Ｓｉ基板２０上に気相エピタキシャル成長に
より、ｎ型エピタキシャル層２１を成長させる。続い
て、図６（ロ）に示すように、酸化膜マスク２２を形成
し、ボロン（¹¹Ｂ⁺）等のｐ型不純物イオンのイオン注
入およびその後の、拡散を行い、ｐベース領域１を形成
する。

【００４９】（ｂ）そして、図６（ハ）に示すように、
ｐベース領域１上にのみ、酸化膜マスク２２を形成す
る。さらに、熱酸化を行いゲート酸化膜２３を形成す
る。次いで、ｎ⁺ドープドポリシリコン膜２４、ＣＶＤ
酸化膜２５をＬＰＣＶＤ法等により堆積させる。この結
果、図７（ニ）に示すように、キャリア引き抜き領域２
上部には、ゲート酸化膜２３、ｎ⁺ドープドポリシリコ
ン膜２４、及びＣＶＤ酸化膜２５が形成される。

【００５０】（ｃ）次ぎに、図７（ニ）に示すように、
第１主電極領域を形成するために、ＲＩＥ法等により、
ＣＶＤ酸化膜２５及びｎ⁺ドープドポリシリコン膜２４
をエッチングする。しかし、キャリア引き抜き領域２上
における、ｎ⁺ドープドポリシリコン膜２４及びＣＶＤ
酸化膜２５のエッチングは行わない。そして、図７
（ホ）に示すように、このＣＶＤ酸化膜２５及びｎ⁺ド
ープドポリシリコン膜２４からなる複合マスク、及び図
６（ハ）で形成した酸化膜マスク２２を用いて、リン（
³¹Ｐ⁺）等のｎ型不純物イオンのイオン注入を行う。イ
オン注入後に熱処理を行い、ｐベース領域１の内側に第
１主電極領域３を形成する。

【００５１】（ｄ）その後、図７（ヘ）に示すように、
キャリア引き抜き領域２上の、ＣＶＤ酸化膜２５及びｎ
⁺ドープドポリシリコン膜２４を、ＲＩＥ法等によりエ
ッチングし、キャリア引き抜き領域２の表面の一部を露
出する。このエッチングにより、ｐベース領域１からキ
ャリア引き抜き領域２の間の上部にゲート電極２４が形
成される。さらに、図６（ハ）で形成した酸化膜マスク
２２を、バッファードフッ酸（ＮＨ₄Ｆ）溶液等の所定
の酸化膜エッチング液を用いてエッチング除去する。次
いで、熱酸化を行い、ｎ⁺ドープドポリシリコンゲート
電極２４、第１主電極領域（ｎ⁺領域）３の表面に薄い
酸化膜を成長させる。即ち、ｎ⁺ドープドポリシリコン
ゲート電極２４のエッジ部分、チャネル領域に少し食い
込む様に酸化を進行させ、ｎ⁺ドープドポリシリコンゲ
ート電極２４のエッジ部分での電界集中を緩和させる。

【００５２】（ｅ）この後の図８（ト）及び（チ）に示
す工程は、図５（ト）及び（チ）に示す工程と全く同一
であるので、説明を省略する。

【００５３】このように、前述の図３乃至図５に示す工
程フローに比して、図７（ヘ）に示すフォトリソグラフ
ィ工程及びエッチング工程がそれぞれ１工程増している
が、この製造フローによっても、本発明の第１の実施の
形態に係るＩＧＢＴは製造可能である。

【００５４】（第２の実施の形態）図９は、本発明の第
２の実施の形態に係るパワーＩＧＦＥＴとしてのパワー
ＤＭＯＳの基本構造の断面図である。図９に示すよう
に、本発明の第２の実施の形態に係るパワーＤＭＯＳ
は、第１導電型の半導体領域からなるドリフト領域（ｎ
ドリフト領域）４と、このｎドリフト領域４の表面の一
部に配置された第２導電型の複数のベース領域（ＭＯＳ
ＦＥＴにおいては、このベース領域をしばしばボディ領
域と称するので、以下においては「ｐボディ領域」とい
う。）１５と、この複数のｐボディ領域１５の間のｎド
リフト領域４の表面の一部に、ｐボディ領域１５と離間
して配置された第２導電型のキャリア引き抜き領域（ｐ
型キャリア引き抜き領域）２と、ｐボディ領域１５の内
部に配置された第１導電型の第１主電極領域（ｎ⁺ソー
ス領域）１６と、ｎドリフト領域４の底面に接して設け
られた第２導電型の半導体領域からなる第２主電極領域
（ｎ⁺ドレイン領域）１７と、ｐボディ領域１５の表面
に接して設けられたゲート絶縁膜２３と、このゲート絶
縁膜２３の上部に配置された制御電極（ゲート電極）２
４とから少なくとも構成されている。さらに、キャリア
引き抜き領域２に電気的に接続された導電性材料からな
るキャリア引き抜き電極１８と、第１主電極領域（ｎ⁺
ソース領域）１６に電気的に接続された導電性材料から
なる第１主電極（ソース電極）１８とを有している。特
に、図９においては、キャリア引き抜き電極１８と、第
１主電極（ソース電極）１８とは、同一の金属材料で一
体として構成されている。制御電極（ゲート電極）２４
の上部には、層間絶縁膜２６が堆積され、この層間絶縁
膜２６の開口部（コンタクトホール）を用いて、キャリ
ア引き抜き電極１８と第１主電極（ソース電極）１８と
が互いに電気的に接続されている。ｎ型基板（ｎ⁺基
板）からなる第２主電極領域（ｎ⁺ドレイン領域）１７
の底部には、ｎ⁺ドレイン領域１７と電気的に接続され
た導電性材料からなる第２主電極（ドレイン電極）１９
が形成されている。キャリア引き抜き領域２とキャリア
引き抜き電極１８、第１主電極領域（ｎ⁺ソース領域）
１６と第１主電極（ソース電極）１８、第２主電極領域
と（ｎ⁺ドレイン領域）１７と第２主電極（ドレイン電
極）１９とは、それぞれ、互いに良好な（コンタクト抵
抗の低い）オーミック接触をするように各導電性材料を
選択して構成されている。層間絶縁膜２６の開口部（コ
ンタクトホール）において、第１主電極領域（ｎ⁺ソー
ス領域）１６と第２導電型のベース領域（ｐボディ領
域）１５とは、互いに短絡されている。パワーＩＧＦＥ
Ｔの場合、ＩＧＢＴのｐ⁺コレクタ領域に相当する第２
主電極領域の不純物導電型（極性）は逆となり、ｎ型基
板を用いたｎ⁺ドレイン領域１７となっている。

【００５５】本発明の第２の実施の形態に係るパワーＩ
ＧＦＥＴ（パワーＤＭＯＳ）が動作した場合、第１の実
施の形態に係るＩＧＢＴの場合と同様に、キャリア引き
抜き領域２へホール電流を分流することが可能となり、
臨界オフ電圧上昇率（ｄｖ／ｄｔ）耐量を増大させるこ
とが出来る。つまり、パワーＤＭＯＳには、ｐボディ領
域１５とｎドリフト領域４からなるpn接合によるボディ
ダイオードが内蔵されている。パワーＤＭＯＳの導通時
にこのボディダイオードに順方向電流が流れることで、
ｎドリフト領域４に少数キャリア（ホール）が蓄積され
る。パワーＤＭＯＳの転流時には、この蓄積された少数
キャリアは、ｐボディ領域１５とｐ型キャリア引き抜き
領域２に分流されて、各領域に流入する。即ち、複数個
の島状のｐ型キャリア引き抜き領域２を、平面パターン
上、複数のｐボディ領域１５に挟まれたｎドリフト領域
４内部に均等に配置することにより、パワーＤＭＯＳの
素子内に均等に、ホール電流を分流することができる。
そして、ｐ型キャリア引き抜き領域２へホール電流を導
くことにより、ｐボディ領域１５へ流れ込むホール電流
を相対的に減少させる事ができる。このように、ｐボデ
ィ領域１５流れ込む少数キャリア（ホール）の量を相対
的に抑制することが出来るので、面積の小さなｎ⁺ソー
ス領域、特にｎ⁺ソース領域とソース電極１８とのコン
タクト部にホールが集中して流れ込むことがない。この
結果、ｎ⁺ソース領域とソース電極１８とのコンタクト
部、あるいはｎ⁺ソース領域のコーナ部等の局部への電
流集中により、ｎ⁺ソース領域近傍が破壊するような故
障も抑制される。

【００５６】これに加え、転流（逆回復）時の高いｄｖ
／ｄｔに伴う変位電流も、ｐボディ領域１５とｐ型キャ
リア引き抜き領域２に分流されるので、ｐボディ領域の
内部における電圧降下を小さくできる。即ち、ｐボディ
領域１５に流れ込むホールの量が抑制されるために、ｐ
ボディ領域１５の有する拡散抵抗に起因した電圧降下
を、実質的に無視できる程度の極く僅かな電圧にするこ
とが可能となる。従って、この電圧降下により、ｎ⁺ソ
ース領域１６、ｐボディ領域１５及びｎドリフト領域４
からなるｎｐｎ寄生トランジスタのベース・コレクタ間
を順バイアスすることはなく、ｎｐｎ寄生トランジスタ
は、導通状態とはならない。従って、転流（逆回復）時
の高いｄｖ／ｄｔに伴う変位電流に起因したｎｐｎ寄生
トランジスタの導通による破壊も有効に防止できる。

【００５７】パワーＩＧＦＥＴは、構造的には、第２主
電極領域１７の不純物導電型をＩＧＢＴの導電型と反対
にした構造とみなすことが出来る。従って、本発明の第
２の実施の形態に係るパワーＩＧＦＥＴの製造方法は、
図３乃至図５を用いて説明した本発明の第１の実施の形
態に係るＩＧＢＴの製造方法において、ｐ型Ｓｉ基板２
０を用意する代わりに、ｎ⁺ドレイン領域１７として機
能する不純物密度１×１０¹⁸ｃｍ^-3乃至１×１０¹²ｃｍ
^-3程度のｎ型Ｓｉ基板（ｎ⁺基板）を用意すればよい。
つまり、ＩＧＢＴの製造方法とは、最初の基板が異なる
だけで、他はほとんどＩＧＢＴの製造方法と同じであ
る。このため、ｎ⁺基板の上に不純物密度５×１０¹²ｃ
ｍ^-3乃至８×１０¹⁵ｃｍ^-3程度、厚さ３０μｍ乃至２０
０μｍ程度のｎ型エピタキシャル層を形成する工程以降
の各手順は重複するので記載を省略する。また、図６乃
至図８に示すように、第１主電極領域とキャリア引き抜
き領域の開口部を別々に形成しても良いことは勿論であ
る。

【００５８】（その他の実施の形態）上記のように、本
発明は第１及び第２の実施の形態によって記載したが、
この開示の一部をなす論述及び図面はこの発明を限定す
るものであると理解すべきではない。この開示から当業
者には様々な代替実施の形態、実施例及び運用技術が明
らかとなろう。

【００５９】既に述べた第１及び第２の実施の形態の説
明においては、エミッタ電極若しくはソース電極がキャ
リア引き抜き領域接続用電極を兼ねるように、一体の金
属層として図示したが、エミッタ電極若しくはソース電
極と、キャリア引き抜き領域接続用電極とは、独立した
パターンとして構成し、別の（別のレベルの配線層の）
金属配線層を用いて、両者を電気的に接続してもかまわ
ないことは勿論である。例えば、エミッタ電極と、キャ
リア引き抜き領域接続用電極とを第１層目の配線材料と
なるドープドポリシリコンやタングステン（Ｗ）、チタ
ン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、若し
くはこれらのシリサイド（ＷＳｉ₂，ＴｉＳｉ₂，ＭｏＳ
ｉ₂）等でそれぞれ構成し、これらをＡｌ−Ｓｉ，Ａｌ
−Ｃｕ，Ａｌ−Ｃｕ−Ｓｉ等のＡｌ合金や銅（Ｃｕ）等
の第２層目の配線材料で互いに接続しても良い。

【００６０】また、既に述べた第１及び第２の実施の形
態の説明においては、制御電極（ゲート電極）として、
ドープドポリシリコンを用いる場合について例示した
が、ドープドポリシリコンの代わりに、タングステン
（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融
点金属、これらのシリサイド（ＷＳｉ₂，ＴｉＳｉ₂，Ｍ
ｏＳｉ₂）等、あるいはこれらのシリサイドを用いたポ
リサイドで構成してもよい。

【００６１】さらに、図２においては、ｐ型キャリア引
き抜き領域２が、ストライプ状のｐベース領域１に挟ま
れたｎドリフト領域２１の内部に交互に配置される平面
パターンを示した。すなわち、ｐベース領域１が伸延す
る方向に対して、直交する方向に一つおきにｐ型キャリ
ア引き抜き領域２を配置したパターンを示したが、これ
らは、連続的に配置してもかまわない。

【００６２】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。した
がって、本発明の技術的範囲は上記の説明から妥当な特
許請求の範囲に係る発明特定事項によってのみ定められ
るものである。

【００６３】

【発明の効果】本発明によれば、内在する寄生トランジ
スタのターンオン動作を抑え、絶縁ゲート型半導体装置
の破壊耐量を増大することが可能となる。

【００６４】また、本発明によれば、トレードオフ関係
にある高耐圧化と低オン電圧の要求をみたす範囲内で、
絶縁ゲート型半導体装置の破壊耐量を調整し、増大する
ことが可能となる。

【００６５】本発明によれば、従来の絶縁ゲート型半導
体装置の製造方法と実質的に同様の製造プロセスによ
り、高い破壊耐量、若しくは所望の破壊耐量を有した絶
縁ゲート型半導体装置の製造方法を提供することができ
る。

【００６６】発明によれば、製造コストを最小限に抑
え、高い製造歩留まりで、信頼性の高い絶縁ゲート型半
導体装置を製造する技術を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＩＧＢＴの基
本構造の断面図である。

【図２】本発明の第１の実施の形態に係るＩＧＢＴの基
本構造の平面図である。

【図３】本発明の第１の実施の形態に係るＩＧＢＴの製
造方法を説明するための工程断面図である（その１）。

【図４】本発明の第１の実施の形態に係るＩＧＢＴの製
造方法を説明するための工程断面図である（その２）。

【図５】本発明の第１の実施の形態に係るＩＧＢＴの製
造方法を説明するための工程断面図である（その３）。

【図６】本発明の第１の実施の形態に係るＩＧＢＴの他
の製造方法を説明するための工程断面図である（その
１）。

【図７】本発明の第１の実施の形態に係るＩＧＢＴの他
の製造方法を説明するための工程断面図である（その
２）。

【図８】本発明の第１の実施の形態に係るＩＧＢＴの他
の製造方法を説明するための工程断面図である（その
３）。

【図９】本発明の第２の実施の形態に係るパワーＩＧＦ
ＥＴの基本構造の断面図である。

【図１０】従来のＩＧＢＴの基本構造の断面図である。

【符号の説明】

１ｐベース領域２ｐ型キャリア引き抜き領域３第１主電極領域（ｎ⁺エミッタ領域）１３エミッタ電極１５ｐボディ領域１６第１主電極領域（ｎ⁺ソース領域）１７第２主電極領域（ｎ⁺ドレイン領域）１８ソース電極１９ドレイン電極２０第２主電極領域（ｐ⁺コレクタ領域）：ｐ型Ｓｉ
基板（ｐ⁺基板）２１ｎドリフト領域：ｎ型エピタキシャル層２２酸化膜マスク２３ゲート酸化膜２４制御電極（ゲート電極）：多結晶シリコン（ポリ
シリコン）２５ＣＶＤ酸化膜２６層間絶縁膜２７第１主電極（エミッタ電極）：配線パタン（Ａｌ
合金）２８第２主電極（コレクタ電極）

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体領域からなるドリフ
ト領域と、該ドリフト領域の表面の一部に配置された第２導電型の
複数のベース領域と、該複数のベース領域の間の前記ドリフト領域の表面の一
部に、該ベース領域と離間して配置された前記第２導電
型のキャリア引き抜き領域と、前記ベース領域の内部に配置された前記第１導電型の第
１主電極領域と、前記ドリフト領域の底面に接して設けられた半導体領域
からなる第２主電極領域と、前記ベース領域の表面に接して設けられたゲート絶縁膜
と、該ゲート絶縁膜の上部に配置された制御電極とから少な
くとも構成されることを特徴とする半導体装置。
【請求項２】前記キャリア引き抜き領域に電気的に接
続された導電性材料からなるキャリア引き抜き電極と、
前記第１主電極領域に電気的に接続された導電性材料か
らなる第１主電極とを更に有し、前記キャリア引き抜き
電極と前記第１主電極とが電気的に接続されていること
を特徴とする請求項１記載の半導体装置。
【請求項３】前記第２主電極領域は前記第２導電型で
ある事を特徴とする請求項１又は２記載の半導体装置。
【請求項４】前記第２主電極領域は前記第１導電型で
ある事を特徴とする請求項１又は２記載の半導体装置。
【請求項５】第１導電型の半導体領域の一部に第２導
電型の複数のベース領域と該ベース領域と離間して配置
された前記第２導電型のキャリア引き抜き領域とを選択
的に形成する工程と、前記ベース領域の表面にゲート絶縁膜を形成する工程
と、該ゲート絶縁膜の上部に制御電極を形成する工程と、前記ベース領域の内部に前記第１導電型の第１主電極領
域を選択的に形成する工程と、前記ベース領域、前記キャリア引き抜き領域、前記制御
電極及び前記第１主電極領域の上に層間絶縁膜を堆積す
る工程と、該層間絶縁膜にコンタクトホールを開口し、前記ベース
領域、前記キャリア引き抜き領域及び前記第１主電極領
域の一部を露出する工程と、前記第１主電極領域、前記ベース領域及び前記キャリア
引き抜き領域とを互いに電気的に接続する導電性配線を
形成する工程とを少なくとも含むことを特徴とする半導
体装置の製造方法。