JP3156300B2 - 縦型半導体装置 - Google Patents
縦型半導体装置Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体装置とし
て用いられる縦型半導体装置に関し、特にＭＯＳ型デバ
イスの破壊耐量の向上に係る改良に関する。
て用いられる縦型半導体装置に関し、特にＭＯＳ型デバ
イスの破壊耐量の向上に係る改良に関する。
【０００２】
【従来の技術】従来、電力用半導体装置として二重拡散
形ＭＯＳトランジスタ（以下、単にＤＭＯＳという）が
報告されている。
形ＭＯＳトランジスタ（以下、単にＤＭＯＳという）が
報告されている。
【０００３】例えばｎチャネル型ＤＭＯＳ素子において
は図１３に示す基本構造を持つ。図１３において、図
（ａ）はデバイス主要部の概略的な平面図、図（ｂ）は
そのＣＣ断面図であり、同一符号は同一構成を示す。
は図１３に示す基本構造を持つ。図１３において、図
（ａ）はデバイス主要部の概略的な平面図、図（ｂ）は
そのＣＣ断面図であり、同一符号は同一構成を示す。
【０００４】ＤＭＯＳ素子は、図１３（ｂ）に示す構成
を基本セルとして、ゲート端子Ｇに印加された電位によ
りチップ裏表に設定されるドレイン端子Ｄ−ソース端子
Ｓ間を流れる電流を制御する素子で、ゲート電極２７に
ソース電極２９に対してしきい値以上の電位を付与する
ことによりゲート電極２７下のｐベース層２３表面（チ
ャネル）が反転し、ソース電極２９よりｎ+ ソース層２
５、チャネルを介してドレイン側と導通するものであ
る。また、素子ターンオフ時には、ｐベース層２３とｎ
- ドレイン層２２とで形成されるｐｎ接合が逆バイアス
状態となり、ドリフト領域としてのｎ- ドレイン層２２
の厚さ、不純物濃度で決まる耐圧を有することになる。
を基本セルとして、ゲート端子Ｇに印加された電位によ
りチップ裏表に設定されるドレイン端子Ｄ−ソース端子
Ｓ間を流れる電流を制御する素子で、ゲート電極２７に
ソース電極２９に対してしきい値以上の電位を付与する
ことによりゲート電極２７下のｐベース層２３表面（チ
ャネル）が反転し、ソース電極２９よりｎ+ ソース層２
５、チャネルを介してドレイン側と導通するものであ
る。また、素子ターンオフ時には、ｐベース層２３とｎ
- ドレイン層２２とで形成されるｐｎ接合が逆バイアス
状態となり、ドリフト領域としてのｎ- ドレイン層２２
の厚さ、不純物濃度で決まる耐圧を有することになる。
【０００５】
【発明が解決しようとする課題】ところで、このＤＭＯ
Ｓにおいては、寄生的にｎｐｎバイポーラトランジスタ
が存在する。ｎ+ ソース層２５直下のｐベース層２３内
の拡散抵抗をＲD 、ｎ- ドレイン層２２とｐベース層２
３間の接合容量をＣ1 ，ゲート電極２７とｎ- ドレイン
層２２間の寄生容量をＣ2 、ゲート電極２７とｐベース
層２３間の寄生容量をＣ3 とすれば、図１３（ｂ）に対
応する電気的な等価回路は図１４に示される。即ち、ｎ
+ ソース層２５をエミッタ，ｐベース層をベース，ｎド
レイン層２１，２２をコレクタとする寄生ｎｐｎトラン
ジスタが構成される。
Ｓにおいては、寄生的にｎｐｎバイポーラトランジスタ
が存在する。ｎ+ ソース層２５直下のｐベース層２３内
の拡散抵抗をＲD 、ｎ- ドレイン層２２とｐベース層２
３間の接合容量をＣ1 ，ゲート電極２７とｎ- ドレイン
層２２間の寄生容量をＣ2 、ゲート電極２７とｐベース
層２３間の寄生容量をＣ3 とすれば、図１３（ｂ）に対
応する電気的な等価回路は図１４に示される。即ち、ｎ
+ ソース層２５をエミッタ，ｐベース層をベース，ｎド
レイン層２１，２２をコレクタとする寄生ｎｐｎトラン
ジスタが構成される。
【０００６】ここで、ドレイン電極３０，ソース電極２
９間にノイズ等の電圧パルスが印加されると、そのノイ
ズ電流ＩB はｎ- ドレイン層２２とｐベース層２３間の
接合容量Ｃ1 ，ゲート電極２７とｎ- ドレイン層２２間
の寄生容量Ｃ2 ，ゲート電極２７とｐベース層２３間の
寄生容量Ｃ3 を介してｐベース層２３に流れ込み、ｎ +
ソース層２５直下を通ってソースコンタクト開孔領域Ｚ
Ｚ１へ至る。その際、ｐベース層２３の内部の拡散抵抗
ＲD によりｐベース層２３とｎ- ドレイン層２２との近
傍部ＺＺ２の電位はソースコンタクト開孔領域ＺＺ１よ
り、数１に示される電位ＶB だけ高くなる。
９間にノイズ等の電圧パルスが印加されると、そのノイ
ズ電流ＩB はｎ- ドレイン層２２とｐベース層２３間の
接合容量Ｃ1 ，ゲート電極２７とｎ- ドレイン層２２間
の寄生容量Ｃ2 ，ゲート電極２７とｐベース層２３間の
寄生容量Ｃ3 を介してｐベース層２３に流れ込み、ｎ +
ソース層２５直下を通ってソースコンタクト開孔領域Ｚ
Ｚ１へ至る。その際、ｐベース層２３の内部の拡散抵抗
ＲD によりｐベース層２３とｎ- ドレイン層２２との近
傍部ＺＺ２の電位はソースコンタクト開孔領域ＺＺ１よ
り、数１に示される電位ＶB だけ高くなる。
【０００７】
【数１】ＶB ＝ＩB ×ＲD そして、ＶB がｎ+ ソース層２５とｐベース層２３で構
成されるＰＮ接合の順方向電圧より大きくなるとｐベー
ス層のｎ- ドレイン層との近傍部ＺＺ２にてｐベース層
２３へ流れ込んだノイズ電流ＩB はそのままｎ+ ソース
層２５へ流れ込み、寄生トランジスタのベース電流とな
る。するとこの寄生トランジスタはオン状態となり、寄
生トランジスタが作動することになる。
成されるＰＮ接合の順方向電圧より大きくなるとｐベー
ス層のｎ- ドレイン層との近傍部ＺＺ２にてｐベース層
２３へ流れ込んだノイズ電流ＩB はそのままｎ+ ソース
層２５へ流れ込み、寄生トランジスタのベース電流とな
る。するとこの寄生トランジスタはオン状態となり、寄
生トランジスタが作動することになる。
【０００８】寄生トランジスタに電流が流れると寄生ト
ランジスタの温度が上昇する。バイポーラトランジスタ
においては素子自身の温度上昇は素子自身の抵抗値を減
らすため、電流を増す方向に正帰還が働くことになる。
そのため、チップの他の部分に流れていた電流がオンし
た寄生トランジスタの１カ所に集まってしまう、いわゆ
るホットスポットが生じ、果てには半導体装置が破壊さ
れてしまうことになる。また通常、図１３（ｂ）に示す
ような単位セルを複数用いて素子を構成するが、その際
寄生トランジスタの動作は局部的に発生する場合がほと
んどで、その場合ノイズエネルギーはその局部に集中
し、熱による正帰還を待たずに破壊する。破壊耐量向上
のためには、この寄生トランジスタの動作の抑制が必要
である。
ランジスタの温度が上昇する。バイポーラトランジスタ
においては素子自身の温度上昇は素子自身の抵抗値を減
らすため、電流を増す方向に正帰還が働くことになる。
そのため、チップの他の部分に流れていた電流がオンし
た寄生トランジスタの１カ所に集まってしまう、いわゆ
るホットスポットが生じ、果てには半導体装置が破壊さ
れてしまうことになる。また通常、図１３（ｂ）に示す
ような単位セルを複数用いて素子を構成するが、その際
寄生トランジスタの動作は局部的に発生する場合がほと
んどで、その場合ノイズエネルギーはその局部に集中
し、熱による正帰還を待たずに破壊する。破壊耐量向上
のためには、この寄生トランジスタの動作の抑制が必要
である。
【０００９】本発明の目的は、寄生トランジスタの動作
を抑制して破壊耐量を向上することのできる縦型半導体
装置を提供することにある。
を抑制して破壊耐量を向上することのできる縦型半導体
装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の縦型半導体装置
は上記目的を達成するために、絶縁ゲートを有する縦型
デバイスにおいて、ソース電極に電気的に接続されたベ
ース層と同一導電型の抜き取り領域を形成し、その抜き
取り領域の一部をベース層の一部と連続させた構造とす
ることを特徴とし、更に、具体的には、その主表面側に
第１導電形のドリフト領域を備えた半導体基板と、前記
ドリフト領域内の複数領域に形成され、各々が単位セル
を構成する複数の第２導電形のベース層と、この複数あ
るベース層の各々の領域内に形成された第１導電形のソ
ース層と、前記各々のベース層内において前記ソース層
と前記ドリフト領域との間に形成されるチャネル領域上
にゲート絶縁膜を介して形成されたゲート電極と、前記
ソース層及び前記ベース層とに電気接続するソース電極
と、前記半導体基板の他表面側に配設されるドレイン電
極を備え、さらに、前記複数あるベース層を部分的に接
続して１つの連続した領域とするとともに、前記ソース
電極と接続する該ベース層と同一導電型の抜き取り領域
を備えるという技術的手段を採用している。
は上記目的を達成するために、絶縁ゲートを有する縦型
デバイスにおいて、ソース電極に電気的に接続されたベ
ース層と同一導電型の抜き取り領域を形成し、その抜き
取り領域の一部をベース層の一部と連続させた構造とす
ることを特徴とし、更に、具体的には、その主表面側に
第１導電形のドリフト領域を備えた半導体基板と、前記
ドリフト領域内の複数領域に形成され、各々が単位セル
を構成する複数の第２導電形のベース層と、この複数あ
るベース層の各々の領域内に形成された第１導電形のソ
ース層と、前記各々のベース層内において前記ソース層
と前記ドリフト領域との間に形成されるチャネル領域上
にゲート絶縁膜を介して形成されたゲート電極と、前記
ソース層及び前記ベース層とに電気接続するソース電極
と、前記半導体基板の他表面側に配設されるドレイン電
極を備え、さらに、前記複数あるベース層を部分的に接
続して１つの連続した領域とするとともに、前記ソース
電極と接続する該ベース層と同一導電型の抜き取り領域
を備えるという技術的手段を採用している。
【００１１】
【作用および発明の効果】半導体装置に印加されたノイ
ズは抜き取り領域よりソース電極へと抜き取られる。従
って、ベース層に形成される拡散抵抗に流れるノイズ電
流は小さくでき、ベース層とソース層との間に構成され
たＰＮ接合が導通するのは阻止され、半導体装置自身の
破壊耐量を向上させることができる。
ズは抜き取り領域よりソース電極へと抜き取られる。従
って、ベース層に形成される拡散抵抗に流れるノイズ電
流は小さくでき、ベース層とソース層との間に構成され
たＰＮ接合が導通するのは阻止され、半導体装置自身の
破壊耐量を向上させることができる。
【００１２】
【実施例】以下、本発明を図に示す実施例に基づいて説
明する。図１，図２は本発明の第１実施例のｎチャネル
型ＤＭＯＳを示しており、図１（ａ）はその平面図、図
２（ａ）は図１（ａ）におけるＡ−Ａ断面図、図２
（ｂ）は図１（ａ）におけるＢ−Ｂ断面図である。ま
た、図１（ｂ）は図１（ａ）の表面パターンに対応した
ｐ形半導体拡散領域を示す平面図である。なお、各図に
おいて同一部分には同一符号が付してある。
明する。図１，図２は本発明の第１実施例のｎチャネル
型ＤＭＯＳを示しており、図１（ａ）はその平面図、図
２（ａ）は図１（ａ）におけるＡ−Ａ断面図、図２
（ｂ）は図１（ａ）におけるＢ−Ｂ断面図である。ま
た、図１（ｂ）は図１（ａ）の表面パターンに対応した
ｐ形半導体拡散領域を示す平面図である。なお、各図に
おいて同一部分には同一符号が付してある。
【００１３】本実施例のＤＭＯＳの構造は、図２（ａ）
に示すように単位セルの辺方向におけるシリコン基板内
においては、高濃度のｎ+ ドレイン層１およびドリフト
領域として比較的低濃度のｎ- ドレイン層２，ｎ- ドレ
イン層２の主表面側にｐベース層３，ｐベース層３内に
ｎ+ ソース層５がそれぞれ形成されている。そして、シ
リコン基板の主表面上にゲート酸化膜６を介してゲート
電極７が形成されている。ゲート電極７の上には層間絶
縁膜８が形成されており、さらにこの層間絶縁膜８の上
にソース電極９が開孔部Ｚ１にてｐベース層３とｎ+ ソ
ース層５に電気接続されている。一方シリコン基板の他
表面上にはドレイン電極１０が形成されている。
に示すように単位セルの辺方向におけるシリコン基板内
においては、高濃度のｎ+ ドレイン層１およびドリフト
領域として比較的低濃度のｎ- ドレイン層２，ｎ- ドレ
イン層２の主表面側にｐベース層３，ｐベース層３内に
ｎ+ ソース層５がそれぞれ形成されている。そして、シ
リコン基板の主表面上にゲート酸化膜６を介してゲート
電極７が形成されている。ゲート電極７の上には層間絶
縁膜８が形成されており、さらにこの層間絶縁膜８の上
にソース電極９が開孔部Ｚ１にてｐベース層３とｎ+ ソ
ース層５に電気接続されている。一方シリコン基板の他
表面上にはドレイン電極１０が形成されている。
【００１４】そして、図２（ｂ）に示されるように、セ
ルの角方向においては、ｐベース層３と同一型の導電型
で形成され、開孔部Ｚ２を介してソース電極９に電気的
に接続するｐ抜き取り層４が形成されている。このｐ抜
き取り層はｐベース層３と部分的に接続しており、複数
個の単位セル間において、各々のｐベース層３を抜き取
り層４により相互に連続させた構造としている。即ち、
図１（ａ）のような四角形の単位セルの場合、ｐ抜き取
り層４と個々のｐベース層３で、図１（ｂ）に示すよう
な格子状の連続したｐ形半導体領域を形成している。
ルの角方向においては、ｐベース層３と同一型の導電型
で形成され、開孔部Ｚ２を介してソース電極９に電気的
に接続するｐ抜き取り層４が形成されている。このｐ抜
き取り層はｐベース層３と部分的に接続しており、複数
個の単位セル間において、各々のｐベース層３を抜き取
り層４により相互に連続させた構造としている。即ち、
図１（ａ）のような四角形の単位セルの場合、ｐ抜き取
り層４と個々のｐベース層３で、図１（ｂ）に示すよう
な格子状の連続したｐ形半導体領域を形成している。
【００１５】以下、本実施例を図３〜９を用いて製造工
程に従って説明する。尚、図３〜９において、各図
（ａ）は図１（ａ）に示すＡ−Ａ断面における製造工程
順の断面図を示し、各図（ｂ）は図１（ａ）に示すＢ−
Ｂ断面における製造工程順の断面図を示す。
程に従って説明する。尚、図３〜９において、各図
（ａ）は図１（ａ）に示すＡ−Ａ断面における製造工程
順の断面図を示し、各図（ｂ）は図１（ａ）に示すＢ−
Ｂ断面における製造工程順の断面図を示す。
【００１６】まず、図３（ａ），（ｂ）に示すようにｎ
+ シリコン基板を用意し、エピタキシャル成長等により
一方の主面側にｎ- 層を形成する。これら、ｎ+ 層１，
ｎ- 層２によりｎチャネルＤＭＯＳのドレインが構成さ
れる。
+ シリコン基板を用意し、エピタキシャル成長等により
一方の主面側にｎ- 層を形成する。これら、ｎ+ 層１，
ｎ- 層２によりｎチャネルＤＭＯＳのドレインが構成さ
れる。
【００１７】次に、図４（ａ），（ｂ）に示すように、
図４（ｃ）に示すマスクパターンを用いて、ｐベース層
形成予定位置、ｐ抜き取り層形成予定位置にｐ型不純物
を導入して各々深いｐウエル層３ａ，４ａをｎ- ドレイ
ン層２表面に形成する。また、このとき同時に図示しな
いパッド領域においてはシールド用のｐ層が形成され
る。
図４（ｃ）に示すマスクパターンを用いて、ｐベース層
形成予定位置、ｐ抜き取り層形成予定位置にｐ型不純物
を導入して各々深いｐウエル層３ａ，４ａをｎ- ドレイ
ン層２表面に形成する。また、このとき同時に図示しな
いパッド領域においてはシールド用のｐ層が形成され
る。
【００１８】次に、ウエハ表面を熱酸化等により酸化
し、ゲート酸化膜６となし、その上にＬＰＣＶＤ法等に
よりポリシリコン膜を堆積する。そして、公知のホトリ
ソグラフィにより図５（ａ）〜（ｃ）に示すように、ｐ
ウエル層３ａ，４ａを表面に露出させる開口パターンを
有してポリシリコン膜をエッチングし、ゲート電極７を
形成する。
し、ゲート酸化膜６となし、その上にＬＰＣＶＤ法等に
よりポリシリコン膜を堆積する。そして、公知のホトリ
ソグラフィにより図５（ａ）〜（ｃ）に示すように、ｐ
ウエル層３ａ，４ａを表面に露出させる開口パターンを
有してポリシリコン膜をエッチングし、ゲート電極７を
形成する。
【００１９】そして、該ゲート電極７をマスクとして、
ウエハ全表面にｐ型不純物を導入し、図６（ａ），
（ｂ）に示すように比較的浅いチャネルｐ層３ｂ，抜き
取り層４ｂを形成する。ここで、ｐ層３ａ，３ｂにより
ｐベース層３，ｐ層４ａ，４ｂによりｐ抜き取り領域４
が形成される。このとき、図５（ｃ），図６（ｂ）に示
すゲート電極の寸法Ｌと浅いｐ層の拡散深さＸｊが，
ウエハ全表面にｐ型不純物を導入し、図６（ａ），
（ｂ）に示すように比較的浅いチャネルｐ層３ｂ，抜き
取り層４ｂを形成する。ここで、ｐ層３ａ，３ｂにより
ｐベース層３，ｐ層４ａ，４ｂによりｐ抜き取り領域４
が形成される。このとき、図５（ｃ），図６（ｂ）に示
すゲート電極の寸法Ｌと浅いｐ層の拡散深さＸｊが，
【００２０】
【数２】 であればゲート電極７下部でｐベース層３とｐ抜き取り
領域４は接続し、格子状の連続した半導体領域が形成さ
れる（図１（ｂ）参照）。
領域４は接続し、格子状の連続した半導体領域が形成さ
れる（図１（ｂ）参照）。
【００２１】次いで、単位セルを構成するｐベース層３
内にゲート電極７に沿って開口を有するレジストパター
ン（図７（ｃ）参照）を形成し、該レジスト膜とゲート
電極７とをマスクとしてｎ+ ソース層５の形成のための
リンイオン注入を行い、レジスト剥離後、ドライブイン
を行う（図７（ａ），（ｂ）参照）。ここで、ゲート電
極７上に残すレジスト膜は、少なくともゲート電極７の
ｐ抜き取り領域４への開口窓を埋めこむことができれば
よく、ゲート電極７の線幅より狭くパターニングしてお
けばよい。
内にゲート電極７に沿って開口を有するレジストパター
ン（図７（ｃ）参照）を形成し、該レジスト膜とゲート
電極７とをマスクとしてｎ+ ソース層５の形成のための
リンイオン注入を行い、レジスト剥離後、ドライブイン
を行う（図７（ａ），（ｂ）参照）。ここで、ゲート電
極７上に残すレジスト膜は、少なくともゲート電極７の
ｐ抜き取り領域４への開口窓を埋めこむことができれば
よく、ゲート電極７の線幅より狭くパターニングしてお
けばよい。
【００２２】その後、ＣＶＤ法によりＢＰＳＧ膜を堆積
し層間絶縁膜８となし、図８（ｃ）に示すように、ｐベ
ース層３，ｎ+ ソース層５の双方に開口するコンタクト
ホールと、ｐ抜き取り領域４に開口するコンタクトホー
ルを、層間絶縁膜８に開口し、図８（ａ），（ｂ）に示
すようにソースコンタクト領域Ｚ１及び抜き取り部コン
タクト領域Ｚ２を形成する。そして、図９（ａ），
（ｂ）に示すように、ウエハ表面上にアルミ膜の蒸着，
パターニングを施すことにより、ソース電極９，ソース
パッド（図示略），ゲートパッド（図示略）が形成さ
れ、又、背面側には例えばＴｉ／Ｎｉ／Ａｕ金属膜の蒸
着によりドレイン電極１０が形成され、図１，２に示す
ＤＭＯＳが製造される。なお、ソース電極９上にはパッ
シベーション膜が形成されるが図示は省略してある。
し層間絶縁膜８となし、図８（ｃ）に示すように、ｐベ
ース層３，ｎ+ ソース層５の双方に開口するコンタクト
ホールと、ｐ抜き取り領域４に開口するコンタクトホー
ルを、層間絶縁膜８に開口し、図８（ａ），（ｂ）に示
すようにソースコンタクト領域Ｚ１及び抜き取り部コン
タクト領域Ｚ２を形成する。そして、図９（ａ），
（ｂ）に示すように、ウエハ表面上にアルミ膜の蒸着，
パターニングを施すことにより、ソース電極９，ソース
パッド（図示略），ゲートパッド（図示略）が形成さ
れ、又、背面側には例えばＴｉ／Ｎｉ／Ａｕ金属膜の蒸
着によりドレイン電極１０が形成され、図１，２に示す
ＤＭＯＳが製造される。なお、ソース電極９上にはパッ
シベーション膜が形成されるが図示は省略してある。
【００２３】上記構造により、ｐベース層３はその周辺
に設定されるチャネル部分Ｚ３において、単位セルの角
方向に設定されたｐ抜き取り領域４を介してソース電極
９に短絡される。従って、ＤＭＯＳ素子に印加されたノ
イズ電流は分流されて２つのコンタクト領域Ｚ１，Ｚ２
よりソース電極９へ流される。この分流により領域Ｚ３
での電位上昇は抑制される。また、コンタクト領域Ｚ１
への電流通路はｎ+ ソース層５によるピンチ抵抗によ
り、コンタクト領域Ｚ２への電流通路に比して流れる分
流分が小さい。さらに、複数ある単位セルのｐベース層
３は抜き取り領域４を介して１つの連続したｐ型領域を
形成するため、局部的な電位上昇が抑制できる。以上に
よりｎｐｎ寄生トランジスタの動作は抑制される。
に設定されるチャネル部分Ｚ３において、単位セルの角
方向に設定されたｐ抜き取り領域４を介してソース電極
９に短絡される。従って、ＤＭＯＳ素子に印加されたノ
イズ電流は分流されて２つのコンタクト領域Ｚ１，Ｚ２
よりソース電極９へ流される。この分流により領域Ｚ３
での電位上昇は抑制される。また、コンタクト領域Ｚ１
への電流通路はｎ+ ソース層５によるピンチ抵抗によ
り、コンタクト領域Ｚ２への電流通路に比して流れる分
流分が小さい。さらに、複数ある単位セルのｐベース層
３は抜き取り領域４を介して１つの連続したｐ型領域を
形成するため、局部的な電位上昇が抑制できる。以上に
よりｎｐｎ寄生トランジスタの動作は抑制される。
【００２４】電位上昇抑制の効果をシミュレーション結
果に基づいて説明する。シミュレーションに用いたモデ
ルを図１０に示す。モデルＡは抜き取り層を有した本実
施例の構造、モデルＢは抜き取り層がｐベース層と独立
して設定された構造、モデルＣは従来構造である。尚、
ここで、ｎ+ ソース層の外部電極とｐベース層の外部電
極は独立させ、寄生トランジスタ動作時、ｎ+ソース層
を流れる電流値が確認できるようにしてある。
果に基づいて説明する。シミュレーションに用いたモデ
ルを図１０に示す。モデルＡは抜き取り層を有した本実
施例の構造、モデルＢは抜き取り層がｐベース層と独立
して設定された構造、モデルＣは従来構造である。尚、
ここで、ｎ+ ソース層の外部電極とｐベース層の外部電
極は独立させ、寄生トランジスタ動作時、ｎ+ソース層
を流れる電流値が確認できるようにしてある。
【００２５】印加電圧（ノイズ電流）を図１１に示す。
まず、ソース電極電圧ＶS を定常的に印加する。これに
よりｐベース層とｎ- ドレイン層からなるＰＮ接合を順
バイアスし、ドレイン層へ多量の正孔を注入させる。こ
の状態でドレイン電極電圧Ｖ D を時間変化４Ｖ／ｎｓで
上昇させる。その際、ドレイン層に注入された正孔がｐ
ベース層へ引き戻されるため大きなノイズ電流ＩB がソ
ース電極に向かって流れる。このときの状態を過渡解析
した。
まず、ソース電極電圧ＶS を定常的に印加する。これに
よりｐベース層とｎ- ドレイン層からなるＰＮ接合を順
バイアスし、ドレイン層へ多量の正孔を注入させる。こ
の状態でドレイン電極電圧Ｖ D を時間変化４Ｖ／ｎｓで
上昇させる。その際、ドレイン層に注入された正孔がｐ
ベース層へ引き戻されるため大きなノイズ電流ＩB がソ
ース電極に向かって流れる。このときの状態を過渡解析
した。
【００２６】その結果を図１２に示す。図は全ノイズ電
流ＩB とｎ+ ソース層を流れるバイポーラ動作電流ＩE
の時間変化である。本実施例の構造であるモデルＡはｎ
+ ソース層を流れる電流は確認されず、寄生トランジス
タ動作は確認されていない。それに対し、モデルＢ，Ｃ
ではｎ+ ソース層に電流が流れており寄生トランジスタ
動作を起こしていることが確認できる。
流ＩB とｎ+ ソース層を流れるバイポーラ動作電流ＩE
の時間変化である。本実施例の構造であるモデルＡはｎ
+ ソース層を流れる電流は確認されず、寄生トランジス
タ動作は確認されていない。それに対し、モデルＢ，Ｃ
ではｎ+ ソース層に電流が流れており寄生トランジスタ
動作を起こしていることが確認できる。
【００２７】この結果から、本実施例が寄生トランジス
タ動作の抑制に有効であることがわかる。また、図１，
２に示す単位セルを複数個用いて素子を構成した場合、
上述したように単位セル単体の破壊耐量が大きいことに
加えてｐベース層は抜き取り層を介して連続な領域を形
成するため、従来のように単位セル間において独立した
ｐベース層を有する構造に比べて局部的なｐベース層の
電位上昇は抑制され寄生トランジスタの局部動作抑制に
有利である。
タ動作の抑制に有効であることがわかる。また、図１，
２に示す単位セルを複数個用いて素子を構成した場合、
上述したように単位セル単体の破壊耐量が大きいことに
加えてｐベース層は抜き取り層を介して連続な領域を形
成するため、従来のように単位セル間において独立した
ｐベース層を有する構造に比べて局部的なｐベース層の
電位上昇は抑制され寄生トランジスタの局部動作抑制に
有利である。
【００２８】なお、これまでの説明では、連続したｐベ
ース層及びｐ抜き取り層を得るために、ゲート電極をマ
スクに用いｐベース層と抜き取り層の形成時の横方向拡
散を用いて連続領域を形成するようにしたが、ゲート電
極形成前に連続した開孔パターンを有するマスクを用い
てｐ形連続領域を形成してもよい。また、ｐベース層と
抜き取り層との接続部にてマスクとして作用するゲート
電極を除去し横方向拡散を用いずに、ｐ形連続領域を形
成してもよい。ただしその際、各単位セルにおけるゲー
ト電極が相互に電気的に独立しないようにする必要があ
り、必要であれば別配線を用いて電気的接続を施す。
ース層及びｐ抜き取り層を得るために、ゲート電極をマ
スクに用いｐベース層と抜き取り層の形成時の横方向拡
散を用いて連続領域を形成するようにしたが、ゲート電
極形成前に連続した開孔パターンを有するマスクを用い
てｐ形連続領域を形成してもよい。また、ｐベース層と
抜き取り層との接続部にてマスクとして作用するゲート
電極を除去し横方向拡散を用いずに、ｐ形連続領域を形
成してもよい。ただしその際、各単位セルにおけるゲー
ト電極が相互に電気的に独立しないようにする必要があ
り、必要であれば別配線を用いて電気的接続を施す。
【００２９】また、上記第１実施例では、ｐベース層周
辺に沿ってｎ+ ソース層を形成するようにしたが、例え
ば角部においてｐベース層表面を残すようにして局所的
にｎ + ソース層を形成するようにしてもよい。これによ
れば、単位セルを構成するｐベース層内にもソースコン
タクト領域へ向かうもう一つの電流経路を構成すること
ができ、さらに寄生トランジスタ動作を抑制できる。
辺に沿ってｎ+ ソース層を形成するようにしたが、例え
ば角部においてｐベース層表面を残すようにして局所的
にｎ + ソース層を形成するようにしてもよい。これによ
れば、単位セルを構成するｐベース層内にもソースコン
タクト領域へ向かうもう一つの電流経路を構成すること
ができ、さらに寄生トランジスタ動作を抑制できる。
【００３０】以上、ｎチャネル型ＭＯＳＦＥＴを用いて
説明したが本発明はｐチャネル型ＭＯＳＦＥＴはもちろ
んのこと、ＩＧＢＴにも適用可能である。
説明したが本発明はｐチャネル型ＭＯＳＦＥＴはもちろ
んのこと、ＩＧＢＴにも適用可能である。
【図１】図（ａ）は本発明第１実施例の要部における表
面パターンを示す平面図、図（ｂ）はその連続したｐ型
領域を示す図である。
面パターンを示す平面図、図（ｂ）はその連続したｐ型
領域を示す図である。
【図２】図（ａ）は図１（ａ）のＡ−Ａ断面図、図
（ｂ）は図１（ｂ）のＢ−Ｂ断面図である。
（ｂ）は図１（ｂ）のＢ−Ｂ断面図である。
【図３】図（ａ），（ｂ）は本発明第１実施例の製造工
程の説明に供する図である。
程の説明に供する図である。
【図４】図（ａ），（ｂ），（ｃ）は本発明第１実施例
の製造工程の説明に供する図である。
の製造工程の説明に供する図である。
【図５】図（ａ），（ｂ），（ｃ）は本発明第１実施例
の製造工程の説明に供する図である。
の製造工程の説明に供する図である。
【図６】図（ａ），（ｂ）は本発明第１実施例の製造工
程の説明に供する図である。
程の説明に供する図である。
【図７】図（ａ），（ｂ），（ｃ）は本発明第１実施例
の製造工程の説明に供する図である。
の製造工程の説明に供する図である。
【図８】図（ａ），（ｂ），（ｃ）は本発明第１実施例
の製造工程の説明に供する図である。
の製造工程の説明に供する図である。
【図９】図（ａ），（ｂ）は本発明第１実施例の製造工
程の説明に供する図である。
程の説明に供する図である。
【図１０】シミューレーションに用いた各モデルの構成
を示す図である。
を示す図である。
【図１１】シミューレーションの際に各モデルに印加し
た電圧波形を示す図である。
た電圧波形を示す図である。
【図１２】シミューレーションにより得られた各モデル
の結果を示す図である。
の結果を示す図である。
【図１３】図（ａ）は従来のｎチャネルＤＭＯＳの要部
における表面パターンを示す平面図、図（ｂ）は同図
（ａ）のＣ−Ｃ断面図である。
における表面パターンを示す平面図、図（ｂ）は同図
（ａ）のＣ−Ｃ断面図である。
【図１４】図１３に示す素子の等価回路図である。
１ ｎ+ ドレイン層 ２ ｎ- ドレイン層 ３ ｐベース層 ４ ｐ抜き取り領域 ５ ｎ+ ソース層 ６ ゲート酸化膜 ７ ゲート電極 ９ ソース電極 １０ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−145777（ＪＰ，Ａ) 特開 昭63−164473（ＪＰ，Ａ) 特開 昭56−152271（ＪＰ，Ａ) 特開 平２−154469（ＪＰ，Ａ) 特開 昭63−289954（ＪＰ，Ａ) 特開 平４−361571（ＪＰ，Ａ) 特開 昭61−222260（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (2)
- 【請求項１】 その主面側に第１導電型のドリフト領域
を備えた半導体基板と、 前記ドリフト領域内に形成され、第２導電型のベース層
と、 このベース層内に形成された第１導電型のソース層と、 前記ベース層内において前記ソース層と前記ドリフト領
域との間に形成されるチャネル領域上にゲート絶縁膜を
介して形成されたゲート電極と、 前記ソース層および前記ベース層とに電気接続するソー
ス電極と、 前記半導体基板の他表面側に配設されるドレイン電極
と、 前記ベース層と部分的に接続するとともに、前記ソース
電極と電気的接触する該ベース層と同一導電型の抜き取
り領域とを備えることを特徴とする縦型半導体装置。 - 【請求項２】 その主面側に第１導電型のドリフト領域
を備えた半導体基板と、 前記ドリフト領域内の複数領域に形成され、各々が単位
セルを構成する複数の第２導電型のベース層と、 この複数あるベース層の各々の領域内に形成された第１
導電型のソース層と、 前記各々のベース層内において前記ソース層と前記ドリ
フト領域との間に形成されるチャネル領域上にゲート絶
縁膜を介して形成されたゲート電極と、 前記ソース層および前記ベース層とに電気接続するソー
ス電極と、 前記半導体基板の他表面側に配設されるドレイン電極
と、 前記複数あるベース層を部分的に接続して１つの連続し
た領域とするとともに、前記ソース電極と電気的接触す
る該ベース層と同一導電型の抜き取り領域とを備えるこ
とを特徴とする縦型半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25934691A JP3156300B2 (ja) | 1991-10-07 | 1991-10-07 | 縦型半導体装置 |
| EP92116960A EP0536668B1 (en) | 1991-10-07 | 1992-10-05 | Vertical semiconductor device |
| DE69223484T DE69223484T2 (de) | 1991-10-07 | 1992-10-05 | Vertikale Halbleiteranordnung |
| US08/237,413 US5621234A (en) | 1991-10-07 | 1994-05-03 | Vertical semiconductor device with breakdown voltage improvement region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25934691A JP3156300B2 (ja) | 1991-10-07 | 1991-10-07 | 縦型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102487A JPH05102487A (ja) | 1993-04-23 |
| JP3156300B2 true JP3156300B2 (ja) | 2001-04-16 |
Family
ID=17332837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25934691A Expired - Lifetime JP3156300B2 (ja) | 1991-10-07 | 1991-10-07 | 縦型半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5621234A (ja) |
| EP (1) | EP0536668B1 (ja) |
| JP (1) | JP3156300B2 (ja) |
| DE (1) | DE69223484T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE69534919T2 (de) * | 1995-10-30 | 2007-01-25 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe |
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