JP2504862B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は絶縁ゲート・バイポーラ型の半導体装置と
その製造方法に関するものである。
その製造方法に関するものである。
第４図は従来の絶縁ゲート・バイポーラトランジスタ
（IGBT）を示す断面図である。P+シリコン基板１の上側
主面上にN+バッファ層2,N-ドレイン層３がこの順に例え
ばエピタキシャル成長で形成されている。N-層３の表面
には選択的拡散等でＰベース領域４が、更にこのＰ領域
４中には選択的拡散等でN+エミッタ領域５が形成されて
いる。N-層３のうち、互いに隣接するＰ領域４の間の領
域11上には、ゲート酸化膜７を介してゲート電極８が形
成されており、N+エミッタ領域５付近まで広がってい
る。エミッタ電極９はN+エミッタ領域５と、Ｐベース領
域４のうちのN+エミッタ領域５で囲まれた部分の両方
に、オーミック接触で設けられている。P+基板１の下側
主面にはコレクタ電極10がオーミック接触により設けら
れている。
（IGBT）を示す断面図である。P+シリコン基板１の上側
主面上にN+バッファ層2,N-ドレイン層３がこの順に例え
ばエピタキシャル成長で形成されている。N-層３の表面
には選択的拡散等でＰベース領域４が、更にこのＰ領域
４中には選択的拡散等でN+エミッタ領域５が形成されて
いる。N-層３のうち、互いに隣接するＰ領域４の間の領
域11上には、ゲート酸化膜７を介してゲート電極８が形
成されており、N+エミッタ領域５付近まで広がってい
る。エミッタ電極９はN+エミッタ領域５と、Ｐベース領
域４のうちのN+エミッタ領域５で囲まれた部分の両方
に、オーミック接触で設けられている。P+基板１の下側
主面にはコレクタ電極10がオーミック接触により設けら
れている。
次に動作について簡単に説明すると、エミッタ電極９
とコレクタ電極10との間に順バイアス電圧を与えた状態
で、エミッタ電位よりもある程度以上高い電圧がゲート
電極８に印加されるとＰベース領域４のうち、N+エミッ
タ領域５とN-ドレイン層３で囲まれ、かつゲート電極８
の直下に位置するチャネル領域６がＮ型へと反転する。
そして、N+エミッタ領域５からチャネル領域６を通して
N-ドレイン層３に電子が注入される。それに応じてP+基
板１からN+バッファ層２を通してN-ドレイン層３に正孔
が注入され、結局エミッタ電極９とコレクタ電極10とが
導通する。
とコレクタ電極10との間に順バイアス電圧を与えた状態
で、エミッタ電位よりもある程度以上高い電圧がゲート
電極８に印加されるとＰベース領域４のうち、N+エミッ
タ領域５とN-ドレイン層３で囲まれ、かつゲート電極８
の直下に位置するチャネル領域６がＮ型へと反転する。
そして、N+エミッタ領域５からチャネル領域６を通して
N-ドレイン層３に電子が注入される。それに応じてP+基
板１からN+バッファ層２を通してN-ドレイン層３に正孔
が注入され、結局エミッタ電極９とコレクタ電極10とが
導通する。
〔発明が解決しようとする課題〕 この導通状態におけるエミッタ電極９とコレクタ電極
７の間の電圧（以下「ON電圧」）は低い方が望ましい
が、このON電圧を低下させるには領域11を経由してN-ド
レイン層３内を縦方向に流れる電流を流れ易く設計する
必要がある。特に、IGBTを高速動作させる為にライフタ
イムキラーを注入するなどしてN-ドレイン層３でのキャ
リアライフタイムを短くした場合には、抵抗率が上昇す
るのでその必要性が大きい。
７の間の電圧（以下「ON電圧」）は低い方が望ましい
が、このON電圧を低下させるには領域11を経由してN-ド
レイン層３内を縦方向に流れる電流を流れ易く設計する
必要がある。特に、IGBTを高速動作させる為にライフタ
イムキラーを注入するなどしてN-ドレイン層３でのキャ
リアライフタイムを短くした場合には、抵抗率が上昇す
るのでその必要性が大きい。
領域11を経由して縦方向に流れる電流を流れ易くする
ためには領域11の幅ｌを長くしたり、第５図に示す様に
領域11の不純物を高めてN+領域12とし、この部分の抵抗
値Ｒを下げる等が考えられる。しかしながら幅ｌを大き
くしすぎたり、抵抗値Ｒを小さくしすぎると、素子をOF
F状態にした時に保持しうる耐圧が低下する。すなわ
ち、順バイアスの増大に伴なってＰベース領域４のそれ
ぞれからN-層３内へと空乏層が伸びるが、幅ｌが小さい
ときには、第6A図に破線で示すように、比較的低い電圧
で両側からの空乏層が相互につながってこの付近での電
界が緩和される。ところが幅ｌが大きいときには、第6B
図に示すように空乏層は容易につながらず、領域11付近
での電界集中が大きくなって素子はブレークダウンして
しまう。抵抗値Ｒを小さくしすぎた場合も同様の現象に
よって耐圧が減少する。
ためには領域11の幅ｌを長くしたり、第５図に示す様に
領域11の不純物を高めてN+領域12とし、この部分の抵抗
値Ｒを下げる等が考えられる。しかしながら幅ｌを大き
くしすぎたり、抵抗値Ｒを小さくしすぎると、素子をOF
F状態にした時に保持しうる耐圧が低下する。すなわ
ち、順バイアスの増大に伴なってＰベース領域４のそれ
ぞれからN-層３内へと空乏層が伸びるが、幅ｌが小さい
ときには、第6A図に破線で示すように、比較的低い電圧
で両側からの空乏層が相互につながってこの付近での電
界が緩和される。ところが幅ｌが大きいときには、第6B
図に示すように空乏層は容易につながらず、領域11付近
での電界集中が大きくなって素子はブレークダウンして
しまう。抵抗値Ｒを小さくしすぎた場合も同様の現象に
よって耐圧が減少する。
このように、従来のIGBTでは、耐圧を下げずにON電圧
を低下させるのが困難であるという問題点があった。
を低下させるのが困難であるという問題点があった。
かかる問題点を解消するために縦方向にチャネルが形
成されるIGBTも提案されている。第７図は特開平２−32
88号公報に開示されたIGBTの構造を示す断面図である。
成されるIGBTも提案されている。第７図は特開平２−32
88号公報に開示されたIGBTの構造を示す断面図である。
第７図に示されたIGBTでは、ゲート電極8bにエミッタ
よりも高い電位を与えることにより、ゲート酸化膜7b近
傍において、N-層３とN+層5cとの間でチャネルが形成さ
れる。そのためＰ層4bを厚く形成して素子の耐圧を高め
ても、ON電圧の増大を抑制することができる。
よりも高い電位を与えることにより、ゲート酸化膜7b近
傍において、N-層３とN+層5cとの間でチャネルが形成さ
れる。そのためＰ層4bを厚く形成して素子の耐圧を高め
ても、ON電圧の増大を抑制することができる。
しかしON電圧の増大を抑制するのみならず、更に小さ
くすることが望ましい。
くすることが望ましい。
この発明はかかる問題点を解消するためになされたも
ので、高速かつ高耐圧であってもON電圧の低い絶縁ゲー
ト・バイポーラ型の半導体装置とその製造方法を提供す
ることを目的とする。
ので、高速かつ高耐圧であってもON電圧の低い絶縁ゲー
ト・バイポーラ型の半導体装置とその製造方法を提供す
ることを目的とする。
この発明の半導体装置は、上側および下側の主面を有
する第１導電型の第１半導体層と、前記第１半導体層の
前記上側の主面上に設けられた第２導電型の第２半導体
層と、前記第２半導体層の上面側に設けられた第１導電
型で比較的高抵抗の第３半導体層と、前記第３半導体層
の上面内に選択的に設けられた第２導電型の第４半導体
層と、前記第３半導体の上面と前記第４半導体層の上面
との上に設けられた第１導電型で比較的低抵抗の第５半
導体層と、前記第４半導体層の上方において、前記第５
半導体層の上面内に選択的に設けられた第２導電型の第
６半導体層と、前記第６半導体層の上面の一部分から前
記第６半導体層及び前記第５半導体層を貫通して前記第
４半導体層にまで達するトレンチと、前記トレンチの内
壁面上に絶縁層を介して設けられた制御電極と、前記第
５半導体層の上面と前記第６半導体層との上面との上に
またがって形成された第１の主電極層と、前記第１半導
体層の前記下側の主面の上に設けられた第２主電極層と
を備える。
する第１導電型の第１半導体層と、前記第１半導体層の
前記上側の主面上に設けられた第２導電型の第２半導体
層と、前記第２半導体層の上面側に設けられた第１導電
型で比較的高抵抗の第３半導体層と、前記第３半導体層
の上面内に選択的に設けられた第２導電型の第４半導体
層と、前記第３半導体の上面と前記第４半導体層の上面
との上に設けられた第１導電型で比較的低抵抗の第５半
導体層と、前記第４半導体層の上方において、前記第５
半導体層の上面内に選択的に設けられた第２導電型の第
６半導体層と、前記第６半導体層の上面の一部分から前
記第６半導体層及び前記第５半導体層を貫通して前記第
４半導体層にまで達するトレンチと、前記トレンチの内
壁面上に絶縁層を介して設けられた制御電極と、前記第
５半導体層の上面と前記第６半導体層との上面との上に
またがって形成された第１の主電極層と、前記第１半導
体層の前記下側の主面の上に設けられた第２主電極層と
を備える。
またこの発明の半導体装置の製造方法は、上側および
下側の主面を有する第１導電型の第１半導体層の前記上
側の主面上に第２導電型の第２半導体層を形成する工程
と、前記第２半導体層の上面から第１導電型の不純物を
導入することによって第１導電型で比較的高抵抗の第３
半導体層を前記第２半導体層の上面側に形成する工程
と、前記第３半導体層の上面側から第２導電型の不純物
を選択的に導入することによって第２導電型の第４半導
体層を形成する工程と、前記第３半導体層の上面と前記
第４半導体層の上面との上に第１導電型で比較的低抵抗
の第５半導体層を形成する工程と、前記第５半導体層の
上面のうち前記第４の半導体層の上方に位置する部分か
ら選択的に第２導電型の不純物を導入して、前記第５半
導体層の上面内に第２導電型の第６半導体層を形成する
工程と、前記第６半導体層の上面の一部分から前記第６
半導体層及び前記第５半導体層を貫通して前記第４半導
体層に達するトレンチを形成する工程と、前記トレンチ
の内壁面上に絶縁層を介して制御電極を設ける工程と、
前記第５半導体層の上面と前記第６半導体層の上面との
上にまたがって第１の主電極層を設ける工程と、前記第
１半導体層の前記下側の主面上に第２の主電極層を設け
る工程とを備える。
下側の主面を有する第１導電型の第１半導体層の前記上
側の主面上に第２導電型の第２半導体層を形成する工程
と、前記第２半導体層の上面から第１導電型の不純物を
導入することによって第１導電型で比較的高抵抗の第３
半導体層を前記第２半導体層の上面側に形成する工程
と、前記第３半導体層の上面側から第２導電型の不純物
を選択的に導入することによって第２導電型の第４半導
体層を形成する工程と、前記第３半導体層の上面と前記
第４半導体層の上面との上に第１導電型で比較的低抵抗
の第５半導体層を形成する工程と、前記第５半導体層の
上面のうち前記第４の半導体層の上方に位置する部分か
ら選択的に第２導電型の不純物を導入して、前記第５半
導体層の上面内に第２導電型の第６半導体層を形成する
工程と、前記第６半導体層の上面の一部分から前記第６
半導体層及び前記第５半導体層を貫通して前記第４半導
体層に達するトレンチを形成する工程と、前記トレンチ
の内壁面上に絶縁層を介して制御電極を設ける工程と、
前記第５半導体層の上面と前記第６半導体層の上面との
上にまたがって第１の主電極層を設ける工程と、前記第
１半導体層の前記下側の主面上に第２の主電極層を設け
る工程とを備える。
この発明においては、第６半導体層がソース、第５半
導体層のうちトレンチ近傍がチャネル領域、第４半導体
層がドレインとなる縦形MOSを介して、第１〜第４半導
体層からなるサイリスタの制御が行なわれる。そして、
ON状態では、縦方向の電流が概ね第４半導体層の幅で流
れるために電流が流れ易い。
導体層のうちトレンチ近傍がチャネル領域、第４半導体
層がドレインとなる縦形MOSを介して、第１〜第４半導
体層からなるサイリスタの制御が行なわれる。そして、
ON状態では、縦方向の電流が概ね第４半導体層の幅で流
れるために電流が流れ易い。
第1G図はこの発明の一実施例である半導体装置100の
断面図である。P+シリコン基板１の上側主面上にN+バッ
ファ層2,N-層３がこの順に設けられている。N-層３の上
部には選択的にP-層4bが形成され、このP-層4bの上には
P+層4aが設けられている。P+層4aの上面の一部には複数
のN+層5aが設けられており、このN+層5a,P+層4aを貫通
し、P-層4bに達するトレンチ13がそれぞれ形成されてい
る。P-層4b中、トレンチ13の底面を覆うようにN+フロー
ティング層5bがそれぞれ設けられている。トレンチ13の
内部空間には、ゲート酸化膜7aを介してゲート電極8aが
設けられ、N+層5aの上面とP+層4aの上面とにまたがっ
て、これらを電気的に短絡する様にエミッタ電極9aが設
けられている。P+基板１の下側主面上にはコレクタ電極
10が設けられている。
断面図である。P+シリコン基板１の上側主面上にN+バッ
ファ層2,N-層３がこの順に設けられている。N-層３の上
部には選択的にP-層4bが形成され、このP-層4bの上には
P+層4aが設けられている。P+層4aの上面の一部には複数
のN+層5aが設けられており、このN+層5a,P+層4aを貫通
し、P-層4bに達するトレンチ13がそれぞれ形成されてい
る。P-層4b中、トレンチ13の底面を覆うようにN+フロー
ティング層5bがそれぞれ設けられている。トレンチ13の
内部空間には、ゲート酸化膜7aを介してゲート電極8aが
設けられ、N+層5aの上面とP+層4aの上面とにまたがっ
て、これらを電気的に短絡する様にエミッタ電極9aが設
けられている。P+基板１の下側主面上にはコレクタ電極
10が設けられている。
この半導体装置は、 （１） N+フローティング層5b,P-層4b,N-層3,N+層2,P+
基板１からなるNPNPのサイリスタ構造と （２） N+層5a,5bをソースおよびドレイン領域とし、P
+層31のうちトレンチ13の側壁面に隣接し、かつN+層5a
とN-層5bとにはさまれた領域6aをチャネル領域とするMO
Sトランジスタとを、 電気的に一体化した装置となっている。なお、各層に
おける不純物濃度や厚さについては後述する。
基板１からなるNPNPのサイリスタ構造と （２） N+層5a,5bをソースおよびドレイン領域とし、P
+層31のうちトレンチ13の側壁面に隣接し、かつN+層5a
とN-層5bとにはさまれた領域6aをチャネル領域とするMO
Sトランジスタとを、 電気的に一体化した装置となっている。なお、各層に
おける不純物濃度や厚さについては後述する。
次に動作について説明する。エミッタ電極9aに対して
コレクタ電極10を高い電位とするような順バイアスをこ
れらの電極9a,10間に印加した状態で、ゲート電極8aに
てエミッタ電極9aよりも高い電位を与えると、チャネル
領域6aではＮ型への反転が生じ、N+層5aからチャネル6a
を通してN+フローティング層5bに電子が流れる。この
際、コレクタ電極10に正電圧が印加されているため、N-
層３とＰ層4bには逆バイアスがかかり、N-層３からP-層
4b内を上方に向けて空乏層が伸びる。そしてこの空乏層
の伸び量がN+層5bの下側におけるP-層4bの縦方向の幅XP
となってN+フローティング層３へのリーチスルーが生じ
ると、上述のN+層フローティング5bに流れ込んだ電子は
この空乏層を通過し、加速されてN-層３に注入される。
これに伴ってP+基板１からN+バッファ層２を経てN-層３
に正孔が注入され、Ｐ層4bに流れ込む。これにより、N+
フローティング層5b,P層4b,N-層3,N+層2,P+基板１で形
成されるサイリスタがONし、このサイリスタの効果によ
る電流は、P+基板の主面に対してほぼ垂直な方向に流れ
る。第1G図の右側の構造中にその様子を示し、矢印は電
子の流れを示す。これからわかる様に電子の注入通路の
幅はほぼN+フローティング層5bの横方向の幅であり、従
来のIGBTの場合と比較して注入通路幅が大きいため、電
流が流れ易く、ON電圧を低減することができる。
コレクタ電極10を高い電位とするような順バイアスをこ
れらの電極9a,10間に印加した状態で、ゲート電極8aに
てエミッタ電極9aよりも高い電位を与えると、チャネル
領域6aではＮ型への反転が生じ、N+層5aからチャネル6a
を通してN+フローティング層5bに電子が流れる。この
際、コレクタ電極10に正電圧が印加されているため、N-
層３とＰ層4bには逆バイアスがかかり、N-層３からP-層
4b内を上方に向けて空乏層が伸びる。そしてこの空乏層
の伸び量がN+層5bの下側におけるP-層4bの縦方向の幅XP
となってN+フローティング層３へのリーチスルーが生じ
ると、上述のN+層フローティング5bに流れ込んだ電子は
この空乏層を通過し、加速されてN-層３に注入される。
これに伴ってP+基板１からN+バッファ層２を経てN-層３
に正孔が注入され、Ｐ層4bに流れ込む。これにより、N+
フローティング層5b,P層4b,N-層3,N+層2,P+基板１で形
成されるサイリスタがONし、このサイリスタの効果によ
る電流は、P+基板の主面に対してほぼ垂直な方向に流れ
る。第1G図の右側の構造中にその様子を示し、矢印は電
子の流れを示す。これからわかる様に電子の注入通路の
幅はほぼN+フローティング層5bの横方向の幅であり、従
来のIGBTの場合と比較して注入通路幅が大きいため、電
流が流れ易く、ON電圧を低減することができる。
しかもサイリスタ動作が行われているため、そのON電
圧は一層低くなる。
圧は一層低くなる。
一方、素子がOFF状態にある時には、P-層4bとN-層３
との界面から上下方向にそれぞれ空乏層が伸びる。この
うち、P-層4b内を上方向に伸びる空乏層がN+フローティ
ング層5bに達しても、チャネル領域6aではＮ型への反転
が生じていないためにN+フローティング層5bとN+層5aと
の間でのリーチスルーは容易には生じない。また、N-層
３内を下方に伸びる空乏層についても、第6B図にような
局所的なゆがみは生じない。このため、この実施例の装
置では高い耐圧を確保できる。更に電子の注入通路の幅
が大きいので、多少タイムライフキラーが存在してもON
電圧を低く保つことができ、高速かつ高耐圧であっても
ON電圧の低い絶縁ゲート・バイポーラ型の半導体装置10
0を得ることができる。
との界面から上下方向にそれぞれ空乏層が伸びる。この
うち、P-層4b内を上方向に伸びる空乏層がN+フローティ
ング層5bに達しても、チャネル領域6aではＮ型への反転
が生じていないためにN+フローティング層5bとN+層5aと
の間でのリーチスルーは容易には生じない。また、N-層
３内を下方に伸びる空乏層についても、第6B図にような
局所的なゆがみは生じない。このため、この実施例の装
置では高い耐圧を確保できる。更に電子の注入通路の幅
が大きいので、多少タイムライフキラーが存在してもON
電圧を低く保つことができ、高速かつ高耐圧であっても
ON電圧の低い絶縁ゲート・バイポーラ型の半導体装置10
0を得ることができる。
なお、上記実施例においては、N+層5aからのキャリア
注入による寄生トランジスタの動作を抑える為、P+層4a
の不純物濃度をある程度大きくしておく必要がある。そ
の一方で、P+層4aはゲート電極8aに数ボルト程度印加し
たときにトレンチ13の近傍でＮ型へと反転する必要があ
り、あまり不純物濃度を上げることもできない。このた
め、１×1016〜１×1017cm-3程度の不純物濃度とするこ
とが望ましい。
注入による寄生トランジスタの動作を抑える為、P+層4a
の不純物濃度をある程度大きくしておく必要がある。そ
の一方で、P+層4aはゲート電極8aに数ボルト程度印加し
たときにトレンチ13の近傍でＮ型へと反転する必要があ
り、あまり不純物濃度を上げることもできない。このた
め、１×1016〜１×1017cm-3程度の不純物濃度とするこ
とが望ましい。
また、エミッタ電極9aとコレクタ電極10との間に数ボ
ルト程度の順バイアスを印加したときにP-層4bを広がる
空乏層がN+フローティング層5bに達するように、厚みXp
及びP-層4bの不純物濃度を設定する必要がある。幅Xpは
1.0〜1.5μｍ程度に、P-層4bの不純物濃度はN-層３との
界面近傍で１×1014〜１×1015cm-3程度とすることが望
ましい。
ルト程度の順バイアスを印加したときにP-層4bを広がる
空乏層がN+フローティング層5bに達するように、厚みXp
及びP-層4bの不純物濃度を設定する必要がある。幅Xpは
1.0〜1.5μｍ程度に、P-層4bの不純物濃度はN-層３との
界面近傍で１×1014〜１×1015cm-3程度とすることが望
ましい。
第２図は、第1E図の半導体装置100のエミッタ・コレ
クタ間電圧／電流特性を、ゲート電圧VGの種々の値VG1,
VG2,VG3…について示した図であり。また、比較のため
に従来のIGBTの特性が破線で示されている。第1E図の装
置100ではゲート電圧VGを固定しておいてエミッタ・コ
レクタ間電圧VECを上昇させていったとき、VEC＝VEC3で
この装置はターンオンする。ターンオン電圧（ないしは
フィンガー電圧，ラッチオン電圧）VEC3はたとえば約５
ボルトである。また、エミッタ・コレクタ間電流I ECが
所定値IEC1であるときの半導体装置100のON電圧V
EC1と、同じ電流値IEC1に対する従来のIGBTのON電圧V
EC2とが第２図中に示されている。たとえば電圧値VEC1
は約２ボルト、電圧値VEC2は約ボルトであって、この半
導体装置100のON電圧が従来に比べてかなり低下してい
ることがわかる。
クタ間電圧／電流特性を、ゲート電圧VGの種々の値VG1,
VG2,VG3…について示した図であり。また、比較のため
に従来のIGBTの特性が破線で示されている。第1E図の装
置100ではゲート電圧VGを固定しておいてエミッタ・コ
レクタ間電圧VECを上昇させていったとき、VEC＝VEC3で
この装置はターンオンする。ターンオン電圧（ないしは
フィンガー電圧，ラッチオン電圧）VEC3はたとえば約５
ボルトである。また、エミッタ・コレクタ間電流I ECが
所定値IEC1であるときの半導体装置100のON電圧V
EC1と、同じ電流値IEC1に対する従来のIGBTのON電圧V
EC2とが第２図中に示されている。たとえば電圧値VEC1
は約２ボルト、電圧値VEC2は約ボルトであって、この半
導体装置100のON電圧が従来に比べてかなり低下してい
ることがわかる。
なお、上記実施例では高速化等の為N+バッファ層２を
設けているが、これがなくとも本発明は効果を奏する。
また、上記実施例ではN+フローティング層5bをMOS構造
のそれぞれに対応して相互に分離された島状としたが第
３図に示す様に複数のトレンチ13にわたって相互につな
がっていてもその効果は同様に得られる。
設けているが、これがなくとも本発明は効果を奏する。
また、上記実施例ではN+フローティング層5bをMOS構造
のそれぞれに対応して相互に分離された島状としたが第
３図に示す様に複数のトレンチ13にわたって相互につな
がっていてもその効果は同様に得られる。
次に上記構成を有する半導体装置100の製造方法につ
いて、第1A図〜第1G図を順次に参照して説明する。
いて、第1A図〜第1G図を順次に参照して説明する。
まず第1A図に示すように、抵抗率0.005〜0.02ΩcmのP
+シリコン基板１の表面上に抵抗率0.1〜0.5ΩcmのN+バ
ッファ層２を10〜30μｍの厚さにエピタキシャル成長で
形成する。更にこのN+バッファ層２の上に抵抗率数十Ω
cmのにこのN+バッファ層２の上に抵抗率数十ΩcmのN-層
３を数十μｍ〜百数十μｍの厚さにエピタキシャル成長
で形成する。
+シリコン基板１の表面上に抵抗率0.1〜0.5ΩcmのN+バ
ッファ層２を10〜30μｍの厚さにエピタキシャル成長で
形成する。更にこのN+バッファ層２の上に抵抗率数十Ω
cmのにこのN+バッファ層２の上に抵抗率数十ΩcmのN-層
３を数十μｍ〜百数十μｍの厚さにエピタキシャル成長
で形成する。
次に、N-層３中に選択的にＰ型不純物の拡散又はイオ
ン注入を行なうことによってP-層（ウエル）4bを形成
し、更にP-層4b内に表面から選択的にＮ型不純物の拡散
又はイオン注入を行なうことによって複数のN+フローテ
ィング層5bを形成する（第1B図）。
ン注入を行なうことによってP-層（ウエル）4bを形成
し、更にP-層4b内に表面から選択的にＮ型不純物の拡散
又はイオン注入を行なうことによって複数のN+フローテ
ィング層5bを形成する（第1B図）。
上記工程を完了したウェハ全面に抵抗率数十ΩcmのN-
層31を約10μｍの厚さにエピタキシャル成長で形成し、
このN-層31中に表面から選択的にＰ型不純物の拡散又は
イオン注入を行なうことによってP+層4aを形成する（第
1C図）。
層31を約10μｍの厚さにエピタキシャル成長で形成し、
このN-層31中に表面から選択的にＰ型不純物の拡散又は
イオン注入を行なうことによってP+層4aを形成する（第
1C図）。
更に、P+層4aの上面に選択的にＮ型不純物をイオン注
入を行なうことによって、N+層5bのそれぞれの上方にN+
層5aを形成する（第1D図）。続いてウエハの上面全面に
レジスト層を形成し、それをパターニングすることによ
ってマスク層41を得る。そしてマスク層41を用いつつ、
RIEなどのドライエッチング法によってウエハの選択的
除去を行い、それによって、N+層5a及びP+層4aを貫通
し、N+フローティング層5bにまで達するトレンチ13を得
る（第1E図）。
入を行なうことによって、N+層5bのそれぞれの上方にN+
層5aを形成する（第1D図）。続いてウエハの上面全面に
レジスト層を形成し、それをパターニングすることによ
ってマスク層41を得る。そしてマスク層41を用いつつ、
RIEなどのドライエッチング法によってウエハの選択的
除去を行い、それによって、N+層5a及びP+層4aを貫通
し、N+フローティング層5bにまで達するトレンチ13を得
る（第1E図）。
次に、マスク層41を除去し、第1F図に示すようにトレ
ンチ13の内面を含むウエハの上面全面にシリコン酸化膜
42を形成し、さらにトレンチ13の内部空間を埋めるよう
にウエハの上面全面にポリシリコン層43を設ける。そし
て、ポリシリコン層43とシリコン酸化膜42とのそれぞれ
の上側部分をエッチングして取除くことによって、N+層
5aの上面とP+層4aの上面とを露出させるとともに、第1G
図のゲート電極8aとゲート酸化膜7aとを得る。
ンチ13の内面を含むウエハの上面全面にシリコン酸化膜
42を形成し、さらにトレンチ13の内部空間を埋めるよう
にウエハの上面全面にポリシリコン層43を設ける。そし
て、ポリシリコン層43とシリコン酸化膜42とのそれぞれ
の上側部分をエッチングして取除くことによって、N+層
5aの上面とP+層4aの上面とを露出させるとともに、第1G
図のゲート電極8aとゲート酸化膜7aとを得る。
続いてエミッタ電極9aとして、N+層5a及びP+層4aの上
にAlSi層44を、P+基板１下側主面上にコレクタ電極10と
してTi−Ni−Auの三層構造の導電層45を形成する。そし
て、エミッタ電極9a相互間の電気的接続とゲート電極8a
相互間の電気的接続とを行って半導体装置100を得る。
にAlSi層44を、P+基板１下側主面上にコレクタ電極10と
してTi−Ni−Auの三層構造の導電層45を形成する。そし
て、エミッタ電極9a相互間の電気的接続とゲート電極8a
相互間の電気的接続とを行って半導体装置100を得る。
なお、第３図の半導体装置を製造する場合には、第1B
図から第1G図の複数のN+フローティング層5bが第３図の
単一のN+フローティング層5bに置換えられるような製造
プロセスとなる。
図から第1G図の複数のN+フローティング層5bが第３図の
単一のN+フローティング層5bに置換えられるような製造
プロセスとなる。
上記のように、第１の発明の半導体装置は第６半導体
層がソース、第５半導体層のうちトレンチ近傍がチャネ
ル領域、第４半導体層がドレインとなる縦形MOS構造を
介して、第１〜第４半導体層からなるサイリスタの制御
が行なわれる。そして、ON状態では、縦方向の電流が概
ね第４半導体層の幅で流れるために電流が流れ易いの
で、高速かつ高耐圧であってもON電圧の低い絶縁ゲート
・バイポーラ型の半導体装置を得ることができるという
効果がある。
層がソース、第５半導体層のうちトレンチ近傍がチャネ
ル領域、第４半導体層がドレインとなる縦形MOS構造を
介して、第１〜第４半導体層からなるサイリスタの制御
が行なわれる。そして、ON状態では、縦方向の電流が概
ね第４半導体層の幅で流れるために電流が流れ易いの
で、高速かつ高耐圧であってもON電圧の低い絶縁ゲート
・バイポーラ型の半導体装置を得ることができるという
効果がある。
また、この第２の発明の半導体装置の製造方法によれ
ば前記の特徴を有する絶縁ゲート・バイポーラ型の半導
体装置を得ることができるという効果がある。
ば前記の特徴を有する絶縁ゲート・バイポーラ型の半導
体装置を得ることができるという効果がある。
第1A図から第1G図はこの発明の一実施例を示す工程断面
図、第２図はこの第１の発明の一実施例である半導体装
置の特性を示すグラフ、第３図はこの発明の他の実施例
を示す断面図、第４図及び第５図は従来のIGBTを示す断
面図、第6A図および第6B図は従来技術の問題点を説明す
るための図、第７図は従来のIGBTを示す断面図である。 図において、１はP+シリコン基板、２はN+バッファ層、
３及び31はN-層、4aはP+層、4bはＰ層、5aはN+層、5bは
N+フローティング層、7aはゲート酸化膜、8aはゲート電
極、9aはエミッタ電極、10はコレクタ電極である。 なお、各図中同一符号は同一または相当部分を示す。
図、第２図はこの第１の発明の一実施例である半導体装
置の特性を示すグラフ、第３図はこの発明の他の実施例
を示す断面図、第４図及び第５図は従来のIGBTを示す断
面図、第6A図および第6B図は従来技術の問題点を説明す
るための図、第７図は従来のIGBTを示す断面図である。 図において、１はP+シリコン基板、２はN+バッファ層、
３及び31はN-層、4aはP+層、4bはＰ層、5aはN+層、5bは
N+フローティング層、7aはゲート酸化膜、8aはゲート電
極、9aはエミッタ電極、10はコレクタ電極である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】上側および下側の主面を有する第１導電型
の第１半導体層と、 前記第１半導体層の前記上側の主面上に設けられた第２
導電型の第２半導体層と、 前記第２半導体層の上面側に設けられた第１導電型で比
較的高抵抗の第３半導体層と、 前記第３半導体層の上面内に選択的に設けられた第２導
電型の第４半導体層と、 前記第３半導体層の上面と前記第４半導体層の上面との
上に設けられた第１導電型で比較的低抵抗の第５半導体
層と、 前記第４半導体層の上方において、前記第５半導体層の
上面内に選択的に設けられた第２導電型の第６半導体層
と、 前記第６半導体層の上面の一部分から前記第６半導体層
及び前記第５半導体層を貫通して前記第４半導体層にま
で達するトレンチと、 前記トレンチの内壁面上に絶縁層を介して設けられた制
御電極と、 前記第５半導体層の上面と前記第６半導体層との上面と
の上にまたがって形成された第１の主電極層と、 前記第１半導体層の前記下側の主面の上に設けられた第
２主電極層とを備える半導体装置。 - 【請求項２】上側および下側の主面を有する第１導電型
の第１半導体層の前記上側の主面上に第２導電型の第２
半導体層を形成する工程と、 前記第２半導体層の上面から第１導電型の不純物を導入
することによって第１導電型で比較的高抵抗の第３半導
体層を前記第２半導体層の上面側に形成する工程と、 前記第３半導体層の上面側から第２導電型の不純物を選
択的に導入することによって第２導電型の第４半導体層
を形成する工程と、 前記第３半導体層の上面と前記第４半導体層の上面との
上に第１導電型で比較的低抵抗の第５半導体層を形成す
る工程と、 前記第５半導体層の上面のうち前記第４の半導体層の上
方に位置する部分から選択的に第２導電型の不純物を導
入して、前記第５半導体層の上面内に第２導電型の第６
半導体層を形成する工程と、 前記第６半導体層の上面の一部分から前記第６半導体層
及び前記第５半導体層を貫通して前記第４半導体層に達
するトレンチを形成する工程と、 前記トレンチの内壁面上に絶縁層を介して制御電極を設
ける工程と、 前記第５半導体層の上面と前記第６半導体層の上面との
上にまたがって第１の主電極層を設ける工程と、 前記第１半導体層の前記下側の主面上に第２の主電極層
を設ける工程とを備える半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270733A JP2504862B2 (ja) | 1990-10-08 | 1990-10-08 | 半導体装置及びその製造方法 |
| US07/767,480 US5304821A (en) | 1990-10-08 | 1991-09-30 | MOS-gate-turnoff thyristor |
| DE69107949T DE69107949T2 (de) | 1990-10-08 | 1991-10-07 | MOS-gesteuerter Thyristor und Verfahren zu dessen Herstellung. |
| EP91117060A EP0480356B1 (en) | 1990-10-08 | 1991-10-07 | MOS-controlled thyristor and method of making the same |
| US08/190,494 US5380670A (en) | 1990-10-08 | 1994-02-02 | Method of fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270733A JP2504862B2 (ja) | 1990-10-08 | 1990-10-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04146674A JPH04146674A (ja) | 1992-05-20 |
| JP2504862B2 true JP2504862B2 (ja) | 1996-06-05 |
Family
ID=17490208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2270733A Expired - Fee Related JP2504862B2 (ja) | 1990-10-08 | 1990-10-08 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5304821A (ja) |
| EP (1) | EP0480356B1 (ja) |
| JP (1) | JP2504862B2 (ja) |
| DE (1) | DE69107949T2 (ja) |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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