JP5815881B2 - ベース幅決定式ラッチおよび非ラッチ状態を伴うｍｃｔ素子 - Google Patents

ベース幅決定式ラッチおよび非ラッチ状態を伴うｍｃｔ素子 Download PDF

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Description

（関連出願）
ＵＳ第６１／５４０，８１９号（２０１１年９月２９日出願）を基礎とする優先権を主張する。該出願は、参照により本明細書に援用される。
本願は、サイリスタ素子に関し、より具体的には、小ゲート信号によってオフにされることができる、導電ラッチアップ状態を達成する、ゲート制御式バイポーラ半導体素子に関する。
以下に論じられる点は、開示される発明から得られた事後的分析を反映し得るが、必ずしも、先行技術であると認められるものではないことに留意されたい。
サイリスタは、４層ソリッドステート構造であり、長年、高電流切り替えのための魅力的候補となっている。サイリスタは、非常に高い電流定格と非常に高い耐電圧能力を組み合わせ、この種類の素子を非常に高い電圧切り替えおよび非常に高い電力の取扱のための最有力候補にしている。例えば、２０１２年現在、市販のパッケージ化されたサイリスタは、１０，０００より大きいボルトにも耐えることができ、かつ各ユニット内において、１０メガワットより大きい電力を切り替えることができる。しかしながら、基本的サイリスタ構造は、単に、「ターンオン」端子を０ボルトに戻すことによってオフにされることができず、わずかに負電圧にすることによってもオフにされることができない。オンにされると、最小保持電流を引き込むことができる限り、オンのままである。
基本的サイリスタ構造は、ＰＮＰバイポーラトランジスタとＮＰＮバイポーラトランジスタを組み合わせる、融合構造と考えられ得る。これらのバイポーラトランジスタの各々は、他のベース電流を提供し、したがって、潜在的に、正フィードバック関係が存在する。すなわち、ＮＰＮ内のコレクタ電流は、ＰＮＰのベース電流であり、ＰＮＰのコレクタ電流は、ＮＰＮのベース電流である。バイポーラトランジスタのゲインは、コレクタ電流とベース電流の比率であり、通常、「ベータ」（β）と記載される。サイリスタでは、２つのベータの積が、１を上回る（βＮＰＮ・βＰＮＰ＞１）場合、正フィードバックとなるであろう。この正フィードバック関係が存在する場合、サイリスタが、オンにされるときは常時、外部端子が供給することができる最大まで、またはバイポーラ素子が飽和に到達するまで、電流を引き込むであろう。
この基本的サイリスタが、オフであるとき、ｎ−ベース領域とｐ−ベース領域との間の接合部は、逆バイアスされ、この条件は、導電を遮断する。（アノードは、カソード電圧より正である電圧に接続されるであろう。）印加される電圧に応じた幅を伴う、空乏領域が、ＮＰＮトランジスタのベースおよびＰＮＰトランジスタのベースによって形成されるこのｐｎ−接合部の両側に存在するであろう。２つの他の接合部は、順バイアスされるであろうが、逆バイアスされた接合部が存在するので、電流は、流動しない（漏出以外）。
サイリスタが、オンであるとき、導電は、以下のようになる。（電流は、反対方向に流動する電子および正孔の両方によって搬送されるが、従来の意味における電流は、一方向にしか流動しないことに留意されたい。）正孔は、ｐ＋アノード領域から、ｎ−ベース領域を通して、ｐ−ベース領域内に、そこから、ｎ＋カソード内に通過するであろう（典型的には、ｎ＋領域では、電子である多数キャリアと再結合するであろう）。正孔は、正電荷を有するので、その移動は、電流（従来の意味において）が、アノードからカソードに流動することを意味する。同様に、電子は、ｎ＋カソード領域から、ｐ−ベース領域を通して、ｎ−ベース領域内に、そこから、ｐ＋アノード内に通過するであろう（典型的には、この領域では、正孔である多数キャリアと再結合するであろう）。電子は、負電荷を有するので、その移動は、電流（従来の意味において）が、電子の物理的移動の反対であり、すなわち、電流が、アノードからカソードに流動することを意味する。電流は、電子および正孔の両方によって搬送されるので、このサイリスタは、バイポーラ（または、「少数キャリア」）素子であり、電流が、１つのみのキャリア型の運動のため流動する電界効果トランジスタ等のユニポーラ（または、「多数キャリア」）素子と非常に異なるように動作する。
サイリスタが、オンにされているとき、単純接合ダイオードに電気的に類似するが、接合ダイオードより低い順電圧降下を伴う。
本願と共有に係る、Ｒｏｄｏｖ ａｎｄ Ａｋｉｙａｍａに交付済みの特許第７，７０５，３６８号は、ＭＯＳ制御式サイリスタ（「ＭＣＴ」）のための根本的に新しい構造について説明している。本願は、その特許に開示される構造および方法に改良を提供する。
ＭＣＴにおけるターンオンは、比較的に単純であるが、ターンオフは、この技術において、より困難な課題である。Ｒｏｄｏｖｅｔａｌ．の特許は、（他の教示の中でもとりわけ）カソード接点とｎ−エミッタ／ｐ−ベース接合部との間のｎ−型半導体のメサが、十分に負のゲート電圧（トレンチゲートに印加される）によって空乏化され得る、ＭＯＳ制御式サイリスタを説明している。ゲートトレンチは、ｎ＋エミッタ層を通して、ｐ−ベース層内へと下方に、但し、貫通せずに、延在する。ゲート電極にかかる電圧は、これらのメサ内のｐ−型材料の空乏化を生じさせ、カソード端子への接続を「ピンチオフ」し、それによって、導電を中断させることができる。しかしながら、Ｒｏｄｏｖ、他の素子をオフにするためには、デバイ長未満のメサ幅が、ゲートに対して要求される。このゲート間距離は、典型的には、そのようなサイリスタ素子内において、１ミクロン未満である。それぞれの電力素子の場合、これは、非常に小さく、高製造コストをもたらすであろう。Ｒｏｄｏｖ、他の素子は、わずか１０ｎｍ程度のトレンチゲート酸化物厚から恩恵を受けるが、これは、製造コストをさらに増加させ、収率を低下させる。
Ｒｏｄｏｖ、他のサイリスタ素子は、ＩＧＢＴに勝る利点を有するが、Ｒｏｄｏｖ、他の素子は、通常、ゲート電圧が、素子をオンにするために正にパルス化され、素子をオフにするために、負にパルス化されることを要求する。このタイプのサイリスタ素子を制御するために使用される、電力回路は、したがって、大部分のＩＧＢＴを駆動させるために使用される電力回路と非常に異なり、ゲート電圧は、オン状態にある間、一定に保持され、ＩＧＢＴをオフにするために、ゼロボルトに戻される。
本願は、ゲート制御式サイリスタに対する新しいアプローチを開示する。Ｒｏｄｏｖといくつかの明白な構造上の類似性が存在する。例えば、トレンチゲートは、依然として、使用されるが、構造および動作に重要な差異を伴う。ゲート電圧が印加されない場合、ＮＰＮのゲイン×ＰＮＰのゲインの積は、好ましくは、１未満である。これは、素子が、何らかの形で、導電にトリガされる場合でも、ラッチしないであろうことを意味する。しかしながら、トレンチゲートが、オンにされる（十分に正に駆動される）場合、反転層が、トレンチ側壁および底部に形成される。この反転層では、電子は、多数キャリアであり、したがって、トレンチの底部における電子の集合が、ＮＰＮバイポーラトランジスタのための「仮想エミッタ」を提供する。ＮＰＮの挙動は、現時点では、上部表面におけるｎ＋拡散によってではなく、この仮想（誘導された）エミッタによって決定される。事実、ＮＰＮ素子は、対応して低ゲインを伴う、ワイドベースバイポーラトランジスタから、はるかに狭いベースを伴う、バイポーラＮＰＮに変化される。任意のバイポーラトランジスタ同様に、ベース幅の低減（但し、他の素子パラメータは、不変のままである）は、このトランジスタのゲイン（ベータ）を著しく増加させる。したがって、ゲートは、ＮＰＮをワイドベーストランジスタからナローベーストランジスタに変化させることができる。
開示される革新性は、種々の実施形態では、少なくとも以下の利点のうちの１つ以上を提供する。しかしながら、これらの利点の全てが、開示される革新性全てから生じるわけではなく、この利点の列挙は、種々の請求される発明を限定するものではない。
・低オン電圧
・高性能
・製造コストの削減
・ＩＧＢＴのために使用されるであろうものと同一の駆動回路によって制御可能
・Ｒｏｄｏｖの大部分の好ましい教示より幅の広いトレンチ距離およびより厚いトレンチゲート酸化物の使用が可能。
本発明はさらに、例えば、以下を提供する。
（項目１）
ゲート制御式サイリスタであって、
ｐ−型ベース領域の上に位置しているｎ−型エミッタ領域であって、前記ｐ−型ベース領域は、それ自体は、ｎ−型ベース領域の上に位置し、前記ｎ−型ベース領域は、順に、高濃度にドープされたｐ−型エミッタ領域の上に位置している、ｎ−型エミッタ領域と、
前記ｐ−型ベース領域内へと下方に延在するが、貫通しないゲートトレンチ内に位置する１つ以上の絶縁ゲート電極と
を備え、
前記ｎ−型エミッタと前記ｐ−型ベースおよび前記ｎ−型ベースの組み合わせによって定義されるＮＰＮ電流ゲインと、前記ｐ−型エミッタと前記ｎ−型ベースおよび前記ｐ−型ベースの組み合わせによって定義されるＰＮＰ電流ゲインとの乗算の値は、１未満であり、
前記１つ以上の絶縁ゲート電極が、前記ｐ−型ベース領域の部分を反転させるために十分に正に駆動されている場合、前記トレンチの底部に誘導された電子の集合と前記ｐ−型ベースおよび前記ｎ−型ベースの組み合わせによって定義されるＮＰＮ電流ゲインと、前記ｐ−型エミッタと前記ｎ−型ベースおよび前記ｐ−型ベースの組み合わせによって定義されるＰＮＰ電流ゲインとの乗算の値は、１を上回り、
それによって、前記ゲート電極が、前記ｐ−ベース領域を反転させるために十分に正である場合、電流は、順方向バイアスのもとで、アノード端子からカソード端子に流動し、前記１つ以上の絶縁ゲート電極が、前記ｐ−ベース領域を反転させるために十分に正ではない場合、前記アノード端子から前記カソード端子への電流は、中断され、
前記ｐ−型ベース領域内のｐ−型ドーパント濃度と前記１つ以上の絶縁ゲート電極の前記ｐ−型ベース領域内における深度および場所とは、前記１つ以上の絶縁ゲート電極が、前記電流に前記アノード端子から前記カソード端子に流動させるために十分に正に駆動されている場合、前記ｎ−型エミッタ領域と前記ｎ−型ベース領域との間の垂直または側方ｎ−型反転チャネルが、前記ｐ−型ベース領域内に生成されないようなものである、サイリスタ。
（項目２）
前記１つ以上の絶縁ゲート電極は、ドープされたポリシリコンから作製される、項目１に記載のサイリスタ。
（項目３）
前記ベース領域の各々は、シリコンから作製される、項目１に記載のサイリスタ。
（項目４）
前記ベース領域の一方は、エピタキシャル層であり、前記ベース領域の他方は、前記エピタキシャル層内に形成されている井戸領域である、項目１に記載のサイリスタ。
（項目５）
前記１つ以上の絶縁ゲート電極の上部は、前記トレンチの上部の下方にある、項目１に記載のサイリスタ。
（項目６）
前記ベース領域の各々は、シリコンから作製され、前記１つ以上の絶縁ゲート電極は、成長させられた二酸化ケイ素の層によって、前記ベース領域の各々から絶縁されている、項目１に記載のサイリスタ。
（項目７）
ゲート制御式サイリスタであって、
ｐ−型ベース領域の上に位置している高濃度にドープされたｎ−型エミッタ領域であって、前記ｐ−型ベース領域は、それ自体は、ｎ−型ベース領域の上に位置し、前記ｎ−型ベース領域は、順に、高濃度にドープされたｐ−型エミッタ領域の上に位置している、ｎ−型エミッタ領域と、
前記ｐ−型ベース領域の深度の１０％を上回るが、９０％未満下方まで延在するゲートトレンチ内に位置する１つ以上の絶縁ゲート電極と
を備え、
前記ｎ−型エミッタと前記ｐ−型ベースおよび前記ｎ−型ベースの組み合わせによって定義されるＮＰＮ電流ゲインと、前記ｐ−型エミッタと前記ｎ−型ベースおよび前記ｐ−型ベースの組み合わせによって定義されるＰＮＰ電流ゲインとの乗算の値は、１未満であり、
前記１つ以上の絶縁ゲート電極が、前記ｐ−型ベース領域の部分を反転させるために十分に正に駆動されている場合、前記トレンチの底部に誘導された電子の集合と前記ｐ−型ベースおよび前記ｎ−型ベースの組み合わせによって定義されるＮＰＮ電流ゲインと、前記ｐ−型エミッタと前記ｎ−型ベースおよび前記ｐ−型ベースの組み合わせによって定義されるＰＮＰ電流ゲインとの乗算の値は、１を上回り、
それによって、前記１つ以上の絶縁ゲート電極が、前記ｐ−ベース領域を反転させるために十分に正である場合、電流は、順方向バイアスが存在する場合、アノード端子からカソード端子に流動し、前記ゲート電極が、前記ｐ−ベース領域を反転させるために十分に正ではない場合、前記アノード端子から前記カソード端子への電流は、停止し、
前記ｐ−型ベース領域内のｐ−型ドーパント濃度と前記１つ以上の絶縁ゲート電極の前記ｐ−型ベース領域内における深度および場所とは、前記ゲート電極が、前記電流に前記アノード端子から前記カソード端子に流動させるために十分に正に駆動されている場合、前記ｎ−型エミッタ領域と前記ｎ−型ベース領域との間の垂直または側方ｎ−型反転チャネルが、前記ｐ−型ベース領域内に生成されないようなものである、サイリスタ。
（項目８）
前記１つ以上の絶縁ゲート電極は、ドープされたポリシリコンから作製される、項目７に記載のサイリスタ。
（項目９）
前記ベース領域の各々は、シリコンから作製される、項目７に記載のサイリスタ。
（項目１０）
前記ベース領域の一方は、エピタキシャル層であり、前記ベース領域の他方は、前記エピタキシャル層内に形成されている井戸領域である、項目７に記載のサイリスタ。
（項目１１）
前記１つ以上の絶縁ゲート電極の上部は、前記トレンチの上部の下方にある、項目７に記載のサイリスタ。
（項目１２）
前記トレンチの底部は、前記ベース領域間の接合部の１．５ミクロンを上回って上方にある、項目７に記載のサイリスタ。
（項目１３）
前記ベース領域の各々は、シリコンから作製され、前記１つ以上の絶縁ゲート電極は、成長させられた二酸化ケイ素の層によって、前記ベース領域の各々から絶縁されている、項目７に記載のサイリスタ。
（項目１４）
前記トレンチは、前記それぞれのベース領域の深度の４０％を上回るが、８０％未満下方まで延在する、項目７に記載のサイリスタ。
（項目１５）
ゲート制御式サイリスタであって、
ｐ−型ベース領域の上に位置している高濃度にドープされたｎ−型エミッタ領域であって、前記ｐ−型ベース領域は、それ自体は、ｎ−型ベース領域の上に位置し、前記ｎ−型ベース領域は、順に、高濃度にドープされたｐ−型エミッタ領域の上に位置している、ｎ−型エミッタ領域と、
前記ｐ−型ベース領域内へと下方に延在するが、貫通しないゲートトレンチ内に位置する１つ以上の絶縁ゲート電極と
を備え、
前記サイリスタは、十分な正電圧が、前記１つ以上の絶縁ゲート電極に印加されていない限り、導電を持続させることができず、
前記ｎ−型エミッタと前記ｐ−型ベースおよび前記ｎ−型ベースの組み合わせによって定義されるＮＰＮ電流ゲインと、前記ｐ−型エミッタと前記ｎ−型ベースおよび前記ｐ−型ベースの組み合わせによって定義されるＰＮＰ電流ゲインとの乗算の値は、１未満であり、
前記１つ以上の絶縁ゲート電極が、前記ｐ−型ベース領域の部分を反転させるために十分に正に駆動されている場合、前記トレンチの底部に誘導された電子の集合と前記ｐ−型ベースおよび前記ｎ−型ベースの組み合わせによって定義されるＮＰＮ電流ゲインと、前記ｐ−型エミッタと前記ｎ−型ベースおよび前記ｐ−型ベースの組み合わせによって定義されるＰＮＰ電流ゲインとの乗算の値は、１を上回り、
それによって、前記１つ以上の絶縁ゲート電極が、前記ｐ−ベース領域を反転させるために十分に正である場合、電流は、順方向バイアスが存在する場合、アノード端子からカソード端子に流動し、前記ゲート電極が、前記ｐ−ベース領域を反転させるために十分に正ではない場合、前記アノード端子から前記カソード端子への電流は、停止し、
前記ｐ−型ベース領域内のｐ−型ドーパント濃度と前記１つ以上の絶縁ゲート電極の前記ｐ−型ベース領域内における深度および場所とは、前記ゲート電極が、前記電流に前記アノード端子から前記カソード端子に流動させるために十分に正に駆動されている場合、前記ｎ−型エミッタ領域と前記ｎ−型ベース領域との間の垂直または側方ｎ−型反転チャネルが、前記ｐ−型ベース領域内に生成されないようなものである、サイリスタ。
（項目１６）
前記サイリスタは、十分な電圧が、前記１つ以上の絶縁ゲート電極に印加されていない限り、ラッチアップ状態になることができない、項目１５に記載のサイリスタ。
（項目１７）
前記サイリスタは、十分な正電圧が前記１つ以上の絶縁ゲート電極に印加されている場合、導電を持続させることができ、前記サイリスタは、電圧または負電圧が、前記１つ以上の絶縁ゲート電極に印加されていない場合、導電を持続させることができない、項目１５に記載のサイリスタ。
（項目１８）
前記１つ以上の絶縁ゲート電極は、ドープされたポリシリコンから作製される、項目１５に記載のサイリスタ。
（項目１９）
前記ベース領域の各々は、シリコンから作製される、項目１５に記載のサイリスタ。
（項目２０）
前記ベース領域の一方は、エピタキシャル層であり、前記ベース領域の他方は、前記エピタキシャル層内に形成されている井戸領域である、項目１５に記載のサイリスタ。
（項目２１）
前記１つ以上の絶縁ゲート電極の上部は、前記トレンチの上部の下方にある、項目１５に記載のサイリスタ。
（項目２２）
前記トレンチの底部は、前記ベース領域間の接合部の１．５ミクロンを上回って上方にある、項目１５に記載のサイリスタ。
（項目２３）
前記トレンチは、前記それぞれのベース領域の深度の４０％を上回るが、８０％未満下方まで延在する、項目７に記載のサイリスタ。
（項目２４）
絶縁ゲート型三端子サイリスタであって、
第１の不純物濃度を有する第１の導電型の第１の半導体エミッタ領域と、
第２の不純物濃度を有し、前記第１の半導体エミッタ領域上に形成されている、前記第１の導電型と反対の第２の導電型の第１の半導体ベース領域と、
前記第１の不純物濃度未満の第３の不純物濃度を有し、前記第１の半導体ベース領域上に形成されている、前記第１の導電型の第２の半導体ベース領域と、
前記第２の不純物濃度を上回る第４の不純物濃度を有し、前記第２の半導体ベース領域上に形成されている、前記第２の導電型の第２の半導体エミッタ領域と、
前記第１の半導体ベース領域に到達せずに、前記第２の半導体エミッタ領域を通過し、前記第２の半導体ベース領域に進入する、トレンチ構造と、
前記トレンチ構造内に形成されている絶縁ゲート電極構造と
を備え、
前記トレンチ構造は、前記第２のベース半導体領域の上側部分を複数の領域に分割し、前記トレンチ構造は、概して、各分割された領域の全部ではないが一部の周囲に形成され、
前記第２の半導体エミッタ領域と前記第２の半導体ベース領域および前記第１の半導体ベース領域の組み合わせによって定義される第１のバイポーラトランジスタ電流ゲインと、前記第１の半導体エミッタ領域と前記第１の半導体ベース領域および前記第２の半導体ベース領域の組み合わせによって定義される第２のバイポーラトランジスタ電流ゲインとの乗算の値は、１未満であり、
前記１つ以上の絶縁ゲート電極が、前記第２の半導体ベース領域の部分を反転させるために十分に正に駆動されている場合、前記トレンチの底部に誘導された電子の集合と前記第２の半導体ベース領域および前記第１の半導体ベース領域の組み合わせによって定義される第１のバイポーラトランジスタ電流ゲインと、前記第１の半導体エミッタ領域と前記第１の半導体ベース領域および前記第２の半導体ベース領域の組み合わせによって定義される第２のバイポーラトランジスタ電流ゲインとの乗算の値は、１を上回り、
それによって、前記１つ以上の絶縁ゲート電極が、前記第２の半導体ベース領域を反転させるために十分に正である場合、電流は、順方向バイアスが存在する場合、前記第１の半導体エミッタ領域と前記第２の半導体エミッタ領域との間を流動し、前記ゲート電極が、前記第２の半導体ベース領域を反転させるために十分に正ではない場合、前記電流は、停止し、
前記第２の半導体ベース領域内のドーパント濃度ならびに前記第２の半導体ベース領域内における前記１つ以上の絶縁ゲート電極の深度および場所は、前記１つ以上の絶縁ゲート電極が、前記電流に前記第１の半導体エミッタ領域と前記第２の半導体エミッタ領域との間に流動させるために十分に正に駆動されている場合、前記第２の半導体エミッタ領域と前記第１の半導体ベース領域との間の垂直または側方反転チャネルが、前記第２の半導体ベース領域内に生成されないようなものである、絶縁ゲート型三端子サイリスタ。
（項目２５）
前記絶縁ゲート電極構造および前記第２の半導体エミッタ領域を被覆して形成されている絶縁層と、前記絶縁層を通過し、複数の位置において、前記エミッタ部分に接触している電流端子電極と、前記絶縁層を通過し、前記絶縁ゲート電極構造の接触部分に接触しているゲートリード電極とをさらに備えている、項目２４に記載の絶縁ゲート型三端子サイリスタ。
（項目２６）
前記絶縁ゲート電極構造は、前記トレンチ構造の表面上に形成されている酸化ケイ素膜と、前記酸化ケイ素膜上に堆積さているポリシリコン膜と、前記ポリシリコン膜上に堆積されているシリサイド膜とを含む、項目２４に記載の絶縁ゲート型三端子サイリスタ。
（項目２７）
前記トレンチ構造は、前記第２の半導体ベース領域の厚さの３０％を上回るが、９０％未満をエッチングすることによって形成されている、項目２４に記載の絶縁ゲート型三端子サイリスタ。
（項目２８）
前記第１の導電型は、ｐ−型であり、前記第２の導電型は、ｎ−型である、項目２４に記載の絶縁ゲート型三端子サイリスタ。
（項目２９）
前記第１の半導体エミッタ領域は、高不純物濃度ｐ−型シリコン基板であり、前記第１の半導体ベース領域は、低不純物濃度ｎ−型シリコンエピタキシャル層であり、前記第２の半導体ベース領域は、イオン注入を通して、前記エピタキシャル層の表面層内に形成されているｐ−型領域であり、前記第２の半導体エミッタ領域は、イオン注入を通して、前記ｐ−型領域の上側部分内に形成されている高不純物濃度ｎ−型領域である、項目２８に記載の絶縁ゲート型三端子サイリスタ。
（項目３０）
前記第２の半導体ベース領域は、前記第１の半導体ベース領域内に形成されている井戸領域であり、前記サイリスタは、前記第１の半導体ベース領域内に形成され、前記井戸領域を囲む前記第１の導電型のガードリングをさらに備えている、項目２４に記載の絶縁ゲート型三端子サイリスタ。
（項目３１）
複数のトレンチ構造が形成され、前記絶縁ゲート電極構造は、各トレンチ構造内に形成されている、項目２４に記載の絶縁ゲート型三端子サイリスタ。
（項目３２）
前記第１のベース半導体領域および前記第２のベース半導体領域は、端子への直接電気接続を有していない、項目２４に記載の絶縁ゲート型三端子サイリスタ。
（項目３３）
前記第２の半導体エミッタ領域は、直接、前記第２の半導体ベース領域上に形成されている、項目２４に記載の絶縁ゲート型三端子サイリスタ。
（項目３４）
前記第１のベース半導体領域の分割された上側部分は、平面で見て、ストライプ形状部分を有し、前記ストライプ形状部分を囲む前記トレンチ構造は、ストライプ縦方向に沿った少なくとも一端において、共通接触陥凹を画定し、前記絶縁ゲート電極構造は、前記第１のベース半導体領域の上側位置におけるストライプ形状部分を囲むゲート電極部分と、前記共通接触陥凹内に形成されている接触部分とを含む、項目２４に記載の絶縁ゲート型三端子サイリスタ。
（項目３５）
定格電圧における制御可能バイポーラ導電のための半導体素子であって、
第２の導電型の第１の半導体ベース領域の上に位置する、第１の導電型の１つ以上の第１のエミッタ領域を含む活性面積であって、前記第１のベース領域の上側部分は、絶縁ゲート電極を含む１つ以上のトレンチによって部分的に貫通され、前記１つ以上のトレンチは、前記第１のベース領域のメサ部分を囲むかまたは部分的に囲む、活性面積と、
前記第１のベース領域の下に位置しているベース−ベース接合部であって、前記ベース−ベース接合部は、前記第１のベース領域のある厚さだけ、前記トレンチの底部から分離され、前記厚さは、前記素子がオフである場合、前記トレンチの底部の下方の前記第１のベース領域の一部が、完全に空乏化されず、前記定格電圧に耐えるように十分である、ベース−ベース接合部と、
前記ベース−ベース接合部によって前記第１のベース領域から分離されている前記第１の導電型の第２のベース領域と、前記第２の導電型の第２のエミッタ領域と、
前記第１および第２のエミッタ領域と前記ゲートとへの外部接続と
を備え、
前記ゲート電極が前記上側部分の隣接する部分を反転させる電位を有する場合、前記第２のエミッタ領域、前記第２のベース領域、前記第１のベース領域、および前記トレンチの底部近傍の誘導された第１の導電型のキャリアの集合、の組み合わせは、導電が開始すると、オン状態にラッチされたままであるための十分な二次キャリア発生を提供し、
前記第１のエミッタおよび前記第１のベース領域の組み合わせは、前記第２のエミッタおよび前記第２のベース領域の組み合わせと一緒に、前記誘導された集合が存在しない限り、導電が開始しても、オン状態にラッチされたままであるための十分な二次キャリア発生を提供せず、
前記第１のエミッタ領域と前記第１のベース領域および前記第２のベース領域の組み合わせによって定義される第１のバイポーラトランジスタ電流ゲインと、前記第２のエミッタ領域と前記第２のベース領域および前記第１のベース領域の組み合わせによって定義される第２のバイポーラトランジスタ電流ゲインとの乗算の値は、１未満であり、
前記ゲート電極が、前記第１のベース領域の部分を反転させるために十分に正に駆動されている場合、前記トレンチの底部に誘導された電子の集合と前記第１の半導体ベース領域および前記第２の半導体ベース領域の組み合わせによって定義される第１のバイポーラトランジスタ電流ゲインと、前記第２のエミッタ領域と前記第２のベース領域および前記第１のベース領域の組み合わせによって定義される第２のバイポーラトランジスタ電流ゲインとの乗算の値は、１を上回り、
それによって、前記ゲート電極が、前記第１のベース領域を反転させるために十分に正である場合、電流は、順方向バイアスが存在する場合、前記第１のエミッタ領域と前記第２のエミッタ領域との間を流動し、前記ゲート電極が、前記第１のベース領域を反転させるために十分に正でない場合、前記電流は、停止し、
前記第１のベース領域内のドーパント濃度と前記第１のベース領域内における前記ゲート電極の深度および場所とは、前記ゲート電極が、前記電流に前記第１のエミッタ領域と前記第２のエミッタ領域との間に流動させるために十分に正に駆動されている場合、前記第１のエミッタ領域と前記第２のベース領域との間の垂直または側方反転チャネルが、前記第１のベース領域内に生成されないようなものである、素子。
（項目３６）
前記ゲート電極は、ドープされたポリシリコンから作製される、項目３５に記載の素子。
（項目３７）
前記ベース領域の各々は、シリコンから作製される、項目３５に記載の素子。
（項目３８）
前記ベース領域の一方は、エピタキシャル層であり、前記ベース領域の他方は、前記エピタキシャル層内に形成されている井戸領域である、項目３５に記載の素子。
（項目３９）
前記ゲート電極の上部は、前記トレンチの上部の下方にある、項目３５に記載の素子。
（項目４０）
前記トレンチの底部は、前記ベース領域間の接合部の１．５ミクロンを上回って上方にある、項目３５に記載の素子。
（項目４１）
前記ベース領域の各々は、シリコンから作製され、前記ゲート電極は、成長させられた二酸化ケイ素の層によって、前記ベース領域の各々から絶縁されている、項目３５に記載の素子。
（項目４２）
前記トレンチは、前記それぞれのベース領域の深度の４０％を上回るが、８０％未満下方まで延在する、項目３５に記載の素子。
（項目４３）
前記第１の導電型は、ｎ−型である、項目３５に記載の素子。
（項目４４）
ソリッドステート切り替え方法であって、第２のエミッタ領域を覆う第２のベース領域を覆う第１のベース領域を覆う第１のエミッタ領域を有し、前記第１のベース領域の厚さの全部ではないが、一部に延在する、トレンチと、前記トレンチ内のゲート電極とを伴う構造内において、
導電が所望される場合、前記ゲート電極を、前記第１のベース領域の隣接する部分を反転させるために十分である第１の電圧に接続し、それによって、第１の導電型の移動可能な電荷キャリアの集合を前記トレンチの底部に生成することと、
導電が所望されない場合、前記ゲート電極を、前記トレンチ間の前記第１のベース領域の部分を通して、反転も空乏化も生じさせない第２の電圧に接続することと
を含み、
前記ゲートが前記第１の電圧に接続されている場合、正味往復キャリア増倍が、前記集合と前記第２のエミッタ領域との間に生じ、前記ゲートが前記第２の電圧に接続されている場合、前記正味往復キャリア増倍は、生じず、
前記第１のエミッタ領域と前記第１のベース領域および前記第２のベース領域の組み合わせによって定義される第１のバイポーラトランジスタ電流ゲインと、前記第２のエミッタ領域と前記第２のベース領域および前記第１のベース領域の組み合わせによって定義される第２のバイポーラトランジスタ電流ゲインとの乗算の値は、１未満であり、
前記ゲート電極が、前記第１のベース領域の部分を反転させるために十分に正に駆動されている場合、前記トレンチの底部に誘導された電子の集合と前記第１の半導体ベース領域および前記第２の半導体ベース領域の組み合わせによって定義される第１のバイポーラトランジスタ電流ゲインと、前記第２のエミッタ領域と前記第２のベース領域および前記第１のベース領域の組み合わせによって定義される第２のバイポーラトランジスタ電流ゲインとの乗算の値は、１を上回り、
それによって、前記ゲート電極が、前記第１のベース領域を反転させるために十分に正である場合、電流は、順方向バイアスが存在する場合、前記第１のエミッタ領域と前記第２のエミッタ領域との間を流動し、前記ゲート電極が、前記第１のベース領域を反転させるために十分に正でない場合、前記電流は、停止し、
前記第１のベース領域内のドーパント濃度と前記第１のベース領域内における前記ゲート電極の深度および場所とは、前記ゲート電極が、前記電流に前記第１のエミッタ領域と前記第２のエミッタ領域との間に流動させるために十分に正に駆動されている場合、前記第１のエミッタ領域と前記第２のベース領域との間の垂直または側方反転チャネルが、前記第１のベース領域内に生成されないようなものである、方法。
（項目４５）
前記ゲート電極は、ドープされたポリシリコンから作製される、項目４４に記載の方法。
（項目４６）
前記ベース領域の各々は、シリコンから作製される、項目４４に記載の方法。
（項目４７）
前記ベース領域の一方は、エピタキシャル層であり、前記ベース領域の他方は、前記エピタキシャル層内に形成されている井戸領域である、項目４４に記載の方法。
（項目４８）
前記ゲート電極の上部は、前記トレンチの上部の下方にある、項目４４に記載の方法。
（項目４９）
前記トレンチの底部は、前記ベース領域間の接合部の１．５ミクロンを上回って上方にある、項目４４に記載の方法。
（項目５０）
前記トレンチは、前記それぞれのベース領域の深度の４０％を上回るが、８０％未満下方まで延在する、項目４４に記載の方法。
（項目５１）
前記第１の導電型は、ｎ−型である、項目４４に記載の方法。

開示される発明は、重要なサンプル実施形態を示し、参照することによって、本明細書に組み込まれる、付随の図面を参照して説明される。
図１は、本発明のＩＧＴＯ実施形態の断面を図式的に示す。 図１Ａは、公知のＩＧＴＯ素子を示し、図１Ｂは、その等価回路を示す。 図１Ａは、公知のＩＧＴＯ素子を示し、図１Ｂは、その等価回路を示す。 図２は、図１の素子の等価回路を示す。 図３Ａは、オフにバイアスされたＩＧＴＯの等価回路を示す。 図３Ｂは、オンにバイアスされたＩＧＴＯの等価回路を示す。 図４Ａ−４Ｂは、閉鎖ゲート構造ならびに対応するｐ−型およびＮ＋型拡散領域の上面図を示す。 図５Ａ−５Ｃは、開放ゲート構造ならびに対応するｐ−型およびＮ＋型拡散領域の上面図を示す。 図６は、ＩＧＴＯのゲートへの接点を作製する実施例を示す。
本願の多数の革新的教示が、特に、現在好ましい実施形態を参照して説明される（限定ではなく、一例として）。本願は、いくつかの発明を説明するが、以下の記載はいずれも、概して、請求項を限定するものと捉えられるべきではない。
一般に、サイリスタは、オフ状態において、あらゆる耐電圧を提供する逆バイアスされた接合部（ベース−ベース接合部）と、ベース−ベース接合部の両側の２つベース−エミッタ接合部の組み合わせと考えられ得る。（これらの２つ追加の接合部は、ベース−ベース接合部と電気的に直列である。）オン状態では、２つエミッタ−ベース接合部の組み合わせは、正味往復キャリア増倍を提供し、したがって、素子は、オンにされると、ラッチする。
Ｒｏｄｏｖ、他の特許第７，７０５，３６８号は、ゲート式サイリスタ素子について説明しており、エミッタの一方への接続は、ピンチオフされ、導電を中断させる。Ｒｏｄｏｖ、他の特許は、そのようなピンチオフが存在しない場合、２つの金属エミッタ−ベース接合部の組み合わせが、ラッチしないであろうと明言していない。本願は、特に、厚さおよびドーピングが、２つの金属エミッタ−ベース接合部の組み合わせが、それらだけでラッチしないであろうように、選択されるべきであることを教示する。
したがって、構造および機能の両方において、本願に開示される好ましい実装は、Ｒｏｄｏｖ、他の好ましい実装と異なる。構造は、２つの金属エミッタ−ベース接合部が、それらだけで（すなわち、上側ベースの一部が反転されない限り）正味往復キャリア増倍を提供しないという点において異なる。これは、以下に論じられるように、異なる厚さおよび／またはドーピングおよび／またはキャリア寿命につながる。その機能は、２つのエミッタ−ベース接合部間のキャリア増倍が、オフ状態で、無効にされる必要がないという点において、驚くほど異なる。
重要なさらなる差異は、Ｒｏｄｏｖの構造が、明らかに、活性面積が、ゲートが接触されているトレンチによって完全に囲まれることを要求することである。これは、キャリア増倍の面積が適切に終端されていない場合、非制御導電が生じないことを確実にするために役立つ。対照的に、図１の素子では、これは、素子がオンでない限り、導電が持続されないであろうため、厳密には、必要ない。
キャリア増倍を分析するために、極めて重要な関係は、ＮＰＮ電流ゲインとＰＮＰ電流ゲインとの積である。すなわち、以下である場合（関連電圧および電流時）、
βＮＰＮβＰＮＰ＞１
素子は、トリガされると、ラッチするであろうが、以下である場合、
βＮＰＮβＰＮＰ＜１
素子は、既にオンにされている場合でも、導電を持続させないであろう。
開示される発明は、ＮＰＮトランジスタのゲインを変化させることによって、これらの状態の両方が達成されることを可能にする。関連関係は、ここで、以下となる。
βＮＰＮ−ｗｉｄｅ＜１／βＰＮＰ
βＮＰＮ−ｎａｒｒｏｗ＞１／βＰＮＰ
すなわち、ＮＰＮベータは、ワイドベース挙動とナローベース挙動との間をシフトすることによって変化されるのみではなく、ベータの積は、オフ状態において１より小さい値と、オン状態において１より大きい値との間で変化しなければならない。これら２つのベータ積が、１の異なる側にくることを確実にするために使用され得る、２つの追加のツールが存在する。
ワイドベース動作とナローベース動作との間の切り替えに加え、また、キャリア寿命を短縮させることによって、両ゲインを低下させることが可能である。これは、深層レベルドーパント（金または白金等）を導入することによって、あるいは電子または他の高エネルギー粒子を使用して照射後、アニールによって行なわれることができる。このキャリア寿命短縮は、ワイドベース動作とナローベース動作との間の切り替えと組み合わせて使用されるとき、予想外の相乗効果を有する。
ナローベース条件では、導電は、好ましくは、単に、正電圧をアノード端子にかけることによって、開始される。アノードにかかる正電圧は、トレンチ底部で誘導された仮想エミッタからの電子を誘引する（すなわち、ゲートトレンチの底部におけるｐ−ベース層内で誘導された反転層内の電子の集合）。電子は、トレンチ下方のｐ−ベースの部分を通って流動し、正フィードバック関係を開始し、素子を完全にオンにするであろう。
革新的構造を製作するために、例えば、図１に示されるもののように、出発材料は、例えば、シリコンのＰ＋＋基板となるであろう。（開示される革新性はまた、他の半導体材料にも適用されることができ、特に、ＩＩＩ族窒化物または炭化ケイ素等のより広いバンドギャップ半導体材料において有利であり得る。）この素子の三端子は、カソード端子１０１、アノード端子１０２、およびゲート端子１０９として示される。
ｎ−型緩衝層１０５が、Ｐ＋＋出発基板１０４上にエピタキシャルに成長させられる。エピタキシャル層１０６が、次いで、Ｎ型緩衝層１０５の上部に成長させられる。基板１０４のドーピングは、例えば、０．００１〜０．０２０Ω・ｃｍであり得る。Ｎ−型緩衝層１０５のドーピングは、例えば、１０１４〜１０１６ｃｍ−３であり得る。Ｎ−型エピタキシャル層１０６のドーピングは、例えば、１０１３〜１０１５ｃｍ−３であり得る。このドーパント濃度は、例えば、エピ成長の間の原位置ドーピングによって得られ得る。
Ｐ−型ベース領域１０７が、次いで、埋め込まれる。好ましくは、ガードリング１１３もまた、同一のパターン化された埋入物内に形成される。Ｐ−型ベース領域１０７内のピークドーピングは、例えば、１０１６〜１０１８ｃｍ−３であり得る。
追加の電界酸化物１１７が、次いで、厚さ、例えば、０．６〜１．５ミクロンまで成長させられる。電界酸化物１１７は、次いで、マスクされたエッチングを使用して、エミッタ面積１２３から選択的にエッチングされる。
マスクされた埋入物が、浅いＮ＋層１２９を生成するために使用される。これは、非常に高濃度にドープされることができ、例えば、１０〜１００ｋｅＶのエネルギーおよび５×１０１４〜１０１６ｃｍ−２の面積用量において、ヒ素またはリンの埋入物によって形成されることができる。
一例示的実施形態では、層間誘電体１１９は、０．６〜１．２ミクロン厚の二酸化ケイ素であり、電界酸化物１１７は、０．６〜１．５ミクロン厚の二酸化ケイ素である。しかしながら、これらは、当然ながら、変動されることができる。
層間誘電体１１９のパターン化は、接点を露出させ、金属１２７は、浅いＮ＋領域１２９への接点を作製することができる。Ｎ＋領域１２９は、ＮＰＮトランジスタのエミッタを提供し、また、カソード金属被膜１２７へのオーム接触を提供する。カソード金属被膜１２７は、本実施例では、アルミニウム−銅合金であるが、当然ながら、公知の他の材料から作製されることもできる。障壁金属被膜もまた、所望に応じて、接点で使用されることができる。
Ｎ＋エミッタを形成するマスクされた埋入の前または後のいずれかにおいて、トレンチ１４１が、活性面積内にエッチングされる。このトレンチエッチングは、好ましくは、図６の上面図に見られるように、２つの場所を生成することに留意されたい。カソードからＰベース１０７の隣接する部分を通る導電を制御するために接続されるゲートは、好ましくは、トレンチ１４１Ｂのラインによって囲まれ、トレンチ１４１Ｂにおいて、接点がゲート電極に対して作製され得る。したがって、ゲート電極は、半導体材料の表面内に埋設されたメッシュである。好ましくは、トレンチゲート部分１４１Ｂは、活性ゲート部分１４１Ａを囲むか、またはそうでなければ、図４Ａ−４Ｂおよび５Ａ−５Ｃに示されるように、それを完全に側面から包囲するかのいずれかである。
一実施形態では、トレンチ深度は、例えば、２〜１０ミクロンであり得るが、最小側方トレンチ幅は、リソグラフィックおよびエッチング限界によって制限される。
トレンチ１４１がエッチングされた後、ゲート酸化物１４５が、好ましくは、それらのゲートの側壁および底部上に成長させられる。このゲート酸化物１４５は、比較的に薄く、例えば、０．０５〜０．１５ミクロン厚であり得る。導電材料１４３、例えば、高濃度にドープされたポリシリコンは、次いで、トレンチ１４１を充填し、示される実施例では、半導体材料の表面に対して平面にされる。代替として、また、カソード金属１２７から絶縁される限り、ゲート電極を若干陥凹させる、または若干突出させることも可能である。
ゲート酸化物１４５の耐電圧要件は、ゲート電極１４３Ａおよび１４３Ｂの電位がカソード金属１２７に近く、かつ好ましくは、絶縁破壊が周縁で最初に生じるように構造が構築されるので、それほど高くないことに留意されたい。
逆バイアスされたｐｎ−接合部の「絶縁破壊」の起源の場所は、「終端」内のドープされた領域の幾何学形状、この領域内の接合部深度、およびこの領域内のドーパントプロファイルを含むいくつかの変数の関数である。（この複合関係は、例えば、Ｃｈａｐｔｅｒ ３ ｏｆ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ｂｙ Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ，ＰＷＳ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ，１９９６において論じられている。）
１つ以上の第２の金属領域１６１および１６３は、好ましくは、同心ガードリング１１３への接点を作製する。この構造は、絶縁破壊が発生するとき、活性面積内の脆弱なゲート酸化物が、損傷されないであろうことを確実にするのに役立つ。
半導体ウエハの背面は、次いで、Ｔｉ／Ｎｉ／Ａｇ１０３の接点金属被膜でコーティングされ得、それに対し、大アノード電流を提供するように接点が作製される。典型的には、このタイプの高電流電圧は、ＴＯ−２２０またはＴＯ−２５２パッケージ等のプラスチック電力パッケージ内にパッケージ化されるであろう。製作は、保護オーバーコートおよび外部接点形成によって完成される。
図１Ａは、先行技術のＩＧＴＯを示し、図１Ｂは、その等価回路を示す。記載の寸法のいくつか、特に、１０ｎｍ厚のゲート酸化物およびゲート間の約１．０ミクロン間隔は、先行技術のＩＧＴＯにおける製造コストを増加させ、収率を低下させるものとして、前述に記載されているものである。
図１の素子の等価回路は、図２に示される。この図は、従来、最も正の端子であるＰ＋＋基板金属電極を略図の上部に、およびｎ−型カソードを底部に伴って、描かれる。（この慣例に従うと、図１の断面図と比較して、「上下逆」の等価回路がもたらされることに留意されたい。）この素子の等価回路内に示される３つの主要構成要素として、そのエミッタを形成するＰ＋＋基板、ｎ−型ベース、およびそのコレクタとしての上部表面近傍のｐ−型領域を伴うＰＮＰトランジスタと、そのエミッタとしてのＮ＋上部層、ｐ−型ベース、およびｎ−型コレクタを伴うＮＰＮトランジスタと、トレンチ内にそのソースとしてのＮ＋上部層、ｐ−型本体、ｎ−型ドレイン、およびそのゲートを伴うトレンチＭＯＳＦＥＴとがある。
アノードにかかる正電圧によって、電流は、アノードとカソードとの間を流動せず、ゲートとカソードとの間には、ゼロボルトまたは負電圧が印加される。しかしながら、正電圧、例えば、＋１０Ｖが、ゲートに印加されると、素子は、オンになり、例えば、図３Ｂに見られるように挙動する。駆動ゲート電圧が、ナローベース動作のために、仮想エミッタを維持するために必要な最小値を下回って降下すると、素子は、オフになり、図３Ａにおけるように挙動する。
図４Ａは、トレンチゲート構造が、活性ゲート部分を囲む、閉鎖ゲート構造の上面図の一実施例を示し、図４Ｂは、対応するｐ−型およびＮ＋拡散領域を示す。
図５Ａおよび５Ｂは、図５Ｃに示される対応するｐ−型およびＮ＋拡散領域を伴う、開放ゲート構造のための２つの代替の上面図を示す。Ｎ＋活性領域４２９は、図４Ｂにおいて、ゲートトレンチ４４１で終了し、対応するＮ＋活性領域５２９は、図５Ｃにおいて、対応するゲートトレンチ５４１を越えて継続することに留意されたい。
図６は、電気接点が、ゲートトレンチ内のポリシリコンに作製される場所を示す。これらのゲート接点領域を活性面積の外側周縁に置くことによって、ｎ＋エミッタ／ソース領域に接触する金属は、連続的であり得る。
これらの製作ステップの終了時、キャリア寿命は、好ましくは、短縮される。これは、好ましくは、金または白金埋込物によって行なわれるが、代替として、電子照射によって行なわれることもできる。キャリア寿命は、トレンチゲートが、隣接するベース領域の部分を反転させない場合、２つのエミッタ−ベース接合部が、ラッチしないであろうように十分に短縮される。
必ずしも、全てではないが、いくつかの実施形態によると、ゲート制御式サイリスタであり、ｐ−型ベース領域の上に位置しているｎ−型エミッタ領域であって、ｐ−型ベース領域は、それ自体は、ｎ−型ベース領域の上に位置し、ｎ−型ベース領域は、順に、高濃度にドープされたｐ−型エミッタ領域の上に位置している、ｎ−型エミッタ領域と、ｐ−型ベース領域内へと下方に延在するが、貫通しないゲートトレンチ内に位置する１つ以上の絶縁ゲート電極とを備え、ｎ−型エミッタとｐ−型ベースおよびｎ−型ベースの組み合わせによって定義されるＮＰＮ電流ゲインと、ｐ−型エミッタとｎ−型ベースおよびｐ−型ベースの組み合わせによって定義されるＰＮＰ電流ゲインとの乗算の値は、１未満であり、ゲート電極が、ｐ−型ベース領域の部分を反転させるために十分に正に駆動されている場合、トレンチの底部に誘導された電子の集合とｐ−型ベースおよびｎ−型ベースの組み合わせによって定義されるＮＰＮ電流ゲインと、ｐ−型エミッタとｎ−型ベースおよびｐ−型ベースの組み合わせによって定義されるＰＮＰ電流ゲインとの乗算の値は、１を上回り、それによって、ゲート電極が、ｐ−ベース領域を反転させるために十分に正である場合、電流は、順方向バイアスのもとで、アノードからカソード端子に流動し、ゲート電極が、ｐ−ベース領域を反転させるために十分に正ではない場合、アノードからカソードへの電流は、中断されるであろう、サイリスタが、提供される。
必ずしも、全てではないが、いくつかの実施形態によると、定格電圧における制御可能バイポーラ導電のための半導体素子であって、第２の導電型の第１の半導体ベース領域の上に位置する、第１の導電型の１つ以上の第１のエミッタ領域を含み、第１のベース領域の上側部分は、絶縁ゲート電極を含む１つ以上のトレンチによって、部分的に貫通され、第１のベース領域のメサ部分を囲むかまたは部分的に囲む、活性面積と、第１のベース領域の下に位置し、トレンチの底部の下方の第１のベース領域の一部が、素子がオフにされると、完全に空乏化されず、定格電圧に耐えるように十分である、第１のベース領域の厚さによって、トレンチの底部から分離される、ベース−ベース接合部と、ベース−ベース接合部によって、第１のベース領域から分離される、第１の導電型の第２のベース領域と、第２の導電型の第２のエミッタ領域と、第１および第２のエミッタ領域ならびにゲートへの外部接続を備え、ゲート電極が、上側部分の隣接する部分を反転させる電位を有するとき、第２のエミッタ領域、第２のベース領域、第１のベース領域、およびトレンチの底部近傍の誘導された第１の導電型のキャリアの集合、の組み合わせは、導電が開始すると、オン状態にラッチされたままであるための十分な二次キャリア発生を提供し、第１のエミッタおよび第１のベース領域の組み合わせは、第２のエミッタおよび第２のベース領域の組み合わせと一緒に、誘導された集合が存在しない限り、導電が開始しても、オン状態にラッチされたままであるための十分な二次キャリア発生を提供しない、素子が、提供される。
必ずしも、全てではないが、いくつかの実施形態によると、ゲート制御式サイリスタであって、それ自体は、第１の導電型のベース領域の上に位置する、第２の導電型のベース領域の上に位置し、順に、高濃度にドープされた第２の導電型のエミッタ領域の上に位置する、高濃度にドープされた第１の導電型のエミッタ領域と、ｐ−型ベース領域の深度の１０％を上回るが、９０％未満下方まで延在するゲートトレンチ内に位置する１つ以上の絶縁ゲート電極とを備え、ゲート電極が、ｐ−型ベース領域の部分を反転させるために十分に正に駆動されている場合、トレンチの底部に誘導された電子の集合とｐ−型ベースおよびｎ−型ベースの組み合わせによって定義されるＮＰＮ電流ゲインと、ｐ−型エミッタとｎ−型ベースおよびｐ−型ベースの組み合わせによって定義されるＰＮＰ電流ゲインとの乗算の値は、１を上回り、それによって、ゲート電極が、ｐ−ベース領域を反転させるために十分に正である場合、電流は、順方向バイアスが存在する場合、アノードからカソード端子に流動し、ゲート電極が、ｐ−ベース領域を反転させるために十分に正ではない場合、アノードからカソードへの電流は、停止するであろう、サイリスタが、提供される。
必ずしも、全てではないが、いくつかの実施形態によると、ゲート制御式サイリスタであって、ｐ−型ベース領域の上に位置している高濃度にドープされたｎ−型エミッタ領域であって、前記ｐ−型ベース領域は、それ自体は、ｎ−型ベース領域の上に位置し、前記ｎ−型ベース領域は、順に、高濃度にドープされたｐ−型エミッタ領域の上に位置している、ｎ−型エミッタ領域と、ｐ−型ベース領域内へと下方に延在するが、貫通しないゲートトレンチ内に位置する１つ以上の絶縁ゲート電極とを備え、サイリスタは、十分な正電圧が、ゲート電極に印加されていない限り、導電を持続させることができない、サイリスタが、提供される。
必ずしも、全てではないが、いくつかの実施形態によると、バイポーラ導電を伴う、半導体活性素子であって、過剰な第１の型の電荷キャリアを含む第１の半導体領域と、過剰な第２の型の電荷キャリアを含む第２の半導体領域と、第１の領域への第１のｐｎ−接合部および第２の領域への第２のｐｎ−接合部であって、同一の配向を有する、第１および第２のｐｎ−接合部と、第１および第２のｐｎ−接合部を分離し、第１および第２のｐｎ−接合部のそれと反対の配向を有する第３のｐｎ−接合部と、第３の半導体領域であって、第３の半導体領域は、第１の場所に切り替え可能に接続され、第３の半導体領域は、第１の領域より第３のｐｎ−接合部に近接し、第３の半導体領域は、第１の場所に接続されている場合、過剰な第１の型の電荷キャリアを提供し、第３の領域が、第１の領域に接続されていない場合、第１、第２、および第３の接合部の組み合わせは、第３の接合部を横断する導電を持続させるためにラッチせず、第３の領域が、第１の領域に接続されている場合、第１、第２、および第３の接合部の組み合わせは、少なくともある状況のもとで、第３の接合部を横断する導電を持続させるようにラッチするであろう、第３の半導体領域とを備えている、素子が、提供される。
必ずしも、全てではないが、いくつかの実施形態によると、絶縁ゲート型三端子サイリスタであって、第１の不純物濃度を有する第１の導電型の第１の半導体エミッタ領域と、第２の不純物濃度を有し、第１の電流端子半導体領域上に形成される、第１の導電型と反対の第２の導電型の第１の半導体ベース領域と、第１の不純物濃度を下回る第３の不純物濃度を有し、第１の半導体ベース領域上に形成される、第１の導電型の第２の半導体ベース領域と、第２の不純物濃度を上回る第４の不純物濃度を有し、第２の半導体ベース領域上に形成される、第２の導電型の第２の半導体エミッタ領域と、第２の半導体ベース領域に到達せずに、第１の半導体エミッタ領域を通過し、第１の半導体ベース領域に進入するトレンチ構造と、トレンチ構造内に形成される、絶縁ゲート電極構造とを備え、トレンチ構造は、第１のベース半導体領域の上側部分を複数の領域に分割し、前記トレンチ構造は、概して、各分割された領域の全部ではないが一部の周囲に形成される、サイリスタが、提供される。
必ずしも、全てではないが、いくつかの実施形態によると、ソリッドステート切り替え方法であって、第２のエミッタ領域を覆う第２のベース領域を覆う第１のベース領域を覆う第１のエミッタ領域を有し、第１のベース領域の厚さの全部ではないが一部内に延在するトレンチ在と、トレンチ内のゲート電極とを伴う構造内において、導電が所望される場合、ゲート電極を、第１のベース領域の隣接する部分を反転させるために十分である第１の電圧に接続し、それによって、第１の導電型の移動可能な電荷キャリアの集合をトレンチの底部に生成すことと、導電が所望されない場合、ゲート電極を、トレンチ間の第１のベース領域の部分を通して、反転も空乏化も生じさせない第２の電圧に接続することとを含み、ゲートが第１の電圧に接続されている場合、正味往復キャリア増倍が集合と第２のエミッタ領域との間で生じ、ゲートが第２の電圧に接続されている場合、正味往復キャリア増倍が生じない、方法が、提供される。
必ずしも、全てではないが、いくつかの実施形態によると、サイリスタ素子を動作させる方法であって、導電が所望される場合、電界効果トランジスタをオンにし、サイリスタの一方のバイポーラトランジスタ構成要素のベース幅を低減させることと、遮断が所望される場合、バイポーラトランジスタのベース領域を通る導電をピンチオフせずに、オフ電界効果トランジスタをオフにすることとを含む、方法が、提供される。
必ずしも、全てではないが、いくつかの実施形態によると、少なくとも３つの直列に連続して対向される接合部を有する高電力半導体素子を動作させる方法であって、導電が所望される場合、電界効果トランジスタをオンにし、接合部の２つの間の有効間隔を低減させることと、遮断が所望される場合、素子のメサ部分を通る導電をピンチオフせずに、電界効果トランジスタをオフにすることとを含む、方法が、提供される。
必ずしも、全てではないが、いくつかの実施形態によると、オン状態におけるナローベース動作とオフ状態におけるワイドベース動作との間を切り替え、ナローベースオン状態においてのみ、ラッチアップを持続させることができる、ゲート制御式サイリスタのための方法およびシステムが、提供される。
（修正および変形例）
当業者によって認識されるであろうように、本願に記載される革新的な概念は、膨大な範囲の用途にわたって変更および変形を加えることが可能であり、したがって、特許される主題の範囲は、所与の特定の例示的な教示のいずれによっても限定されない。添付の特許請求の範囲の趣旨およびその広い範囲に含まれる全ての代替、変更、および変形を包含するものとする。
ある想定される可能性では、トランジスタベース幅変更は、ダイのカソード面上のＮＭＯＳゲートをダイのアノード面上のＰＭＯＳゲートに変更することによって、カソードではなく、アノードにおいて行なわれることができる。
さらなる想定される可能性では、また、両面処理を使用することによって、ダイの両面上でベース幅変更を行うことができる。ＮＭＯＳゲートおよびＰＭＯＳゲートは、２つの面上の活性ゲート面積が整列される限り、精密に整列される必要はないであろうことに留意されたい。実際、ある想定される実装では、ＮＭＯＳおよびＰＭＯＳのためのゲートトレンチは、直交して配列されることができる。
別の想定される可能性では、ワイドベース／ナローベース変更の組み合わせにおいて使用され得る、ベータ制御のための代替技法は、エミッタベース短絡である。ＮＰＮのベース電圧が、そのエミッタ電圧につながれる場合（前述のように）、ＮＰＮのエミッタ接合部は、バイパスされ、順方向バイアスされることはない。これは、ベータが、１未満、可能性として、ゼロに近くなるであろうことを保証する。しかしながら、この技法は、追加の素子構造を要求する。
さらなる想定される可能性では、素子の上部から選択された距離においてのみ、電子照射を通して、キャリア寿命を短縮することができる。そのような選択的レベルの寿命短縮が所望される、ある実施形態では、ベース−エミッタ接合部間の領域は、多くの場合、所望の標的面積であり得る。
本願のいずれの記載も、どのような特定の要素、ステップまたは機能も特許請求の範囲に含まれなければならない重要な要素であることを意味すると書見されるべきではない。すなわち、特許される主題の範囲は許可された特許請求の範囲でのみ定義される。さらに、厳密な表現「〜する手段」（「ｍｅａｎｓ ｆｏｒ」）が分詞を伴っていない限り、特許請求の範囲は米国特許法第１１２条第６段落を適用することを意図していない。
出願時の特許請求の範囲は、可能な限り包括的であることを意図し、主題は、意図的に譲渡されたり、献呈されたり、または放棄されたりしないものとする。
本発明はさらに、例えば、以下を提供する。
（項目Ａ１）
ゲート制御式サイリスタであって、
ｐ−型ベース領域の上に位置しているｎ−型エミッタ領域であって、前記ｐ−型ベース領域は、それ自体は、ｎ−型ベース領域の上に位置し、前記ｎ−型ベース領域は、順に、高濃度にドープされたｐ−型エミッタ領域の上に位置している、ｎ−型エミッタ領域と、
ゲートトレンチ内に位置する１つ以上の絶縁ゲート電極であって、前記ゲートトレンチは、前記ｐ−型ベース領域内に下方に延在するが、前記ｐ−型ベース領域を貫通しない、１つ以上の絶縁ゲート電極と、
を備え、
前記ｎ−型エミッタと前記ｐ−型ベースおよび前記ｎ−型ベースの組み合わせによって定義されるＮＰＮ電流ゲインと、前記ｐ−型エミッタと前記ｎ−型ベースおよび前記ｐ−型ベースの組み合わせによって定義されるＰＮＰ電流ゲインとの乗算の値は、１未満であり、
前記ゲート電極が、前記ｐ−型ベース領域の部分を反転させるために十分に正に駆動されている場合、前記トレンチの底部に誘導された電子の集合と前記ｐ−型ベースおよび前記ｎ−型ベースの組み合わせによって定義されるＮＰＮ電流ゲインと、前記ｐ−型エミッタと前記ｎ−型ベースおよび前記ｐ−型ベースの組み合わせによって定義されるＰＮＰ電流ゲインとの乗算の値は、１を上回り、
それによって、前記ゲート電極が、前記ｐ−ベース領域を反転させるために十分に正である場合、電流は、順方向バイアスのもとで、前記アノードから前記カソード端子に流動し、前記ゲート電極が、前記ｐ−ベース領域を反転させるために十分に正ではない場合、前記アノードから前記カソードへの電流は、中断されるであろう、
サイリスタ。
（項目Ａ２）
前記ゲート電極は、ドープされたポリシリコンから作製される、項目Ａ１に記載のサイリスタ。
（項目Ａ３）
前記ベース領域の各々は、シリコンから作製される、項目Ａ１に記載のサイリスタ。
（項目Ａ４）
前記ベース領域の一方は、エピタキシャル層であり、前記ベース領域の他方は、前記エピタキシャル層内に形成される井戸領域である、項目Ａ１に記載のサイリスタ。
（項目Ａ５）
前記ゲート電極の上部は、前記トレンチの上部の下方にある、項目Ａ１に記載のサイリスタ。
（項目Ａ６）
前記ベース領域の各々は、シリコンから作製され、前記ゲート電極は、成長させられた二酸化ケイ素の層によって、前記ベース領域の各々から絶縁されている、項目Ａ１に記載のサイリスタ。
（項目Ａ７）
ゲート制御式サイリスタであって、
ｐ−型ベース領域の上に位置している高濃度にドープされたｎ−型エミッタ領域であって、前記ｐ−型ベース領域は、それ自体は、ｎ−型ベース領域の上に位置し、前記ｎ−型ベース領域は、順に、高濃度にドープされたｐ−型エミッタ領域の上に位置している、ｎ−型エミッタ領域と、
前記ｐ−型ベース領域の深度の１０％を上回るが、９０％未満下方まで延在するゲートトレンチ内に位置する１つ以上の絶縁ゲート電極と
を備え、
前記ゲート電極が、前記ｐ−型ベース領域の部分を反転させるために十分に正に駆動されている場合、前記トレンチの底部に誘導された電子の集合と前記ｐ−型ベースおよび前記ｎ−型ベースの組み合わせによって定義されるＮＰＮ電流ゲインと、前記ｐ−型エミッタと前記ｎ−型ベースおよび前記ｐ−型ベースの組み合わせによって定義されるＰＮＰ電流ゲインとの乗算の値は、１を上回り、
それによって、前記ゲート電極が、前記ｐ−ベース領域を反転させるために十分に正である場合、電流は、順方向バイアスが存在する場合、前記アノードから前記カソード端子に流動し、前記ゲート電極が、前記ｐ−ベース領域を反転させるために十分に正ではない場合、前記アノードから前記カソードへの電流は、停止するであろう、
サイリスタ。
（項目Ａ８）
前記ゲート電極は、ドープされたポリシリコンから作製される、項目Ａ７に記載のサイリスタ。
（項目Ａ９）
前記ベース領域の各々は、シリコンから作製される、項目Ａ７に記載のサイリスタ。
（項目Ａ１０）
前記ベース領域の一方は、エピタキシャル層であり、前記ベース領域の他方は、前記エピタキシャル層内に形成される井戸領域である、項目Ａ７に記載のサイリスタ。
（項目Ａ１１）
前記ゲート電極の上部は、前記トレンチの上部の下方にある、項目Ａ７に記載のサイリスタ。
（項目Ａ１２）
前記トレンチの底部は、前記ベース領域間の接合部の１．５ミクロンを上回って上方にある、項目Ａ７に記載のサイリスタ。
（項目Ａ１３）
前記ベース領域の各々は、シリコンから作製され、前記ゲート電極は、成長させられた二酸化ケイ素の層によって、前記ベース領域の各々から絶縁されている、項目Ａ７に記載のサイリスタ。
（項目Ａ１４）
前記トレンチは、前記それぞれのベース領域の深度の４０％を上回るが、８０％未満下方まで延在する、項目Ａ７に記載のサイリスタ。
（項目Ａ１５）
ゲート制御式サイリスタであって、
ｐ−型ベース領域の上に位置している高濃度にドープされたｎ−型エミッタ領域であって、前記ｐ−型ベース領域は、それ自体は、ｎ−型ベース領域の上に位置し、前記ｎ−型ベース領域は、順に、高濃度にドープされたｐ−型エミッタ領域の上に位置している、ｎ−型エミッタ領域と、
前記ｐ−型ベース領域内に下方に延在するが、貫通しないゲートトレンチ内に位置する１つ以上の絶縁ゲート電極と
を備え、前記サイリスタは、十分な正電圧が、前記ゲート電極に印加されていない限り、導電を持続させることができない、サイリスタ。
（項目Ａ１６）
前記サイリスタは、十分な電圧が、前記ゲート電極に印加されていない限り、ラッチアップ状態になることができない、項目Ａ１５に記載のサイリスタ。
（項目Ａ１７）
前記サイリスタは、十分な正電圧が、前記ゲート電極に印加されている場合、導電を持続させることができ、前記サイリスタは、前記ゲート電極に電圧が印加されていない場合、または負電圧が印加されている場合、導電を持続させることができない、項目Ａ１５に記載のサイリスタ。
（項目Ａ１８）
前記ゲート電極は、ドープされたポリシリコンから作製される、項目Ａ１５に記載のサイリスタ。
（項目Ａ１９）
前記ベース領域の各々は、シリコンから作製される、項目Ａ１５に記載のサイリスタ。
（項目Ａ２０）
前記ベース領域の一方は、エピタキシャル層であり、前記ベース領域の他方は、前記エピタキシャル層内に形成される井戸領域である、項目Ａ１５に記載のサイリスタ。
（項目Ａ２１）
前記ゲート電極の上部は、前記トレンチの上部の下方にある、項目Ａ１５に記載のサイリスタ。
（項目Ａ２２）
前記トレンチの底部は、前記ベース領域間の接合部の１．５ミクロンを上回って上方にある、項目Ａ１５に記載のサイリスタ。
（項目Ａ２３）
前記トレンチは、前記それぞれのベース領域の深度の４０％を上回るが、８０％未満下方まで延在する、項目Ａ７に記載のサイリスタ。
（項目Ａ２４）
絶縁ゲート型三端子サイリスタであって、
第１の不純物濃度を有する第１の導電型の第１の半導体エミッタ領域と、
第２の不純物濃度を有し、前記第１の電流端子半導体領域上に形成されている、前記第１の導電型と反対の第２の導電型の第１の半導体ベース領域と、
前記第１の不純物濃度未満の第３の不純物濃度を有し、前記第１の半導体ベース領域上に形成されている、前記第１の導電型の第２の半導体ベース領域と、
前記第２の不純物濃度を上回る第４の不純物濃度を有し、前記第２の半導体ベース領域上に形成されている、前記第２の導電型の第２の半導体エミッタ領域と、
前記第１の半導体エミッタ領域を通過し、前記第１の半導体ベース領域に進入するトレンチ構造であって、前記トレンチ構造は、前記第２の半導体ベース領域に到達しない、トレンチ構造と、
前記トレンチ構造内に形成されている絶縁ゲート電極構造と
を備え、前記トレンチ構造は、前記第１のベース半導体領域の上側部分を複数の領域に分割し、前記トレンチ構造は、概して、各分割された領域の全部ではないが一部の周囲に形成されている、絶縁ゲート型三端子サイリスタ。
（項目Ａ２５）
前記絶縁ゲート電極構造および前記第２の電流端子半導体領域を被覆して形成されている絶縁層と、前記絶縁層を通過し、複数の位置において、前記エミッタ部分に接触している電流端子電極と、前記絶縁層を通過し、前記絶縁ゲート電極構造の接触部分に接触しているゲートリード電極とをさらに備えている、項目Ａ２４に記載の絶縁ゲート型三端子サイリスタ。
（項目Ａ２６）
前記絶縁ゲート電極構造は、前記トレンチ構造の表面上に形成されている酸化ケイ素膜と、前記酸化ケイ素膜上に堆積さているポリシリコン膜と、前記ポリシリコン膜上に堆積されているシリサイド膜とを含む、項目Ａ２４に記載の絶縁ゲート型三端子サイリスタ。
（項目Ａ２７）
前記トレンチ構造は、前記第１の半導体ベース領域の厚さの３０％を上回るが、９０％未満をエッチングすることによって形成されている、項目Ａ２４に記載の絶縁ゲート型三端子サイリスタ。
（項目Ａ２８）
前記第１の導電型は、ｐ−型であり、前記第２の導電型は、ｎ−型である、項目Ａ２４に記載の絶縁ゲート型三端子サイリスタ。
（項目Ａ２９）
前記第１の電流端子半導体領域は、高不純物濃度ｐ−型シリコン基板であり、前記第２の半導体ベース領域は、低不純物濃度ｎ−型シリコンエピタキシャル層であり、前記第１の半導体ベース領域は、イオン注入を通して、前記エピタキシャル層の表面層内に形成されているｐ−型領域であり、前記第２の電流端子半導体領域は、イオン注入を通して、前記ｐ−型領域の上側部分内に形成されている高不純物濃度ｎ−型領域である、項目Ａ２８に記載の絶縁ゲート型三端子サイリスタ。
（項目Ａ３０）
前記第１の半導体ベース領域は、前記第２の半導体ベース領域内に形成されている井戸領域であり、前記第２の半導体ベース領域内に形成され、前記サイリスタは、前記井戸領域を囲む前記第１の導電型のガードリングをさらに備えている、項目Ａ２４に記載の絶縁ゲート型三端子サイリスタ。
（項目Ａ３１）
複数のトレンチ構造が形成され、前記絶縁ゲート電極構造は、各トレンチ構造内に形成されている、項目Ａ２４に記載の絶縁ゲート型三端子サイリスタ。
（項目Ａ３２）
前記第１のベース半導体領域および前記第２のベース半導体領域は、端子への直接電気接続を有していない、項目Ａ２４に記載の絶縁ゲート型三端子サイリスタ。
（項目Ａ３３）
前記第２の電流端子半導体領域は、直接、前記第１のベース半導体領域上に形成されている、項目Ａ２４に記載の絶縁ゲート型三端子サイリスタ。
（項目Ａ３４）
前記第１のベース半導体領域の前記分割された上側部分は、平面で見て、ストライプ形状部分を有し、前記ストライプ形状部分を囲む前記トレンチ構造は、ストライプ縦方向に沿った少なくとも一端において、共通接触陥凹を画定し、前記絶縁ゲート電極構造は、前記第１のベース半導体領域の上側位置において前記ストライプ形状部分を囲むゲート電極部分と、前記共通接触陥凹内に形成されている接触部分とを含む、項目Ａ２４に記載の絶縁ゲート型三端子サイリスタ。
（項目Ａ３５）
定格電圧における制御可能バイポーラ導電のための半導体素子であって、
第２の導電型の第１の半導体ベース領域の上に位置する、第１の導電型の１つ以上の第１のエミッタ領域を含む活性面積であって、前記第１のベース領域の上側部分は、絶縁ゲート電極を含む１つ以上のトレンチによって部分的に貫通され、前記１つ以上のトレンチは、前記第１のベース領域のメサ部分を囲むかまたは部分的に囲む、活性面積と、
前記第１のベース領域の下に位置しているベース−ベース接合部であって、前記ベース−ベース接合部は、前記第１のベース領域のある厚さだけ、前記トレンチの底部から分離され、前記厚さは、前記素子がオフである場合、前記トレンチの底部の下方の前記第１のベース領域の一部が、完全に空乏化されず、前記定格電圧に耐えるように十分である、ベース−ベース接合部と、
前記ベース−ベース接合部によって前記第１のベース領域から分離されている前記第１の導電型の第２のベース領域と、前記第２の導電型の第２のエミッタ領域と、
前記第１および第２のエミッタ領域と前記ゲートとへの外部接続と
を備え、
前記ゲート電極が前記上側部分の隣接する部分を反転させる電位を有する場合、前記第２のエミッタ領域、前記第２のベース領域、前記第１のベース領域、および前記トレンチの底部近傍の誘導された第１の導電型のキャリアの集合、の組み合わせは、導電が開始すると、オン状態にラッチされたままであるための十分な二次キャリア発生を提供し、
前記第１のエミッタおよび前記第１のベース領域の組み合わせは、前記第２のエミッタおよび前記第２のベース領域の組み合わせと一緒に、前記誘導された集合が存在しない限り、導電が開始しても、オン状態にラッチされたままであるための十分な二次キャリア発生を提供しない、素子。
（項目Ａ３６）
前記ゲート電極は、ドープされたポリシリコンから作製される、項目Ａ３５に記載の素子。
（項目Ａ３７）
前記ベース領域の各々は、シリコンから作製される、項目Ａ３５に記載の素子。
（項目Ａ３８）
前記ベース領域の一方は、エピタキシャル層であり、前記ベース領域の他方は、前記エピタキシャル層内に形成されている井戸領域である、項目Ａ３５に記載の素子。
（項目Ａ３９）
前記ゲート電極の上部は、前記トレンチの上部の下方にある、項目Ａ３５に記載の素子。
（項目Ａ４０）
前記トレンチの底部は、前記ベース領域間の接合部の１．５ミクロンを上回って上方にある、項目Ａ３５に記載の素子。
（項目Ａ４１）
前記ベース領域の各々は、シリコンから作製され、前記ゲート電極は、成長させられた二酸化ケイ素の層によって、前記ベース領域の各々から絶縁されている、項目Ａ３５に記載の素子。
（項目Ａ４２）
前記トレンチは、前記それぞれのベース領域の深度の４０％を上回るが、８０％未満下方まで延在する、項目Ａ３５に記載の素子。
（項目Ａ４３）
前記第１の導電型は、ｎ−型である、項目Ａ３５に記載の素子。
（項目Ａ４４）
バイポーラ導電を伴う、半導体活性素子であって、
過剰な第１の型の電荷キャリアを含む第１の半導体領域と、過剰な第２の型の電荷キャリアを含む第２の半導体領域と、
前記第１の領域への第１のｐｎ−接合部および前記第２の領域への第２のｐｎ−接合部であって、前記第１および第２のｐｎ−接合部は、同一の配向を有する、第１および第２のｐｎ−接合部と、
前記第１のｐｎ−接合部と前記第２のｐｎ−接合部とを分離し、前記第１および第２のｐｎ−接合部のそれと反対の配向を有する第３のｐｎ−接合部と、
第３の半導体領域であって、
前記第３の半導体領域は、前記第１の場所に切り替え可能に接続され、
前記第３の半導体領域は、前記第１の領域より前記第３のｐｎ−接合部に近接し、
前記第３の半導体領域は、前記第１の場所に接続されている場合、過剰な第１の型の電荷キャリアを提供し、
前記第３の領域が、前記第１の領域に接続されていない場合、前記第１、第２、および第３の接合部の組み合わせは、前記第３の接合部を横断する導電を持続させるためにラッチせず、前記第３の領域が、前記第１の領域に接続されている場合、前記第１、第２、および第３の接合部の組み合わせは、少なくともある状況のもとで、前記第３の接合部を横断する導電を持続させるようにラッチするであろう、第３の半導体領域と
を備えている、素子。
（項目Ａ４５）
ソリッドステート切り替え方法であって、第２のエミッタ領域を覆う第２のベース領域を覆う第１のベース領域を覆う第１のエミッタ領域を有し、前記第１のベース領域の厚さの全部ではないが一部内に延在するトレンチ在と、前記トレンチ内のゲート電極とを伴う構造内において、
導電が所望される場合、前記ゲート電極を、前記第１のベース領域の隣接する部分を反転させるために十分である第１の電圧に接続し、それによって、第１の導電型の移動可能な電荷キャリアの集合を前記トレンチの底部に生成すことと、
導電が所望されない場合、前記ゲート電極を、前記トレンチ間の前記第１のベース領域の部分を通して、反転も空乏化も生じさせない第２の電圧に接続することと
を含み、
前記ゲートが前記第１の電圧に接続されている場合、正味往復キャリア増倍が前記集合と前記第２のエミッタ領域との間で生じ、前記ゲートが前記第２の電圧に接続されている場合、前記正味往復キャリア増倍が生じない、方法。
（項目Ａ４６）
前記ゲート電極は、ドープされたポリシリコンから作製される、項目Ａ４５に記載の方法。
（項目Ａ４７）
前記ベース領域の各々は、シリコンから作製される、項目Ａ４５に記載の方法。
（項目Ａ４８）
前記ベース領域の一方は、エピタキシャル層であり、前記ベース領域の他方は、前記エピタキシャル層内に形成されている井戸領域である、項目Ａ４５に記載の方法。
（項目Ａ４９）
前記ゲート電極の上部は、前記トレンチの上部の下方にある、項目Ａ４５に記載の方法。
（項目Ａ５０）
前記トレンチの底部は、前記ベース領域間の接合部の１．５ミクロンを上回って上方にある、項目Ａ４５に記載の方法。
（項目Ａ５１）
前記トレンチは、前記それぞれのベース領域の深度の４０％を上回るが、８０％未満下方まで延在する、項目Ａ４５に記載の方法。
（項目Ａ５２）
前記第１の導電型は、ｎ−型である、項目Ａ４５に記載の方法。
（項目Ａ５３）
サイリスタ素子を動作させる方法であって、
導電が所望される場合、電界効果トランジスタをオンにし、前記サイリスタの一方のバイポーラトランジスタ構成要素のベース幅を低減させることと、
遮断が所望される場合、前記バイポーラトランジスタの前記ベース領域を通る導電をピンチオフせずに、前記電界効果トランジスタをオフにすることと
を含む、方法。
（項目Ａ５４）
前記トランジスタは、絶縁ゲートトレンチトランジスタである、項目Ａ５３に記載の方法。
（項目Ａ５５）
前記一方のバイポーラトランジスタ構成要素は、ＮＰＮ構造である、項目Ａ５３に記載の方法。
（項目Ａ５６）
前記電界効果トランジスタがオンにされている場合、前記ベース幅は、３０％を上回るが、９０％未満だけ、低減される、項目Ａ５３に記載の方法。
（項目Ａ５７）
前記電界効果トランジスタは、ｎ−チャネル素子である、項目Ａ５３に記載の方法。
（項目Ａ５８）
少なくとも３つの連続して直列に対向される接合部を有する高電力半導体素子を動作させる方法であって、
導電が所望される場合、電界効果トランジスタをオンにし、前記接合部の２つ間の有効間隔を低減させることと、
遮断が所望される場合、前記素子のメサ部分を通る導電をピンチオフせずに、前記電界効果トランジスタをオフにすることと
を含む、方法。
（項目Ａ５９）
前記トランジスタは、絶縁ゲートトレンチトランジスタである、項目Ａ５８に記載の方法。
（項目Ａ６０）
前記接合部の前記２つは、ｐ−型半導体材料によって分離されている、項目Ａ５８に記載の方法。
（項目Ａ６１）
前記電界効果トランジスタがオンにされている場合、前記接合部の前記２つ間の有効間隔は、３０％を上回るが、９０％未満だけ、低減される、項目Ａ５８に記載の方法。
（項目Ａ６２）
前記電界効果トランジスタは、ｎ−チャネル素子である、項目Ａ５８に記載の方法。

Claims (14)

  1. ゲート制御式サイリスタであって、
    ｐ−型ベース領域の上に位置しているｎ−型エミッタ領域であって、前記ｐ−型ベース領域は、それ自体は、ｎ−型ベース領域の上に位置し、前記ｎ−型ベース領域は、高濃度にドープされたｐ−型エミッタ領域の上に位置している、ｎ−型エミッタ領域と、
    前記ｐ−型ベース領域内へと下方に延在するが、貫通しないゲートトレンチ内に位置する１つ以上の絶縁ゲート電極と
    を備え、
    前記１つ以上の絶縁ゲート電極が、前記サイリスタをオンにするために十分に正に駆動されていない場合、前記ｎ−型エミッタと前記ｐ−型ベースおよび前記ｎ−型ベースとの組み合わせによって定義されるＮＰＮ電流ゲインと、前記ｐ−型エミッタと前記ｎ−型ベースおよび前記ｐ−型ベースとの組み合わせによって定義されるＰＮＰ電流ゲインとの乗算の値は、１未満であり、
    前記１つ以上の絶縁ゲート電極が、前記ｐ−型ベース領域の部分を反転させるために十分に正に駆動されている場合、前記トレンチの底部に誘導された電子の集合と前記ｐ−型ベースおよび前記ｎ−型ベースとの組み合わせによって定義されるＮＰＮ電流ゲインと、前記ｐ−型エミッタと前記ｎ−型ベースおよび前記ｐ−型ベースとの組み合わせによって定義されるＰＮＰ電流ゲインとの乗算の値は、１を上回り、
    それによって、前記ゲート電極が、前記ｐ−ベース領域を反転させるために十分に正である場合、電流は、順方向バイアスのもとで、アノード端子からカソード端子に流動し、前記１つ以上の絶縁ゲート電極が、前記ｐ−ベース領域を反転させるために十分に正ではない場合、前記アノード端子から前記カソード端子への電流は、中断され、
    前記ｐ−型ベース領域内のｐ−型ドーパント濃度と前記１つ以上の絶縁ゲート電極の前記ｐ−型ベース領域内における深度および場所とは、前記１つ以上の絶縁ゲート電極が、前記電流に前記アノード端子から前記カソード端子に流動させるために十分に正に駆動されている場合、前記ｎ−型エミッタ領域と前記ｎ−型ベース領域との間の垂直または側方ｎ−型反転チャネルが、前記ｐ−型ベース領域内に生成されないようなものである、サイリスタ。
  2. 前記１つ以上の絶縁ゲート電極は、ドープされたポリシリコンから作製される、請求項１に記載のサイリスタ。
  3. 前記ベース領域の各々は、シリコンから作製される、請求項１に記載のサイリスタ。
  4. 前記ベース領域の一方は、エピタキシャル層であり、前記ベース領域の他方は、前記エピタキシャル層内に形成されている井戸領域である、請求項１に記載のサイリスタ。
  5. 前記１つ以上の絶縁ゲート電極の上部は、前記トレンチの上部の下方にある、請求項１に記載のサイリスタ。
  6. 前記ベース領域の各々は、シリコンから作製され、前記１つ以上の絶縁ゲート電極は、成長させられた二酸化ケイ素の層によって、前記ベース領域の各々から絶縁されている、請求項１に記載のサイリスタ。
  7. ソリッドステート切り替え方法であって、第２のエミッタ領域を覆う第２のベース領域を覆う第１のベース領域を覆う第１のエミッタ領域を有し、前記第１のベース領域の厚さの全部ではないが、一部に延在する、トレンチと、前記トレンチ内のゲート電極とを伴う構造内において、
    導電が所望される場合、前記ゲート電極を、前記第１のベース領域の隣接する部分を反転させるために十分である第１の電圧に接続し、それによって、第１の導電型の移動可能な電荷キャリアの集合を前記トレンチの底部に生成することと、
    導電が所望されない場合、前記ゲート電極を、前記トレンチ間の前記第１のベース領域の部分を通して、反転も空乏化も生じさせない第２の電圧に接続することと
    を含み、
    前記ゲート電極が前記第１の電圧に接続されている場合、正味往復キャリア増倍が、前記集合と前記第２のエミッタ領域との間に生じ、前記ゲート電極が前記第２の電圧に接続されている場合、前記正味往復キャリア増倍は、生じず、
    前記ゲート電極が、前記構造をオンにするために十分に正に駆動されていない場合、前記第１のエミッタ領域と前記第１のベース領域および前記第２のベース領域との組み合わせによって定義される第１のバイポーラトランジスタ電流ゲインと、前記第２のエミッタ領域と前記第２のベース領域および前記第１のベース領域との組み合わせによって定義される第２のバイポーラトランジスタ電流ゲインとの乗算の値は、１未満であり、
    前記ゲート電極が、前記第１のベース領域の部分を反転させるために十分に正に駆動されている場合、前記トレンチの底部に誘導された電子の集合と前記第１の半導体ベース領域および前記第２の半導体ベース領域との組み合わせによって定義される第１のバイポーラトランジスタ電流ゲインと、前記第２のエミッタ領域と前記第２のベース領域および前記第１のベース領域との組み合わせによって定義される第２のバイポーラトランジスタ電流ゲインとの乗算の値は、１を上回り、
    それによって、前記ゲート電極が、前記第１のベース領域を反転させるために十分に正である場合、電流は、順方向バイアスが存在する場合、前記第１のエミッタ領域と前記第２のエミッタ領域との間を流動し、前記ゲート電極が、前記第１のベース領域を反転させるために十分に正でない場合、前記電流は、停止し、
    前記第１のベース領域内のドーパント濃度と前記第１のベース領域内における前記ゲート電極の深度および場所とは、前記ゲート電極が、前記電流に前記第１のエミッタ領域と前記第２のエミッタ領域との間に流動させるために十分に正に駆動されている場合、前記第１のエミッタ領域と前記第２のベース領域との間の垂直または側方反転チャネルが、前記第１のベース領域内に生成されないようなものである、方法。
  8. 前記ゲート電極は、ドープされたポリシリコンから作製される、請求項７に記載の方法。
  9. 前記ベース領域の各々は、シリコンから作製される、請求項７に記載の方法。
  10. 前記ベース領域の一方は、エピタキシャル層であり、前記ベース領域の他方は、前記エピタキシャル層内に形成されている井戸領域である、請求項７に記載の方法。
  11. 前記ゲート電極の上部は、前記トレンチの上部の下方にある、請求項７に記載の方法。
  12. 前記トレンチの底部は、前記ベース領域間の接合部の１．５ミクロンを上回って上方にある、請求項７に記載の方法。
  13. 前記トレンチは、前記それぞれのベース領域の深度の４０％を上回るが、８０％未満下方まで延在する、請求項７に記載の方法。
  14. 前記第１の導電型は、ｎ−型である、請求項７に記載の方法。
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