KR101994728B1 - 전력 반도체 소자 - Google Patents

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Abstract

본 개시는 제1 도전형의 제1 반도체 영역; 상기 제1 반도체 영역의 상부에 형성되는 제2 도전형의 제2 반도체 영역; 상기 제2 반도체 영역을 관통하여, 상기 제1 반도체 영역의 일부까지 관입하는 게이트 트랜치; 및 상기 게이트 트랜치의 양측에 형성되며, 상기 제2 반도체 영역의 상부 내측에 형성되는 제3 반도체 영역; 및 상기 제3 반도체 영역에 형성되는 소자 보호 영역;을 포함하는 전력 반도체 소자에 관한 것이다.

Description

전력 반도체 소자{Power semiconductor device}
본 개시는 신뢰성이 향상된 전력 반도체 소자에 관한 것이다.
절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)란 게이트를 MOS(Metal Oxide Semiconductor)를 이용하여 제작하고, 후면에 p 형의 콜랙터층을 형성시킴으로써 바이폴라(bipolar)를 갖는 트랜지스터를 의미한다.
종래 전력용 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이 개발된 이후, MOSFET은 고속의 스위칭 특성이 요구되는 영역에서 사용되어 왔다.
하지만, MOSFET은 구조적 한계로 인해 높은 전압이 요구되는 영역에서는 바이폴라 트랜지스터(bipolar transistor), 싸이리스터(thyristor), GTO(Gate Turn-off Thyristors) 등이 사용되어 왔었다.
IGBT는 낮은 순방향 손실과 빠른 스위칭 스피드를 특징으로 하여, 기존의 싸이리스터(thyristor), 바이폴라 트랜지스터(bipolar transistor), MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등으로는 실현이 불가능하였던 분야를 대상으로 적용이 확대되어 가고 있는 추세이다.
IGBT의 동작 원리를 살펴보면, IGBT 소자가 온(on)된 경우에 양극(anode)에 음극(cathode)보다 높은 전압이 인가되고, 게이트 전극에 소자의 문턱 전압보다 높은 전압이 인가되면, 상기 게이트 전극의 하단에 위치하는 p형의 바디 영역의 표면의 극성이 역전되어 n형의 채널(channel)이 형성된다.
채널(channel)을 통해 드리프트(drift) 영역으로 주입된 전자 전류는 바이폴라 트랜지스터(bipolar transistor)의 베이스(base) 전류와 마찬가지로 IGBT 소자의 하부에 위치하는 고농도의 p형의 콜랙터층으로부터 정공(hole) 전류의 주입을 유도한다.
이러한 소수 캐리어(carrier)의 고농도 주입으로 인해 드리프트(drift) 영역에서의 전도도가 수십에서 수 백배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
MOSFET과 달리 전도도 변조로 인하여 드리프트 영역에서의 저항 성분이 매우 작아지므로, 매우 큰 고압에서의 응용이 가능하다.
음극으로 흐르는 전류는 채널을 통해 흐르는 전자 전류와 p형의 바디와 n형의 드리프트 영역의 접합을 통해 흐르는 정공 전류로 나누어진다.
IGBT는 기판의 구조상 양극과 음극 간의 pnp 구조이므로 MOSFET과 달리 다이오드(diode)가 내장되어 있지 않으므로 별도의 다이오드를 역 병렬로 연결해주어야 한다.
이러한 IGBT는 크게 내압(blocking voltage) 유지, 도통 손실의 감소 및 스위칭 속도의 증가를 주요 특성으로 한다.
IGBT의 구조에 대해서 살펴보면, 일반적으로 n+형의 에미터 영역, p형의 바디 영역, n-의 드리프트 영역 및 p+의 콜랙터 영역으로 이루어지기 때문에, pnpn 기상 싸이리스터 구조가 존재한다.
기생 싸이리스터가 일단 동작하게 되면 IGBT는 더 이상 게이트에 의해 조절이 되자 않는 상태가 되어, 막대한 전류가 양극과 음극으로 흐르게 되어 고열이 발생하여 소자가 타버리게 된다.
이러한 기생 싸이리스터가 켜지는 현상을 래치-업(latch-up)이라고 한다.
래치-업은 소자의 신뢰성을 매우 낮추는 것으로써, 이를 방지할 방안이 필요한 실정이다.
하기의 선행기술문헌에 기재된 특허문헌 1은 반도체 장치에 관한 발명이다.
특허문헌 1에 기재된 발명은 높은 강복 전압을 갖는 반도체 장치에 관한 것이다.
구체적으로 특허문헌 1에 기재된 발명은 절연층을 소정의 피치로 배열된 게이트 트렌치 사이에 배치함으로써, 에미터 부근 위치에서 캐리어 밀도를 증가시키고, 높은 강복 전압을 갖도록 하는 것을 기술적 특징으로 한다.
한국 등록특허공보 제10-0223198호
본 개시는 신뢰성이 향상된 전력 반도체 소자를 제공하고자 한다.
본 개시의 일 실시 예에 따른 전력 반도체 소자는 제1 도전형의 제1 반도체 영역; 상기 제1 반도체 영역의 상부에 형성되는 제2 도전형의 제2 반도체 영역; 상기 제2 반도체 영역을 관통하여, 상기 제1 반도체 영역의 일부까지 관입하는 게이트 트랜치; 및 상기 게이트 트랜치의 양측에 형성되며, 상기 제2 반도체 영역의 상부 내측에 형성되는 제3 반도체 영역; 및 상기 제3 반도체 영역에 형성되는 소자 보호 영역;을 포함할 수 있다.
일 실시 예에 있어서, 상기 소자 보호 영역은 NiSi로 형성될 수 있다.
일 실시 예에 있어서, 상기 소자 보호 영역은 상기 제3 반도체 영역과 상기 제2 반도체 영역이 접하는 부분 중 적어도 일부에 형성될 수 있다.
일 실시 예에 있어서, 상기 소자 보호 영역은 상기 제3 반도체 영역의 하부에 형성될 수 있다.
일 실시 예에 있어서, 상기 소자 보호 영역은 상기 제3 반도체 영역의 측면에 형성될 수 있다.
본 개시의 다른 실시 예에 따른 전력 반도체 소자는 제1 도전형의 제1 반도체 영역; 상기 제1 반도체 영역의 상부에 형성되는 제2 도전형의 제2 반도체 영역; 상기 제2 반도체 영역을 관통하여, 상기 제1 반도체 영역의 일부까지 관입하는 게이트 트랜치; 및 상기 게이트 트랜치의 양측에 형성되며, 상기 제2 반도체 영역의 상부 내측에 형성되는 제3 반도체 영역; 에 있어서,
상기 제3 반도체 영역은 NiSi로 형성되는 전력 반도체 소자.
본 개시의 또 다른 실시 예에 따른 전력 반도체 소자는 제1 도전형의 제1 반도체 영역; 상기 제1 반도체 영역의 상부에 형성되는 제2 도전형의 제2 반도체 영역; 상기 제2 반도체 영역을 관통하여, 상기 제1 반도체 영역의 일부까지 관입하는 게이트 트랜치; 및 상기 게이트 트랜치의 양측에 형성되며, 상기 제2 반도체 영역의 상부 내측에 형성되는 제3 반도체 영역; 및 상기 제2 반도체 영역에 형성되는 보호 영역;을 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 소자 보호 영역은 NiSi로 형성될 수 있다.
또 다른 실시 예에 있어서, 상기 소자 보호 영역은 상기 제3 반도체 영역의 하부에 형성될 수 있다.
또 다른 실시 예에 있어서, 상기 게이트 트랜치와 상기 제2 반도체 영역이 접하는 부분에 소자의 온 동작시에 형성되는 채널 영역을 더 포함하고, 상기 소자 보호 영역은 상기 게이트 트랜치로부터 상기 채널 영역의 폭만큼 떨어져서 형성될 수 있다.
본 개시의 일 실시 예에 따른 전력 반도체 소자는 p형의 바디 영역과 쇼트키 접합을 가지는 소자 보호 영역을 포함하기 때문에, 정공이 n형의 에미터 영역으로 들어오는 것을 방지할 수 있다.
정공이 상기 에미터 영역으로 들어오는 것을 방지함으로써, 래치-업(latch-up)을 방지할 수 있어, 소자의 신뢰성이 향상될 수 있다.
도 1은 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 2는 본 개시의 다른 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 3은 본 개시의 또 다른 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 4는 본 개시의 또 다른 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 5는 본 개시의 또 다른 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 6은 본 개시의 또 다른 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
후술하는 본 개시에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다.
이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다.
본 개시의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.
예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 개시의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있도록 하기 위하여, 본 개시의 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
전력용 스위치는 전력용 MOSFET, IGBT, 여러 형태의 싸이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다. 그러나 여기에서 개시된 여러 실시예들이 IGBT로 한정되는 것은 아니며, 예컨대 IGBT 외에도, 전력용 MOSFET와 여러 종류의 싸이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다. 더욱이, 본 개시의 여러 실시 예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
또한, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.
또한, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다.
이하에서 명확한 설명을 위하여, 제1 도전형은 n형, 제2 도전형을 p형으로 표시하도록 하지만, 이에 제한되는 것은 아니다.
또한, 제1 반도체 영역은 드리프트 영역, 제2 반도체 영역은 바디 영역, 제3 반도체 영역은 에미터 영역으로 표시하도록 하지만, 이에 제한되는 것은 아니다.
도 1은 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)의 개략적인 단면도를 도시한 것이다.
도 1을 참조하여, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)의 구조에 대해 살펴보면, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 콜랙터 영역(150), 드리프트 영역(110), 바디 영역(120), 에미터 영역(140) 및 소자 보호 영역(180)을 더 포함할 수 있다.
상기 드리프트 영역(110)은 n형의 불순물을 저농도로 주입하여 형성될 수 있다.
따라서 상기 드리프트 영역(110)은 소자의 내압을 유지하기 위해 비교적 두꺼운 두께를 가지게 된다.
상기 드리프트 영역(110)은 하부에 버퍼 영역(미도시)을 더 포함할 수 있다.
상기 버퍼 영역은 n형의 불순물을 상기 드리프트 영역(110)의 후면에 주입하여 형성시킬 수 있다.
상기 버퍼 영역은 소자의 공핍 영역이 확장될 때, 이를 저지하는 역할을 함으로써 소자의 내압을 유지하는 것에 도움을 준다.
따라서 상기 버퍼 영역이 형성되는 경우에는 상기 드리프트 영역(110)의 두께를 얇게 할 수 있어, 전력 반도체 소자의 소형화를 가능케 할 수 있다.
상기 드리프트 영역(110)은 상부에 p형의 불순물을 주입하여 바디 영역(120)을 형성할 수 있다.
상기 바디 영역(120)은 p형의 도전형을 가짐으로써 상기 드리프트 영역(110)과 pn 접합을 형성하게 된다.
상기 바디 영역(120)의 상면 내측에는 n형의 불순물을 고농도로 주입하여 에미터 영역(130)을 형성할 수 있다.
상기 에미터 영역(130)으로부터 상기 바디 영역(120)을 관통하여 상기 드리프트 영역(110)까지 트랜치(140)가 형성될 수 있다.
즉, 상기 트랜치(140)는 상기 에미터 영역(130)으로부터 상기 드리프트 영역(110)의 일부까지 관입하도록 형성될 수 있다.
상기 트랜치(140)는 일 방향으로 길게 형성될 수 있으며, 길게 형성된 방향에 수직한 방향으로 일정한 간격을 가지며 배열될 수 있다.
상기 트랜치(140)는 상기 드리프트 영역(110), 상기 바디영역(120) 및 상기 에미터 영역(130)과 접하는 부분에 게이트 절연층(141)이 형성될 수 있다.
상기 게이트 절연층(141)은 실리콘 옥사이드(SiO2)일 수 있으나, 이에 제한되는 것은 아니다.
상기 트랜치(140)의 내부에는 도전성 물질(142)이 충전될 수 있다.
상기 도전성 물질(142)은 폴리 실리콘(Poly-Si) 또는 금속일 수 있으나, 이에 제한되는 것 아니다.
상기 도전성 물질(142)은 게이트 전극(미도시)와 전기적으로 연결되어, 본 발명의 일 실시 예에 따른 전력 반도체 소자(100)의 동작을 제어하게 된다.
상기 도전성 물질(142)에 양의 전압이 인가되는 경우, 상기 바디 영역(120)에 채널(C)이 형성된다.
구체적으로, 상기 도전성 물질(142)에 양의 전압이 인가되는 경우, 상기 바디영역(120)에 존재하는 전자가 상기 트랜치 게이트(140) 쪽으로 끌려오게 되는데, 전자가 상기 트랜치 게이트(140)에 모여서 채널(C)이 형성되는 것이다.
즉, pn 접합으로 인해 전자와 정공이 재결합(recombination)되어 캐리어가 없는 공핍 영역에 상기 트랜치 게이트(140)가 전자를 끌어당겨 채널(C)이 형성됨으로써 전류가 흐를 수 있게 된다.
상기 드리프트 영역(110)의 하부 또는 상기 버퍼 영역의 하부에는 p형의 불순물을 주입하여 콜랙터 영역(150)을 형성시킬 수 있다.
전력 반도체 소자가 IGBT인 경우, 상기 콜랙터 영역(160)은 전력 반도체 소자에 정공을 제공할 수 있다.
소수 캐리어(carrier)인 정공의 고농도 주입으로 인해 드리프트 영역에서의 전도도가 수십에서 수백 배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
상기 에미터 영역(130) 및 상기 바디영역(120)의 노출된 상면에는 에미터 금속층(160)이 형성될 수 있으며, 상기 콜랙터 영역(150)의 하면에는 콜랙터 금속층(170)이 형성될 수 있다.
앞에서 살펴본 바와 같이, 본 개시의 일 실시 예에 따른 전력 반도체 소자는 하부로부터 pnpn 구조의 기생 싸이리스터를 가질 수 있다.
기생 싸이리스터가 일단 동작하게 되면 IGBT는 더 이상 게이트에 의해 조절이 되자 않는 상태가 되어, 막대한 전류가 양극과 음극으로 흐르게 되어 고열이 발생하여 소자가 타버리게 된다.
이러한 기생 싸이리스터가 켜지는 현상을 래치-업(latch-up)이라고 한다
래치-업이 발생하는 원리에 대해 구체적으로 살펴보면, 전력 반도체 소자가 작동하면 전자 전류는 채널을 따라 흐르게 되고, 정공 전류는 바디 영역(120)의 접합면을 넘어 에미터 전극(160)으로 흐르게 된다.
전자 전류가 채널을 따라 트랜치 게이트(140) 하단의 드리프트 영역(110)으로 주입되어 이 영역의 전도도를 증가시키기 때문에 대부분의 정공 전류는 채널 하단의 바디 영역(120)에서 주입되어 에미터 영역(130)의 하단을 거쳐 에미터 금속층(160)으로 흐른다.
정공 전류가 증가되어 에미터 영역(130)의 하단에서의 전압 강하가 에미터 영역(130) 및 바디 영역(120)의 계면의 전위 장벽 보다 커지면 접합이 순방향 바이어스가 되어 에미터 영역(130)에서 바디 영역(120)으로 전자가 주입되고 n 형의 에미터 영역(130), p형의 바디 영역(120), n형의 드리프트 영역(110)으로 이루어지는 기생 npn 싸이리스터가 동작된다.
따라서 정공 전류가 에미터 영역(130)의 하단에서 증가하는 것을 방지할 필요가 있다.
도 1을 참조하면, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 에미터 영역(130)의 일부가 소자 보호 영역(180)으로 형성될 수 있다.
소자 보호 영역(180)은 상기 바디 영역(120)에 대하여 쇼트키 접합(schottky junction)을 이루는 물질을 이용하여 형성될 수 있다.
예를 들어, 상기 소자 보호 영역(180)은 NiSi를 이용하여 형성될 수 있다.
상기 에미터 영역(130)의 일부가 소자 보호 영역(180)으로 형성되기 때문에 정공 전류가 에미터 영역(130)의 하부에서 흐르는 것을 감소시킬 수 있다.
따라서 기생 싸이리스터의 동작을 저지하여, 래치-업이 발생하여 전력 반도체 소자가 파괴되는 것을 예방할 수 있다.
상기 소자 보호 영역(180)은 상기 에미터 영역(130)과 상기 바디 영역(120)이 접하는 부분 중 적어도 일부에 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 1에서 보는 바와 같이, 상기 소자 보호 영역(180)은 상기 에미터 영역(130)과 상기 바디 영역(120)이 접하는 부분에 형성될 수 있다.
상기 소자 보호 영역(180)이 상기 에미터 영역(130)과 상기 바디 영역(120)이 접하는 부분에 형성되어, 기생 싸이리스터의 동작을 저지하여, 래치-업이 발생하여 전력 반도체 소자가 파괴되는 것을 방지할 수 있다.
도 2는 본 개시의 다른 실시 예에 따른 전력 반도체 소자(200)의 개략적인 단면도를 도시한 것이다.
도 2를 참조하면, 소자 보호 영역(280)은 상기 에미터 영역(230)의 하부에 형성될 수 있다.
전자 전류가 상기 바디 영역(220)에 형성되는 채널을 통해 흐름에 따라, 정공 전류는 상기 에미터 영역(230)의 하부에 정공 전류가 많이 흐르게 된다.
따라서 상기 소자 보호 영역(280)을 상기 에미터 영역(230)의 하부에 형성시킴으로써, 기생 싸이리스터의 동작을 저지하여, 래치-업이 발생하여 전력 반도체 소자가 파괴되는 것을 방지할 수 있다.
도 3은 본 개시의 또 다른 실시 예에 따른 전력 반도체 소자(300)의 개략적인 단면도를 도시한 것이다.
도 3을 참조하면, 소자 보호 영역(380)은 상기 에미터 영역(330)의 측면에 형성될 수 있다.
정공 전류는 바디 영역(320)을 통해, 에미터 금속층(360)을 통해 흘러가게 된다.
따라서 정공 전류는 에미터 영역(330)의 측면에 위치하는 바디 영역(320)을 경유하여 지나갈 수밖에 없다.
따라서, 상기 에미터 영역(330)의 측면에 상기 소자 보호 영역을 위치시킴으로써, 기생 싸이리스터의 동작을 저지하여, 래치-업이 발생하여 전력 반도체 소자가 파괴되는 것을 방지할 수 있다.
도 4는 본 개시의 또 다른 실시 예에 따른 전력 반도체 소자(400)의 개략적인 단면도를 도시한 것이다.
도 4를 참조하면, 상기 에미터 영역(430)이 NiSi를 이용하여 형성될 수 있다.
상기 에미터 영역(430)이 NiSi를 이용하여 형성되는 경우, 상기 바디 영역(420)과 상기 에미터 영역(430)이 접하는 계면이 쇼트키 접합이 되기 때문에, 정공 전류가 흐르기 어려워진다.
따라서, 기생 싸이리스터의 동작을 저지하여, 래치-업이 발생하여 전력 반도체 소자가 파괴되는 것을 방지할 수 있다.
상기 에미터 영역(430)은 NiSi를 이용하여 형성되며, n형의 불순물이 주입되어 형성될 수 있다.
도 5는 본 개시의 또 다른 실시 예에 따른 전력 반도체 소자(500)의 개략적인 단면도를 도시한 것이다.
도 5를 참조하면, 본 개시의 또 다른 실시 예에 따른 전력 반도체 소자(500)에서 소자 보호 영역(580)은 에미터 영역(530)이 아닌 바디 영역(520)에 형성될 수 있다.
상기 소자 보호 영역(580)이 상기 바디 영역(520)에 위치하는 경우, 상기 소자 보호 영역(580)과 상기 바디 영역(520)이 쇼트키 접합을 이루게 된다.
따라서 상기 소자 보호 영역(580)은 정공 전류에 대하여 장벽과 같은 역할을 하게 된다.
예를 들어, 상기 소자 보호 영역(580)이 상기 바디 영역(520)에 형성되며, 상기 에미터 영역(530)의 하부에 위치하는 경우에는 정공 정류는 상기 에미터 영역의 하부에 접하기 전에 상기 소자 보호 영역(580)을 우회하여 에미터 금속층(360)을 통해 빠져나가게 된다.
따라서, 상기 소자 보호 영역(580)이 상기 바디 영역(520)에 형성되는 경우, 기생 싸이리스터의 동작을 저지하여, 래치-업이 발생하여 전력 반도체 소자가 파괴되는 것을 방지할 수 있다.
도 6은 본 개시의 또 다른 실시 예에 따른 전력 반도체 소자(600)의 개략적인 단면도를 도시한 것이다.
도 6에서 보는 바와 같이, 전력 반도체 소자(600)가 온(on) 동작을 할 때, 바디 영역(620)의 상기 트랜치 게이트(640)와 접하는 부분에 채널 영역(640)이 형성된다.
전자 전류는 주로 상기 채널 영역(640)을 통하여 흐르게 된다.
따라서, 소자 보호 영역(680)을 채널 영역의 폭만큼 상기 트랜치 게이트(640)에서 떨어져 형성하는 경우, 전자 전류의 흐름을 방해하지 않으면서 기생 싸이리스터의 동작을 저지할 수 있다.
그러므로 본 개시의 또 다른 실시 예에 따른 전력 반도체 소자는 전자 전류의 감소를 최소화하면서, 전력 반도체 소자에서 래치-업이 발생하는 것을 최소화할 수 있다.
또한, 이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속한다.
100: 전력 반도체 소자
110: 드리프트 영역
120: 바디 영역
130: 에미터 영역
140: 트랜치 게이트
150: 콜랙터 영역
160: 에미터 금속층
170: 콜랙터 금속층
180: 소자 보호 영역

Claims (10)

  1. 제1 도전형의 제1 반도체 영역;
    상기 제1 반도체 영역의 상부에 형성되는 제2 도전형의 제2 반도체 영역;
    상기 제2 반도체 영역을 관통하여, 상기 제1 반도체 영역의 일부까지 관입하는 게이트 트랜치; 및
    상기 게이트 트랜치의 양측에 형성되며, 상기 제2 반도체 영역의 상부 내측에 형성되는 제3 반도체 영역; 및
    상기 제3 반도체 영역에 형성되는 소자 보호 영역;을 포함하며,
    상기 소자 보호 영역은 상기 제3 반도체 영역과 상기 제2 반도체 영역이 접하는 부분 중 적어도 일부에 형성되는 전력 반도체 소자.
  2. 제1항에 있어서,
    상기 소자 보호 영역은 NiSi로 형성되는 전력 반도체 소자.
  3. 삭제
  4. 제1항에 있어서,
    상기 소자 보호 영역은 상기 제3 반도체 영역의 하부에 형성되는 전력 반도체 소자.
  5. 제1항에 있어서,
    상기 소자 보호 영역은 상기 제3 반도체 영역의 측면에 형성되는 전력 반도체 소자.
  6. 삭제
  7. 제1 도전형의 제1 반도체 영역;
    상기 제1 반도체 영역의 상부에 형성되는 제2 도전형의 제2 반도체 영역;
    상기 제2 반도체 영역을 관통하여, 상기 제1 반도체 영역의 일부까지 관입하는 게이트 트랜치; 및
    상기 게이트 트랜치의 양측에 형성되며, 상기 제2 반도체 영역의 상부 내측에 형성되는 제3 반도체 영역; 및
    상기 제2 반도체 영역에 형성되는 소자 보호 영역;을 포함하며,
    상기 소자 보호 영역은 상기 제3 반도체 영역의 하부에 형성되는 전력 반도체 소자.
  8. 제7항에 있어서,
    상기 소자 보호 영역은 NiSi로 형성되는 전력 반도체 소자.
  9. 삭제
  10. 제7항에 있어서,
    상기 게이트 트랜치와 상기 제2 반도체 영역이 접하는 부분에 소자의 온 동작시에 형성되는 채널 영역을 더 포함하고,
    상기 소자 보호 영역은 상기 게이트 트랜치로부터 상기 채널 영역의 폭만큼 떨어져서 형성되는 전력 반도체 소자.
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