JPH08293618A - 高耐圧半導体素子 - Google Patents

Abstract

(57)【要約】 【目的】逆回復時に接合終端部が高電圧・高電流密度に
なるのを防止して、安全動作領域を広げること。 【構成】ｎ型ベース層１の表面にｐ型エミッタ層４を囲
むようにｐ型拡散層７を形成する。このｐ型拡散層７は
ｐ型エミッタ層４に接しないように形成する。ｐ型拡散
層７とｐ型エミッタ層４との間のｎ型ベース層１上に絶
縁膜８を介してアノード電極５と一体的に形成された電
極１０を配設する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイオード構造を有す
る高耐圧半導体素子に関する。

【０００２】

【従来の技術】従来より、種々の高耐圧半導体素子が使
用されている。図２３に従来の高耐圧半導体素子の一例
として高耐圧ダイオードの断面図を示す。この図２３に
は、オン状態における素子内の電流密度Ｊの分布も示さ
れている。

【０００３】図中、９１は高抵抗のｎ型ベース層を示し
ており、このｎ型ベース層９１の表面にはｐ型エミッタ
層９４が選択的に拡散形成され、一方、ｎ型ベース層９
１の裏面にはｎ型エミッタ層９２が拡散形成されてい
る。ｐ型エミッタ層９４にはアノード電極９５が設けら
れ、ｎ型エミッタ層９２にはカソード電極９３が設けら
れている。

【０００４】また、この高耐圧ダイオードには、以下の
ような接合終端構造が形成されている。すなわち、ｎ型
ベース層９１の表面には耐圧を高めるための高濃度の深
いｐ型ガードリング層９７がｐ型エミッタ層９４を囲む
ようにｐ型エミッタ層９４に接して形成されている。

【０００５】また、ｎ型ベース層９１の表面にはアノー
ド・カソード間に逆バイアス電圧がかかったときに空乏
層が基板端にまで広がるのを防止するための高濃度のｎ
型ストッパ層９６が形成されている。

【０００６】このように構成された高耐圧ダイオードに
順バイアス電圧を与えてオン状態にすると、ｐ型ガード
リング層９７がアノード電極９５と電気的に接続されて
いるため、ｐ型ガードリング層９７からも正孔の注入が
起こる。さらに、ｐ型ガードリング層９７は濃度が高
く、拡散深さが深いため、ｐ型ガードリング層９７はｐ
型エミッタ層９４よりも高い効率で正孔を注入する。

【０００７】このようにｐ型ガードリング層９７の正孔
注入効率が高くなる結果、ｐ型ガードリング層９７に電
流Ｉが集中し、ｐ型ガードリング層９７の電流密度は高
くなる。

【０００８】図２４は、図２３のダイオードの素子部Ａ
および接合終端部（ｐ型ガードリング層９７）Ｂにおけ
る電流密度Ｊとアノード・カソード間の電圧Ｖとの関係
を示す特性図である。図中、Ｖ１は図２３の電流密度分
布が得られた電圧を示している。

【０００９】電流密度Ｊが低い電圧領域（Ｖ＜Ｖ１）で
は、電圧Ｖが低いほど素子部Ａを主に電流が流れ、素子
全体に均一に電流が流れる。一方、電流密度Ｊが高い電
圧領域（Ｖ＞Ｖ１）では、電圧Ｖが高いほど接合終端部
Ｂを主に電流が流れ、その結果、接合終端部Ｂに電流が
集中する。したがって、大電流を流すために電圧Ｖを大
きくするほど接合終端部Ｂに電流が集中する。

【００１０】このような電流集中が生じているオン状態
から、オフ状態に切り替えると（リバースリカバリ）、
接合終端部は高電圧・高電流密度の状態になる。このよ
うな状態は素子破壊を招く原因となる。このため、従来
の高耐圧ダイオードでは電圧Ｖを大きくできず、安全動
作領域が著しく制限されるという問題があった。

【００１１】

【発明が解決しようとする課題】上述の如く、従来の高
耐圧ダイオードはオン状態のときに接合終端部に電流が
集中し、オン状態からオフ状態に切り替えた時（逆回復
時）に接合終端部が高電圧・高電流密度の状態になるた
め、素子破壊が起こり易く、安全動作領域が著しく制限
されるという問題があった。本発明は、上記事情を考慮
してなされたもので、その目的とするところは、従来よ
りも、安全動作領域の広い高耐圧半導体素子を提供する
ことにある。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る半導体装置（請求項１）は、第１導
電型半導体層と、この第１導電型半導体層の表面に選択
的に形成され、前記第１導電型半導体層とともにダイオ
ードを構成する第１の第２導電型半導体層と、前記第１
導電型半導体層の表面に前記第１の第２導電型半導体層
に接しずに前記第１の第２導電型半導体層を囲むように
形成された第２の第２導電型半導体層と、前記第１の第
２導電型半導体層に設けられた第１の主電極と、前記第
１導電型半導体層に設けられた第２の主電極と、前記第
１の第２導電型半導体層と前記第２の第２導電型半導体
層との間の前記第１導電型半導体層上に絶縁膜を介して
配設された第３の電極とを備えたことを特徴とする。

【００１３】本発明に係る他の半導体装置（請求項２）
は、第１導電型半導体層と、この第１導電型半導体層の
表面に選択的に形成され、前記第１導電型半導体層とと
もに第１のダイオードを構成する第１の第２導電型半導
体層と、前記第１導電型半導体層の表面に、前記第１の
第２導電型半導体層に接しずに前記第１の第２導電型半
導体層を囲むように形成された第２の第２導電型半導体
層と、前記第１の第２導電型半導体層に設けられた第１
の主電極と、前記第１導電型半導体層に設けられた第２
の主電極と、アノード側が前記第２の第２導電型半導体
層に接続され、カソード側が前記第１の主電極に接続さ
れた第２のダイオードとを備えたことを特徴とする。

【００１４】ここで、第３の電極は、第１の主電極と電
気的に接続されていることが好ましい。第３の電極は、
第１の主電極と一体的に形成されていることが好まし
い。

【００１５】上記絶縁膜の厚さは０．５μｍ以下である
ことが好ましい。第１の第２導電型半導体層と第２の第
２導電型半導体層との距離は、上記絶縁膜の厚さの３０
倍以上であることが好ましい。

【００１６】上記絶縁膜は熱酸化膜であることが好まし
い。第２の第２導電型半導体層は、第１の第２導電型半
導体層よりも深く形成されていることが好ましい。

【００１７】第２の第２導電型半導体層の表面不純物濃
度は、第１の第２導電型半導体層の実質的な表面不純物
濃度よりも高いことが好ましい。第２の第２導電型半導
体層の不純物総量は、第１の第２導電型半導体層の実質
的な不純物総量よりも多いことが好ましい。

【００１８】第２の第２導電型半導体層は、第１導電型
半導体層の表面に拡散形成したものでも良いし、第１導
電型半導体層の表面に溝を形成し、この溝内に第２導電
型の不純物を含む半導体層を埋め込んだものでも良い。

【００１９】また、本発明の変形例としては、第１の第
２導電型半導体層を形成せず、第１導電型半導体層に第
１の主電極をショットキー接合させたものがある。ま
た、本発明の他の変形例としては、第３の電極を配設せ
ずに、第１の第２導電型半導体層と第２の第２導電型半
導体層とを半絶縁性の低抗体で接続したものがある。

【００２０】また、本発明の他の変形例としては、第１
の第２導電型半導体層を形成せず、第１導電型半導体層
に第１の主電極をショットキー接合させ、かつ第２の第
２導電型半導体層と上記ショットキー接合の部分（ショ
ットキー接合面）とを交互に配列形成したものがある。
ここで、第２の第２導電型半導体層にガードリングとし
ての第２導電型半導体層を設けても良い。

【００２１】

【作用】本発明（請求項１）によれば、第１の主電極と
第２の主電極との間に順バイアス電圧を与えて、素子を
オン状態にする場合に、第３の電極の下部の第１導電型
半導体層の表面にチャネルが誘起されない電圧、つま
り、第１の第２導電型半導体層と第２の第２導電型半導
体層とが短絡されない電圧、例えば０Ｖを第３の電極に
印加すれば、第２の第２導電型半導体層には電圧は印加
されない。

【００２２】この結果、第１の第２導電型半導体層の実
効的なキャリアの注入効率は第１の第２導電型半導体層
のみで決定され、従来とは異なり、キャリアの注入効率
は高くならない。さらに、第２の第２導電型半導体層か
らのキャリアの注入も起こらない。したがって、オン状
態においては、従来とは異なり、第１の第２導電型半導
体層の端部、第２の第２導電型半導体に電流は集中しな
い。

【００２３】一方、第１の主電極と第２の主電極との間
に逆バイアス電圧を与えて、オン状態からオフ状態に切
り替える場合に、電極の下部の第１導電型半導体層の表
面にチャネルが誘起される電圧、つまり、第１の第２導
電型半導体層と第２の第２導電型半導体層とが短絡され
る電圧、例えば０Ｖを第３の電極に印加すれば、第２の
第２導電型半導体層は、第３の電極、第２の第２導電型
半導体層、第１の第２導電型半導体層等により形成され
るＭＯＳＦＥＴのしきい値電圧に固定される。このしき
い値電圧は、第１の主電極と第２の主電極との間の電圧
に比べて低い電圧である。

【００２４】このため、第１の第２導電型半導体層の端
部にかかる横方向の電界は第２の第２導電型半導体層に
よりシールドされ、第２の第２導電型半導体層の外側に
形成される強電界の影響を受けず、第１の第２導電型半
導体層の端部に形成される横方向の電界は弱いものとな
る。

【００２５】以上の結果、本発明によれば、オン状態で
は接合終端部（第１の第２導電型半導体層の端部、第２
の第２導電型半導体層）に電流は集中せず、オフ状態で
は第１の第２導電型半導体層に形成される電界は弱いの
で、オン状態からオフ状態に切り替えた時（逆回復時）
に第１の第２導電型半導体層の端部、第２の第２導電型
半導体層が高電圧・高電流密度になることはなく、した
がって、素子破壊は起こらず、従来よりも安全動作領域
は広くなる。

【００２６】本発明（請求項２）によれば、オン状態で
は第２のダイオードは逆バイアスされるので、第１の第
２導電型半導体層と第２の第２導電型半導体層とは短絡
されず、オフ状態では第２のダイオードは順バイアスさ
れ、第２の第２導電型半導体層の電圧はほぼ第２のダイ
オードのしきい値電圧に保たれる。

【００２７】したがって、第２のダイオードは上記発明
（請求項１）の第３の電極等により形成されるＭＯＳＦ
ＥＴと同様な働きをするので、上記発明（請求項１）と
同様な作用効果が生じる。

【００２８】

【実施例】以下、図面を参照しながら実施例を説明す
る。 （第１の実施例）図１は、本発明の第１の実施例に係る
高耐圧ダイオードの素子構造を示す断面図である。

【００２９】図中、１は高抵抗のｎ型ベース層を示して
おり、このｎ型ベース層１の表面にはｐ型エミッタ層４
が選択的に拡散形成されている。また、ｎ型ベース層１
の表面にはｐ型エミッタ層４を囲むようにｐ型拡散層７
が形成されている。このｐ型拡散層７はｐ型エミッタ層
４に接していない。ｐ型拡散層７の外側のｎ型ベース層
１の表面には高濃度のｎ型ストッパ層６が形成されてい
る。

【００３０】ここで、ｐ型拡散層７の表面不純物濃度
は、ｐ型エミッタ層４の実質的な表面不純物濃度よりも
高いことが好ましい。また、ｐ型拡散層７の不純物総量
はｐ型エミッタ層４の実質的な不純物総量より多いこと
が好ましい。

【００３１】さらにまた、ｐ型拡散層７はｐ型エミッタ
層４よりも深いほうが好ましい。一方、ｎ型ベース層１
の裏面にはｎ型エミッタ層２が形成されている。このｎ
型エミッタ層２にはカソード電極３が設けられている。
また、ｐ型エミッタ層４にはアノード電極５が設けられ
ている。

【００３２】また、ｐ型エミッタ層４とｐ型拡散層７と
の間のｎ型ベース層１上には絶縁膜８を介して電極１０
が配設され、ｐ型エミッタ層４とｐ型拡散層７とを選択
的に短絡するＭＯＳゲート構造（ｐチャネルＭＯＳＦＥ
Ｔ）が形成されている。

【００３３】ここで、絶縁膜８は熱酸化膜であることが
好ましい。また、絶縁膜８は０．５μｍ以下の膜厚であ
ることが好ましい。また、電極１０はアノード電極５と
一体的に形成されたものである。言い換えれば、アノー
ド電極５はｐ型エミッタ層４からはみだして形成され、
このはみだした部分が第３の電極として用いられる。

【００３４】なお、ｐ型エミッタ層４の周囲全てに上記
ＭＯＳゲート構造を形成する必要はない。このように構
成された高耐圧ダイオードに順バイアス電圧を与えると
素子はオン状態になり、アノード・カソード間に電流が
流れる。このとき、ｐチャネルＭＯＳＦＥＴはｐ型拡散
層７の電圧が低いためオフ状態となるので、ｐ型エミッ
タ層４とｐ型拡散層７とは短絡されず、ｐ型拡散層７に
は電流が流れない。

【００３５】このため、ｐ型拡散層７からの正孔の注入
が起こらない。したがって、オン状態においては、従来
とは異なり、接合終端部（ｐ型エミッタ層４の端部、ｐ
型拡散層７）に電流Ｉは集中しない。

【００３６】このような状態において、逆バイアス電圧
を与えて、オン状態からオフ状態に切り替えると、電極
１０に対してｐ型拡散層７の電圧が、電極１０の下部に
ｐ型チャネルが誘起され、ｐチャネルＭＯＳＦＥＴがオ
ン状態となる電圧（ｐチャネルＭＯＳＦＥＴのしきい値
電圧）に固定される。すなわち、ｐチャネルＭＯＳＦＥ
Ｔはソースホロワであるので、ｐ型拡散層７の電位は、
ｐチャネルＭＯＳＦＥＴのしきい値電圧に固定される。

【００３７】図２にオフ状態の素子内の電界の様子を示
す。図中、９はｐ型チャネルを示している。ｐ型拡散層
７およびｎ型ストッパ層６には横方向の成分が大きい電
界Ｅ２，Ｅ３が形成され、一方、ｐ型エミッタ層４の端
部には横方向の成分が小さい電界Ｅ１が形成される。

【００３８】これはオフ状態ではｐ型エミッタ層４とｐ
型拡散層７とが短絡し、ｐ型拡散層７の電位が低電圧で
あるしきい値電圧（例えばソース・ドレイン間の電圧は
数千Ｖであるがしきい値電圧は４Ｖ程度である）に保た
れる結果、横方向の電界に対してｐ型エミッタ層４がｐ
型拡散層７によりシールドされ、大きい電界Ｅ２の影響
を受け難くなるからである。

【００３９】オン状態では接合終端部（ｐ型エミッタ層
４の端部、ｐ型拡散層７）に電流は集中せず、そして、
オフ状態ではｐ型エミッタ層４の端部に形成される電界
Ｅ１は弱いので、オン状態からオフ状態に切り替えた時
（逆回復時）にｐ型エミッタ層４の端部が高電圧・高電
流密度になることはない。

【００４０】一方、オフ状態でｐ型エミッタ層４と反対
側のｐ型拡散層７の端部に高い電界Ｅ２は形成されるも
のの、オン状態で電流が流れないので、逆回復時にｐ型
拡散層７が高電圧・高電流密度になることはない。

【００４１】したがって、本実施例によれば、逆回復時
に接合終端部が高電圧・高電流密度の状態になることは
ないので、素子破壊は起こらず、従来よりも安全動作領
域が広くなる。

【００４２】図１３を用いて絶縁膜８の膜厚Ｔ_g とｐ型
エミッタ層４からｐ型拡散層７までの距離Ｌとの好まし
い関係について説明する。ｐ型拡散層７に加わる電位を
Ｖ、ｐ型拡散層７に加わる水平方向電界をＥ_H とする
と、Ｅ_H ＝Ｖ／Ｌとなる。

【００４３】十分な耐圧を確保するためには、Ｅ_H ＜
０．１Ｅ_V であることが好ましい。ここで、Ｅ_V はｐ型
拡散層７に加わる垂直方向電界を示している。電位Ｖは
簡単なモデルで、Ｖ＝Ｔ_g ・Ｅ_g ＝Ｔ_g ・ε_B ・Ｅ_V ／
ε_g と表せられる。ここで、Ｅ_g は絶縁膜８に加わる電
界、ε_B はｎ型ベース層１の誘電率、ε_g は絶縁膜の誘
電率を示している。

【００４４】したがって、不等式Ｅ_H ＜０．１Ｅ_V は、
Ｔ_g ・ε_B ・Ｅ_V ／（Ｌ・ε_g ）＜０．１Ｅ_V となり、
この式により、Ｌ＞１０・ε_B ・Ｔ_g ／ε_g が得られ
る。ここで、ｎ型ベース層１の材料がシリコン、絶縁膜
８の材料が酸化シリコンである場合には、１０・ε_B ・
Ｔ_g ／ε_g はほぼ３０Ｔ_g となる。よって、耐圧を確保
するにはＬは３０Ｔ_g より大きいことが望ましい。 （第２の実施例）図３は、本発明の第２の実施例に係る
高耐圧ダイオードの素子構造を示す断面図である。な
お、以下の実施例の図において前出した図と対応する部
分には前出した図と同一符号を付してあり、詳細な説明
は省略する。

【００４５】本実施例の高耐圧ダイオードが第１の実施
例のそれと異なる点は、ｐ型エミッタ層４の表面にｎ型
拡散層１１を選択的に形成して、ｐ型エミッタ層４の正
孔注入効率を小さくすることにより、素子の高速化を図
ったことにある。

【００４６】本実施例によれば、第１の実施例と同様
に、逆回復時に接合終端部が高電圧・高電流密度の状態
になることはないので、ｎ型拡散層１１が存在しても、
ｎ型拡散層１１、ｐ型エミッタ層４およびｎ型ベース層
１からなる寄生トランジスタが動作するために必要なベ
ース電流が流れない。したがって、寄生トランジスタが
動作するという問題は生じない。 （第３の実施例）図４は、本発明の第３の実施例に係る
高耐圧ダイオードの素子構造を示す断面図である。

【００４７】本実施例の高耐圧ダイオードが第１の実施
例のそれと異なる点は、アノード電極５がｐ型エミッタ
層４にショットキー接合され、ｐｎ接合ではなくショッ
トキー接合によりダイオードが形成されていることにあ
る。

【００４８】従来のショットキーダイオードの場合、ｐ
型拡散層７がアノード電極５に接するように形成されて
いるため、素子の安全動作領域が狭くなり、さらにショ
ットキーダイオードの特徴である高速逆回復特性も劣化
する問題がある。

【００４９】しかし、本実施例によれば、オン状態では
アノード電極５とｎ型ベース層１との界面（ショットキ
ー接合面）とｐ型拡散層７とは短絡されず、オフ状態で
はこれらが短絡されるので、オン状態では電流はショッ
トキー接合面を通り、ｐ型拡散層７に電流は集中しな
い。したがって、先の実施例と同様に、安全動作領域は
広くなり、逆回復特性も改善される。 （第４の実施例）図５は、本発明の第４の実施例に係る
高耐圧ダイオードの素子構造を示す断面図である。

【００５０】本実施例の高耐圧ダイオードが第３の実施
例のそれと異なる点は、アノード電極５の端部、言い換
えれば、アノード電極５と電極１０との境界部に浅いｐ
型拡散層１４を形成することにより、オフ状態における
アノード電極５の角からのリーク電流を抑制することに
ある。

【００５１】なお、浅いｐ型拡散層１３の大きさは、オ
ン状態のときに正孔の注入が生じない程度にすることが
望ましい。 （第５の実施例）図６は、本発明の第５の実施例に係る
高耐圧ダイオードの素子構造を示す断面図である。

【００５２】本実施例の高耐圧ダイオードが第１の実施
例のそれと異なる点は、アノード電極５とｐ型拡散層７
とを選択的に短絡するｐチャネルＭＯＳＦＥＴを接合終
端部ではなく、素子領域内に形成したことにある。

【００５３】本実施例によれば、ｐチャネルＭＯＳＦＥ
Ｔが接合終端領域の電界集中の影響を受けなくなるの
で、ｐ型拡散層７の電位がより安定し、本発明の効果を
さらに高めることができる。 （第６の実施例）図７は、本発明の第６の実施例に係る
高耐圧ダイオードの素子構造を示す断面図である。

【００５４】本実施例の高耐圧ダイオードが第１の実施
例のそれと異なる点は、ｐチャネルＭＯＳＦＥＴではな
く、ダイオード７によりアノード電極５とｐ型拡散層７
とを選択的に短絡することにある。ダイオード７は例え
ばポリシリコンなどで形成する。

【００５５】ダイオード７のアノード側はｐ型拡散層７
に接続され、カソード側はアノード電極５に接続されて
いる。この結果、オン状態ではダイオード１４は逆バイ
アスされるので、ｐ型エミッタ層４とｐ型拡散層７とは
短絡されず、オフ状態ではダイオード１４は順バイアス
され、ｐ型拡散層７の電圧はほぼダイオード１４のしき
い値電圧に保たれる。

【００５６】したがって、ダイオード１４は第１の実施
例の電極１０により形成されるｐチャネルＭＯＳＦＥＴ
と同様な働きをするので、第１の実施例と同様な効果が
得られる。

【００５７】なお、本実施例では１つのダイオードの個
数を用いたが、複数のダイオードを順方向に直列に接続
したものを用いても良い。 （第７の実施例）図８は、本発明の第７の実施例に係る
高耐圧ダイオードの素子構造を示す断面図である。

【００５８】本実施例の高耐圧ダイオードが第１の実施
例のそれと異なる点は、素子端部はテーパ状にカットさ
れ、ｐ型拡散層７は接合終端領域の端部にまで形成され
ていることにある。すなわち、本実施例では、ｎ型スト
ッパ層６の代わりにベベル構造により耐圧を高めている
ことにある。 （第８の実施例）図９は、本発明の第８の実施例に係る
高耐圧ダイオードの素子構造を示す断面図である。

【００５９】本実施例の高耐圧ダイオードが第１の実施
例のそれと異なる点は、ｎ型ベース層１の表面にｐ型リ
サーフ層１８をｐ型拡散層７に接して形成したことにあ
る。本実施例によれば、ｐ型リサーフ層１８によりｐ型
拡散層７の電界集中が緩和され、第１の実施例よりもさ
らに耐圧を改善できる。 （第９の実施例）図１０は、本発明の第９の実施例に係
る高耐圧ダイオードの素子構造を示す断面図である。

【００６０】本実施例の高耐圧ダイオードが第１の実施
例のそれと異なる点は、ｎ型ベース層１の表面にｐ型ガ
ードリング層１９を形成したことにある。本実施例によ
れば、ｐ型ガードリング層１９によりｐ型拡散層７の電
界集中が緩和され、第１の実施例よりもさらに耐圧を改
善できる。 （第１０の実施例）図１１は、本発明の第１０の実施例
に係る高耐圧ダイオードの素子構造を示す断面図であ
る。

【００６１】本実施例の特徴は、ＳＩＰＯＳ等の半絶縁
性部材２０によりｐ型エミッタ層４とｐ型拡散層７とを
接続することにより、ｐチャネルＭＯＳＦＥＴと同様な
効果を狙ったことにある。なお、図中、１５は絶縁膜を
示している。

【００６２】オン状態ではアノード・カソード間は導通
状態になるので、アノード・カソード間の抵抗は半絶縁
性部材２０よりも低くなる。したがって、電流はほとん
どアノード・カソード間を流れ、半絶縁性部材２０にほ
とんど電流は流れないので、ｐ型拡散層７とｐ型エミッ
タ層４とは実質的に短絡されない。

【００６３】一方、オフ状態ではアノード・カソード間
にはほとんど電流は流れず、半絶縁性部材２０に流れる
のはリーク電流である。つまり、半絶縁性部材２０に流
れる電流は微小な電流である。したがって、半絶縁性部
材２０に生じる電圧降下は小さく、半絶縁性部材２０の
電圧は低いものとなる。

【００６４】したがって、半絶縁性部材２０は第１の実
施例の電極１０により形成されるｐチャネルＭＯＳＦＥ
Ｔと同様な働きをするので、第１の実施例と同様な効果
が得られる。

【００６５】なお、本実施例の場合、ｐ型拡散層７は必
ずしも必要ではなく、ｐ型拡散層７が無い場合には絶縁
膜１５は不要になる。本実施例によれば、簡単な構造で
ｐチャネルＭＯＳＦＥＴを形成した場合と同様な効果を
得ることが可能である。 （第１１の実施例）図１２は、本発明の第１１の実施例
に係る高耐圧ダイオードの素子構造を示す断面図であ
る。

【００６６】本実施例の高耐圧ダイオードが第１０の実
施例のそれと異なる点は、半絶縁性部材２０の代わりに
浅いｐ型拡散層２２によりｐ型エミッタ層４とｐ型拡散
層７とを接続したことにある。本実施例でも、第１０の
実施例と同様な効果が得られる。 （第１２の実施例）図１４は、本発明の第１２の実施例
に係る高耐圧ダイオードの素子構造を示す断面図であ
る。

【００６７】本実施例の特徴は、図１のｐ型拡散層７を
多段構造にしたことにある。すなわち、図１のｐ型拡散
層７の外側にさらにｐ型拡散層７ａを形成するととも
に、ｐ型拡散層７にｐ型拡散層７ａにまで延びたフロー
ティング電極１７を設けたことにある。

【００６８】本実施例によれば、より広い領域にわたっ
て電位を固定できるので、第１の実施例の効果をより高
くできる。 （第１３の実施例）図１５は、本発明の第１３の実施例
に係る高耐圧ダイオードの素子構造を示す断面図であ
る。

【００６９】本実施例では、ｐ型拡散層７およびショッ
トキー接合面が配列交互に形成された構造となってお
り、図４の高耐圧ダイオードの構造、つまり、ｐ型拡散
層７がショットキー接合面の周りをリング状に囲む構造
とは異なる。ｐ型拡散層７およびショットキー接合面の
形状は例えばストライプ状である。

【００７０】本発明者等の研究によれば、このような構
造であれば、オフ状態には図１５に示すようような等電
位線Ｅａ，Ｅｂ，Ｅｃが形成され、ショットキー接合面
の下部の電界密度は低いものとなることが分かった。

【００７１】したがって、本実施例によれば、ショット
キー接合面における縦方向の電界密度を緩和できるの
で、ショットキーバリアの低下によるリーク電流を低減
できる。また、リーク電流を低減できる分だけ、従来よ
りも高温動作が可能となる。なお、第１〜第１２の実施
例では横方向の電界密度を緩和している。 （第１４の実施例）図１６は、本発明の第１４の実施例
に係る高耐圧ダイオードの素子構造を示す断面図であ
る。

【００７２】本実施例の高耐圧ダイオードが第１３の実
施例のそれと異なる点は、ｐ型拡散層７をトレンチ構造
にしたことにある。すなわち、ｎ型ベース層１の表面に
トレンチ溝を形成し、このトレンチ溝内にｐ型不純物を
含んだ多結晶シリコン層などのｐ型半導体層７ａを埋め
込んだことにある。

【００７３】本実施例でも、第１３の実施例と同様に、
ショットキー接合面の下部の電界密度は低いものとなる
ので、リーク電流の改善や、高温動作が可能となる。 （第１５の実施例）図１７は、本発明の第１５の実施例
に係る高耐圧ダイオードの素子構造を示す断面図であ
る。

【００７４】本実施例の高耐圧ダイオードが第１４の実
施例のそれと異なる点は、ｐ型半導体層７ａとアノード
電極５とを選択的に短絡するｐチャネルＭＯＳＦＥＴを
ｐ型半導体層７ａとは離れた部分あるいはｐ型半導体層
７ａの一部分にのみ形成したことにある。

【００７５】本実施例によれば、ｐチャネルＭＯＳＦＥ
Ｔを必ずしもｐ型半導体層７ａのまわり全てに形成する
必要はないので、素子形成が容易になる。 （第１６の実施例）図１８は本発明の第１６の実施例に
係る高耐圧ダイオードの平面図、図１９は図１８の高耐
圧ダイオードのＡ−Ａ´断面図、図２０は図１９のＢ−
Ｂ´断面斜視図である。この高耐圧ダイオードはアノー
ド電極５がｎ型ベース層１にショットキー接合されたシ
ョットキータイプのものである。

【００７６】本実施例の高耐圧ダイオードが図１５に示
した第１３に実施例のそれと異なる点は、各ｐ型拡散層
７に接続された埋め込みｐ型層１３を設けたことにあ
る。この埋め込みｐ型層１３はショットキー接合面にか
かる縦方向の電界を低くする。埋め込みｐ型層１３は高
密度に形成できるため、ショットキー接合界面にかかる
縦方向の電界密度は第１３の実施例のそれよりも低くで
きる。また、ショットキー接合面積を十分に取れるた
め、素子の有効面積を前の実施例に比べて広くできる。
したがって、第１３の実施例の効果をさらに高めた高耐
圧ダイオード（ショットキーダイオード）が得られるよ
うになる。 （第１７の実施例）図２１は、本発明の第１７の実施例
に係る高耐圧ダイオードの素子構造を示す断面図であ
る。

【００７７】本実施例の特徴は、ＳＯＩ（Semiconducto
r On Insulator）基板を用いて図１の素子構造を横型に
したことにある。ＳＯＩ基板は支持基体２１とＳＯＩ絶
縁膜２２とｎ型ベース層（ＳＯＩ半導体膜）２３により
形成されている。支持基体２１は無くても良い。通常、
ＳＯＩ絶縁膜２２はシリコン酸化膜、ＳＯＩ半導体膜１
はシリコン膜であるが、それぞれに他の絶縁膜、他の半
導体膜を用いても良い。

【００７８】また、本実施例では、ｐ型拡散層７とその
外側のｎ型ベース層１との界面を含むｐ型拡散層７およ
びｎ型ベース層１上に絶縁膜２４を介して電極１０およ
びアノード電極５と一体的に形成された耐圧を高めるた
めのフィールドプレート電極２５を配設している。 （第１８の実施例）図２２は、本発明の第１８の実施例
に係る横型ＩＧＢＴの素子構造を示す断面図である。図
２２（ａ）は非ＩＧＢＴ部分を示す断面図であり、図２
２（ｂ）はＩＧＢＴ部分を示す断面図である。基本的に
は全ての部分を図２２（ｂ）に示す素子構造にしても良
い。

【００７９】図中、３２、２６、２７、２８、２９はそ
れぞれＩＧＢＴの構成するｐ型ドレイン層、ｎ型バッフ
ァ層、ｎ型ベース層（ｎ型ドリフト層）、ｐ型ベース
層、ｎ型ソース層を示している。

【００８０】図２２（ｂ）に示すように、ソース電極３
０はｐ型ベース層２８およびｎ型ソース層２９の両方に
コンタクトしている。ｐ型ドレイン層２４にはドレイン
電極３１が設けられている。

【００８１】ｎ型ソース層２９からｐ型拡散層７にまた
がる領域上には絶縁膜８を介して電極１０が配設されて
いる。この電極１０はＩＧＢＴのｎ型ソース層２９とｎ
型ベース層２７とを選択的に短絡するためのｎチャネル
ＭＯＳＦＥＴと今まで説明したｐチャネルＭＯＳＦＥＴ
とを形成する。また、電極１０はフィールドプレート電
極２３とは一体的に形成されているが、ソース電極３０
とは図示しない絶縁膜により絶縁され、一体的には形成
されていない。

【００８２】また、図２２（ａ）に示すように、部分的
には、ｎ型ソース層２９が形成されていない領域、つま
り、ＩＧＢＴが形成されていない領域が設けられてお
り、この領域ではソース電極３０、電極１０およびフィ
ールドプレート電極２３は一体的に形成されている。

【００８３】ターンオン時にはソース電極３０、電極１
０にドレインに対して正の電圧を印加する。この結果、
上記ｎチャネルＭＯＳＦＥＴがオン状態となりｎ型ソー
ス層２９とｎ型ベース層２７とが短絡して導電変調が起
こり、素子はオン状態となる。

【００８４】このとき、上記ｐチャネルＭＯＳＦＥＴは
オン状態にならないのでｐ型拡散層７とｐ型ベース層２
８とは短絡されない。したがって、第１の実施例と同様
にオン状態では電流の集中は起こらない。

【００８５】一方、ターンオフ時にはソース電極３０、
電極１０にドレインに対して負の電圧を印加する。この
結果、上記ｎチャネルＭＯＳＦＥＴがオフ状態となりｎ
型ソース層２９からｎ型ベース層２７への電子注入が停
止して、素子はオフ状態となる。

【００８６】このとき、上記ｐチャネルＭＯＳＦＥＴは
オン状態になるのでｐ型拡散層７とｐ型ベース層２８と
が短絡し、第１の実施例と同様に、ｐ型ベース層２８の
端部には弱い電界が形成され、さらにオン状態では電流
の集中が起こらないので、従来よりも安全動作領域は広
くなる。

【００８７】さらに、本実施例ではＩＧＢＴが形成され
ていない領域、つまり、オフ時にｐ型拡散層７とｐ型ベ
ース層２８とを選択的に短絡するためだけの領域を形成
している。この領域ではＩＧＢＴの影響を受けずに済む
ので、ｐ型拡散層７の電位を確実に低レベルに固定で
き、第１の実施例と同様な効果を確実に得ることができ
る。

【００８８】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、電極１０を
接合終端領域に形成したが、接合終端領域以外の素子領
域部分内に形成しても良い。すなわち、ショットキー接
合面とｐ型拡散層７とを選択的に短絡するｐ型ＭＯＳゲ
ートを素子領域に形成しても良い。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施できる。

【００８９】

【発明の効果】以上詳述したように本発明によれば、オ
ン状態では第１の第２導電型半導体層および第２の第２
導電型半導体層に電流は集中せず、オフ状態では第１の
第２導電型半導体層の端部に強い電界は形成されない。

【００９０】したがって、オン状態からオフ状態に切り
替えた場合に、第１の第２導電型半導体層および第２の
第２導電型半導体層が高電圧・高電流密度になることが
ないので、従来よりも安全動作領域は広くなる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る高耐圧ダイオード
の素子構造を示す断面図

【図２】図１の高耐圧ダイオードのオフ状態時の素子内
の電界の様子を示す図

【図３】本発明の第２の実施例に係る高耐圧ダイオード
の素子構造を示す断面図

【図４】本発明の第３の実施例に係る高耐圧ダイオード
の素子構造を示す断面図

【図５】本発明の第４の実施例に係る高耐圧ダイオード
の素子構造を示す断面図

【図６】本発明の第５の実施例に係る高耐圧ダイオード
の素子構造を示す断面図

【図７】本発明の第６の実施例に係る高耐圧ダイオード
の素子構造を示す断面図

【図８】本発明の第７の実施例に係る高耐圧ダイオード
の素子構造を示す断面図

【図９】本発明の第８の実施例に係る高耐圧ダイオード
の素子構造を示す断面図

【図１０】本発明の第９の実施例に係る高耐圧ダイオー
ドの素子構造を示す断面図

【図１１】本発明の第１０の実施例に係る高耐圧ダイオ
ードの素子構造を示す断面図

【図１２】本発明の第１１の実施例に係る高耐圧ダイオ
ードの素子構造を示す断面図

【図１３】絶縁膜の膜厚Ｔ_g とｐ型エミッタ層からｐ型
拡散層までの距離Ｌとの好ましい関係を説明するための
図

【図１４】本発明の第１２の実施例に係る高耐圧ダイオ
ードの素子構造を示す断面図

【図１５】本発明の第１３の実施例に係る高耐圧ダイオ
ードの素子構造を示す断面図

【図１６】本発明の第１４の実施例に係る高耐圧ダイオ
ードの素子構造を示す断面図

【図１７】本発明の第１５の実施例に係る高耐圧ダイオ
ードの素子構造を示す断面図

【図１８】本発明の第１６の実施例に係る高耐圧ダイオ
ードの平面図

【図１９】図１８の高耐圧ダイオードのＡ−Ａ´断面図

【図２０】図１８の高耐圧ダイオードのＢ−Ｂ´断面斜
視図

【図２１】本発明の第１７の実施例に係る高耐圧ダイオ
ードの素子構造を示す断面図

【図２２】本発明の第１８の実施例に係る横型ＩＧＢＴ
の素子構造を示す断面図

【図２３】従来の高耐圧ダイオードの素子構造を示す断
面図

【図２４】図２３のダイオードの素子部および接合終端
部における電流密度Ｊとアノード・カソード間の電圧Ｖ
との関係を示す特性図

【符号の説明】

１…ｎ型ベース層（第１導電型半導体層） ２…ｎ型エミッタ層 ３…カソード電極（第２の主電極） ４…ｐ型エミッタ層（第１の第２導電型半導体層） ５…アノード電極（第１の主電極） ６…ｎ型ストッパ層 ７…ｐ型拡散層（第２の第２導電型半導体層） ８…絶縁膜 ９…ｐ型チャネル １０…電極（３第の電極） １１…ｎ型拡散層 １２…埋め込みｐ型層 １３…浅いｐ型拡散層 １４…ダイオード（第２のダイオード） １５…絶縁膜 １７…フローティング電極 １８…ｐ型リサーフ層 １９…ｐ型ガードリング層 ２０…半絶縁性部材 ２１…支持基体 ２２…ＳＯＩ絶縁膜 ２３…ｎ型ベース層（ＳＯＩ半導体膜） ２４…絶縁膜 ２５…フィールドプレート電極 ２６…ｎ型バッファ層 ２７…ｎ型ベース層（ｎ型ドリフト層） ２８…ｐ型ベース層 ２９…ｎ型ソース層 ３０…ソース電極 ３１…ドレイン電極 ３２…ｐ型ドレイン層

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１導電型半導体層と、 この第１導電型半導体層の表面に選択的に形成され、前
   記第１導電型半導体層とともにダイオードを構成する第
   １の第２導電型半導体層と、 前記第１導電型半導体層の表面に前記第１の第２導電型
   半導体層に接しずに前記第１の第２導電型半導体層を囲
   むように形成された第２の第２導電型半導体層と、 前記第１の第２導電型半導体層に設けられた第１の主電
   極と、 前記第１導電型半導体層に設けられた第２の主電極と、 前記第１の第２導電型半導体層と前記第２の第２導電型
   半導体層との間の前記第１導電型半導体層上に絶縁膜を
   介して配設された第３の電極とを具備してなることを特
   徴とする高耐圧半導体素子。
2. 【請求項２】第１導電型半導体層と、 この第１導電型半導体層の表面に選択的に形成され、前
   記第１導電型半導体層とともに第１のダイオードを構成
   する第１の第２導電型半導体層と、 前記第１導電型半導体層の表面に、前記第１の第２導電
   型半導体層に接しずに前記第１の第２導電型半導体層を
   囲むように形成された第２の第２導電型半導体層と、 前記第１の第２導電型半導体層に設けられた第１の主電
   極と、 前記第１導電型半導体層に設けられた第２の主電極と、 アノード側が前記第２の第２導電型半導体層に接続さ
   れ、カソード側が前記第１の主電極に接続された第２の
   ダイオードとを具備してなることを特徴とする高耐圧半
   導体素子。