JPH10335655A - 横型絶縁ゲート型バイポーラトランジスタ - Google Patents
横型絶縁ゲート型バイポーラトランジスタInfo
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- JPH10335655A JPH10335655A JP9144959A JP14495997A JPH10335655A JP H10335655 A JPH10335655 A JP H10335655A JP 9144959 A JP9144959 A JP 9144959A JP 14495997 A JP14495997 A JP 14495997A JP H10335655 A JPH10335655 A JP H10335655A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】ＲＥＳＵＲＦによる高耐圧化と、伝導度変調可
能とすることで低オン損失と、を実現した横型絶縁ゲー
ト型バイポーラトランジスタを提供する。 【解決手段】半導体基体内で第一導電型のコレクタ領域
１０８下から第一導電型のベース領域１０３に向かっ
て、ベース領域とコレクタ領域との距離よりも短い所定
距離までの領域に第二導電型の拡散領域１１０を形成し
た構造。この構造では、ＲＥＳＵＲＦにより第一導電型
のベース利用域近傍の表面電界を緩和でき、かつ第一導
電型のコレクタ領域下の基板に第二導電型の拡散領域を
形成したこと、つまりコレクタ領域の下側に注入された
少数キャリアがＰ-基板に引き込まれるまでの距離を長
くしたので、コレクタ領域近傍の電界も緩和され、高耐
圧が実現でき、かつ注入された少数キャリアが伝導度変
調に十分に寄与できるので、低オン損失が可能になる。
能とすることで低オン損失と、を実現した横型絶縁ゲー
ト型バイポーラトランジスタを提供する。 【解決手段】半導体基体内で第一導電型のコレクタ領域
１０８下から第一導電型のベース領域１０３に向かっ
て、ベース領域とコレクタ領域との距離よりも短い所定
距離までの領域に第二導電型の拡散領域１１０を形成し
た構造。この構造では、ＲＥＳＵＲＦにより第一導電型
のベース利用域近傍の表面電界を緩和でき、かつ第一導
電型のコレクタ領域下の基板に第二導電型の拡散領域を
形成したこと、つまりコレクタ領域の下側に注入された
少数キャリアがＰ-基板に引き込まれるまでの距離を長
くしたので、コレクタ領域近傍の電界も緩和され、高耐
圧が実現でき、かつ注入された少数キャリアが伝導度変
調に十分に寄与できるので、低オン損失が可能になる。
Description
【０００１】
【発明の属する技術分野】この発明は横型の絶縁ゲート
型バイポーラトランジスタに関する。
型バイポーラトランジスタに関する。
【０００２】
【従来の技術】横型絶縁ゲート型バイポーラトランジス
タの第１の従来例としては、例えば図３に示すようなも
のがある。横型絶縁ゲート型バイポーラトランジスタ
は、バイポーラトランジスタとパワーＭＯＳＦＥＴを１
つのチップ内にモノリシックで複合化した素子で、パワ
ーＭＯＳＦＥＴのオン抵抗が高耐圧領域で急速に増大す
るのを抑制することで、パワーロスならびに電圧ロスを
バイポーラトランジスタなみに低減することができる。
タの第１の従来例としては、例えば図３に示すようなも
のがある。横型絶縁ゲート型バイポーラトランジスタ
は、バイポーラトランジスタとパワーＭＯＳＦＥＴを１
つのチップ内にモノリシックで複合化した素子で、パワ
ーＭＯＳＦＥＴのオン抵抗が高耐圧領域で急速に増大す
るのを抑制することで、パワーロスならびに電圧ロスを
バイポーラトランジスタなみに低減することができる。
【０００３】まず構成から説明する。図３において、Ｐ
-基板（１０９）の上面にはＮ-ドリフト領域（３０１）
が形成され、Ｎ-ドリフト領域（３０１）の表面側の一
部にはＰベース領域（１０３）が形成されている。Ｐベ
ース領域（１０３）と或る距離を隔てて、Ｐ+コレクタ
領域（１０８）がＮ-ドリフト領域（３０１）の表面側
に形成されている。Ｐベース領域（１０３）内部におい
て表面側にはＮ+エミッタ領域（１０１）とＰ+ベースコ
ンタクト領域（１０２）がそれぞれ形成されている。Ｐ
ベース領域（１０３）の表面側でＮ+エミッタ領域（１
０１）と隣接してチャネルが形成されるように、Ｐベー
ス領域（１０３）上にはゲート絶縁膜（１０４）を挟ん
でゲート電極（１０５）が形成されている。またＰ+コ
レクタ領域（１０８）の周辺はＮバッファ層（１０７）
に囲まれている。なお、図３に示した従来構造の例は、
代表的な断面構造を簡潔に示したもので、実際は図３の
右端で横方向に折り返した構造が繰り返して配置され
る。
-基板（１０９）の上面にはＮ-ドリフト領域（３０１）
が形成され、Ｎ-ドリフト領域（３０１）の表面側の一
部にはＰベース領域（１０３）が形成されている。Ｐベ
ース領域（１０３）と或る距離を隔てて、Ｐ+コレクタ
領域（１０８）がＮ-ドリフト領域（３０１）の表面側
に形成されている。Ｐベース領域（１０３）内部におい
て表面側にはＮ+エミッタ領域（１０１）とＰ+ベースコ
ンタクト領域（１０２）がそれぞれ形成されている。Ｐ
ベース領域（１０３）の表面側でＮ+エミッタ領域（１
０１）と隣接してチャネルが形成されるように、Ｐベー
ス領域（１０３）上にはゲート絶縁膜（１０４）を挟ん
でゲート電極（１０５）が形成されている。またＰ+コ
レクタ領域（１０８）の周辺はＮバッファ層（１０７）
に囲まれている。なお、図３に示した従来構造の例は、
代表的な断面構造を簡潔に示したもので、実際は図３の
右端で横方向に折り返した構造が繰り返して配置され
る。
【０００４】次に、この従来例の動作を説明する。Ｐ+
ベースコンタクト領域（１０２）とＰ-基板（１０９）
が０Ｖにあるときに、Ｐ+コレクタ領域（１０８）に高
電圧がかかると、ゲート電位が０Ｖもしくはしきい値電
圧以下であれば、チャネルがオフする。そして、Ｐベー
ス領域（１０３）とＮ-ドリフト領域（３０１）で形成
されるＰＮ接合には逆バイアスがかかるので、このＰＮ
接合に沿って、空乏層が拡がる。
ベースコンタクト領域（１０２）とＰ-基板（１０９）
が０Ｖにあるときに、Ｐ+コレクタ領域（１０８）に高
電圧がかかると、ゲート電位が０Ｖもしくはしきい値電
圧以下であれば、チャネルがオフする。そして、Ｐベー
ス領域（１０３）とＮ-ドリフト領域（３０１）で形成
されるＰＮ接合には逆バイアスがかかるので、このＰＮ
接合に沿って、空乏層が拡がる。
【０００５】デバイスがオフしているときに、コレクタ
・エミッタ間にかかる電圧を高耐圧化するには、この空
乏層が十分伸びる必要があり、Ｎ-ドリフト領域（３０
１）の不純物濃度を低くして、すなわち高抵抗化し、か
つ、Ｐベース領域（１０３）からＰ+コレクタ領域（１
０８）までの距離を十分長くとり、Ｎ-ドリフト領域
（３０１）の厚みを厚くする必要がある。この場合、Ｐ
ベース領域（１０３）の深さ方向の拡散形状にエッジが
存在するため、そこに電界が集中しやすい。この部分の
最大電界強度が臨界電界を超えるとブレークダウンをお
こす。
・エミッタ間にかかる電圧を高耐圧化するには、この空
乏層が十分伸びる必要があり、Ｎ-ドリフト領域（３０
１）の不純物濃度を低くして、すなわち高抵抗化し、か
つ、Ｐベース領域（１０３）からＰ+コレクタ領域（１
０８）までの距離を十分長くとり、Ｎ-ドリフト領域
（３０１）の厚みを厚くする必要がある。この場合、Ｐ
ベース領域（１０３）の深さ方向の拡散形状にエッジが
存在するため、そこに電界が集中しやすい。この部分の
最大電界強度が臨界電界を超えるとブレークダウンをお
こす。
【０００６】またゲート電極（１０５）のＰ+コレクタ
（１０８）側のエッジの下の基板表面も電界集中が起こ
りやすいため、この部分は厚いＬＯＣＯＳ酸化膜の上に
ゲート電極のエッジをのせる構造にしてゲートエッジ下
の電界集中を緩和することがよく行われている。いずれ
にせよＰベース領域（１０３）とＮ-ドリフト領域（３
０１）でつくられるＰＮ接合に沿って拡がる空乏層に局
所的に電界が集中しやすい場所が存在することにより耐
圧が決まる。
（１０８）側のエッジの下の基板表面も電界集中が起こ
りやすいため、この部分は厚いＬＯＣＯＳ酸化膜の上に
ゲート電極のエッジをのせる構造にしてゲートエッジ下
の電界集中を緩和することがよく行われている。いずれ
にせよＰベース領域（１０３）とＮ-ドリフト領域（３
０１）でつくられるＰＮ接合に沿って拡がる空乏層に局
所的に電界が集中しやすい場所が存在することにより耐
圧が決まる。
【０００７】デバイスがオンのとき、すなわちゲート電
極（１０５）にしきい値電圧以上の電位が与えられた場
合には、チャネルが導通し、Ｐ+コレクタ領域（１０
８）からＮ+エミッタ領域（１０１）に電流が流れる。
このとき、Ｐ+コレクタ領域（１０８）からは少数キャ
リア（この場合はホール）が注入される。注入されたホ
ールはＮ-ドリフト領域（３０１）を満たし、この領域
の抵抗値を低減する。いわゆる伝導度変調の動作がおこ
るのが絶縁ゲート型バイポーラトランジスタの特徴にな
っている。このため、高耐圧であるにも関わらず、オン
時に低損失を実現している。なお、Ｎバッファ層（１０
７）は、Ｐ+コレクタ領域（１０８）からＮ-ドリフト領
域（３０１）へ注入されるキャリアの量をコントロール
している。
極（１０５）にしきい値電圧以上の電位が与えられた場
合には、チャネルが導通し、Ｐ+コレクタ領域（１０
８）からＮ+エミッタ領域（１０１）に電流が流れる。
このとき、Ｐ+コレクタ領域（１０８）からは少数キャ
リア（この場合はホール）が注入される。注入されたホ
ールはＮ-ドリフト領域（３０１）を満たし、この領域
の抵抗値を低減する。いわゆる伝導度変調の動作がおこ
るのが絶縁ゲート型バイポーラトランジスタの特徴にな
っている。このため、高耐圧であるにも関わらず、オン
時に低損失を実現している。なお、Ｎバッファ層（１０
７）は、Ｐ+コレクタ領域（１０８）からＮ-ドリフト領
域（３０１）へ注入されるキャリアの量をコントロール
している。
【０００８】次に、パワーＭＯＳＦＥＴの高耐圧化手法
としてＲＥＳＵＲＦ（ＲＥducedＳＵＲfaceＦield＝表
面電界の緩和：例えば文献 J.A.Appels and H.M.Vaes
“HighVoltage Thin Layer Devices”IEEE IEDM Diges
t, Abstract 10.1, pp.238-241,1979 参照）技術があ
る。図４は、上記のＲＥＳＵＲＦ技術を適用した第２の
従来例の断面図である。
としてＲＥＳＵＲＦ（ＲＥducedＳＵＲfaceＦield＝表
面電界の緩和：例えば文献 J.A.Appels and H.M.Vaes
“HighVoltage Thin Layer Devices”IEEE IEDM Diges
t, Abstract 10.1, pp.238-241,1979 参照）技術があ
る。図４は、上記のＲＥＳＵＲＦ技術を適用した第２の
従来例の断面図である。
【０００９】まず図４に示したＲＥＳＵＲＦ型パワーＭ
ＯＳＦＥＴの構成を説明する。図４において、Ｐ-基板
（１０９）の上面にはＮ-ドリフト領域（１０６）が形
成され、Ｎ-ドリフト領域（１０６）の表面側の一部に
はＰベース領域（１０３）が形成されている。Ｐベース
領域（１０３）と或る距離を隔てて、Ｎ+ドレイン領域
（４０２）がＮ-ドリフト領域（１０６）の表面側に形
成されている。Ｐベース領域（１０３）内部において表
面側にはＮ+ソース領域（４０１）、Ｐ+ベースコンタク
ト領域（１０２）がそれぞれ形成されている。Ｐベース
領域（１０３）の表面側でＮ+ソース領域（４０１）と
隣接してチャネルが形成されるように、Ｐベース領域
（１０３）の上にゲート絶縁膜（１０４）を挟んでゲー
ト電極（１０５）が形成されている。またＰベース領域
（１０３）内部で、表面からＰ-基板（１０９）に到達
するように深いＰ型の拡散層（１１１）が形成されてい
る。この構造で特徴的なことは、Ｎ-ドリフト領域（１
０６）の厚み（エピタキシャル厚）が比較的薄く形成さ
れていることである。なお、図４に示した第２の従来例
は代表的な断面構造を簡潔に示したもので、実際は図４
の右端で横方向に折り返した構造が繰り返して配置され
る。
ＯＳＦＥＴの構成を説明する。図４において、Ｐ-基板
（１０９）の上面にはＮ-ドリフト領域（１０６）が形
成され、Ｎ-ドリフト領域（１０６）の表面側の一部に
はＰベース領域（１０３）が形成されている。Ｐベース
領域（１０３）と或る距離を隔てて、Ｎ+ドレイン領域
（４０２）がＮ-ドリフト領域（１０６）の表面側に形
成されている。Ｐベース領域（１０３）内部において表
面側にはＮ+ソース領域（４０１）、Ｐ+ベースコンタク
ト領域（１０２）がそれぞれ形成されている。Ｐベース
領域（１０３）の表面側でＮ+ソース領域（４０１）と
隣接してチャネルが形成されるように、Ｐベース領域
（１０３）の上にゲート絶縁膜（１０４）を挟んでゲー
ト電極（１０５）が形成されている。またＰベース領域
（１０３）内部で、表面からＰ-基板（１０９）に到達
するように深いＰ型の拡散層（１１１）が形成されてい
る。この構造で特徴的なことは、Ｎ-ドリフト領域（１
０６）の厚み（エピタキシャル厚）が比較的薄く形成さ
れていることである。なお、図４に示した第２の従来例
は代表的な断面構造を簡潔に示したもので、実際は図４
の右端で横方向に折り返した構造が繰り返して配置され
る。
【００１０】次に、この従来例の動作を説明する。Ｐ+
ベースコンタクト領域（１０２）とＰ-基板（１０９）
が０Ｖにあるときに、Ｎ+ドレイン領域（４０２）に高
電圧がかかると、ゲート電位が０Ｖもしくはしきい値電
圧以下であれば、Ｐベース領域（１０３）とＮ-ドリフ
ト領域（１０６）の間、およびＰ-基板（１０９）とＮ-
ドリフト領域（１０６）の間に高電圧がかかる。
ベースコンタクト領域（１０２）とＰ-基板（１０９）
が０Ｖにあるときに、Ｎ+ドレイン領域（４０２）に高
電圧がかかると、ゲート電位が０Ｖもしくはしきい値電
圧以下であれば、Ｐベース領域（１０３）とＮ-ドリフ
ト領域（１０６）の間、およびＰ-基板（１０９）とＮ-
ドリフト領域（１０６）の間に高電圧がかかる。
【００１１】ＲＥＳＵＲＦ構造ではＮ-ドリフト領域
（１０６）の厚みが薄く、深いＰ型拡散領域（１１１）
によってＰベース領域（１０３）とＰ-基板（１０９）
が導通しているため、空乏層はＰベース領域（１０３）
とＮ-ドリフト領域（１０６）で構成されるＰＮ接合
間、およびＮ-ドリフト領域（１０６）とＰ-基板（１０
９）で形成されるＰＮ接合間に沿っても拡がる。そのた
めＰベース領域（１０３）近傍からＮ+ドレイン領域
（４０２）に向かって、空乏層がＮ-ドリフト領域（１
０６）の全領域を満たしながら拡がって行く。この構造
で、Ｎ-ドリフト領域（１０６）を薄く形成し、かつＰ
ベース領域（１０３）とＮ+ドレイン領域（４０２）間
の距離を十分長くとれば、空乏層がＮ-ドリフト領域
（１０６）の全体を満たすように拡がるため、Ｐベース
領域（１０３）のエッジ近傍に存在した局所的に高い電
界は緩和され、臨界電界に達しない（表面での電界が緩
和される）。このため、高耐圧化を実現できる。
（１０６）の厚みが薄く、深いＰ型拡散領域（１１１）
によってＰベース領域（１０３）とＰ-基板（１０９）
が導通しているため、空乏層はＰベース領域（１０３）
とＮ-ドリフト領域（１０６）で構成されるＰＮ接合
間、およびＮ-ドリフト領域（１０６）とＰ-基板（１０
９）で形成されるＰＮ接合間に沿っても拡がる。そのた
めＰベース領域（１０３）近傍からＮ+ドレイン領域
（４０２）に向かって、空乏層がＮ-ドリフト領域（１
０６）の全領域を満たしながら拡がって行く。この構造
で、Ｎ-ドリフト領域（１０６）を薄く形成し、かつＰ
ベース領域（１０３）とＮ+ドレイン領域（４０２）間
の距離を十分長くとれば、空乏層がＮ-ドリフト領域
（１０６）の全体を満たすように拡がるため、Ｐベース
領域（１０３）のエッジ近傍に存在した局所的に高い電
界は緩和され、臨界電界に達しない（表面での電界が緩
和される）。このため、高耐圧化を実現できる。
【００１２】このようなＲＥＳＵＲＦ技術においては、
横方向に十分な距離をとる必要があるため、高抵抗化が
問題となる。低抵抗化するためには、第１の従来例に示
したような伝導度変調の効果を取り込みたい。そこで容
易に思いつくのはこのＲＥＳＵＲＦ構造において、横型
の絶縁ゲート型バイポーラトランジスタを実現する方法
である。
横方向に十分な距離をとる必要があるため、高抵抗化が
問題となる。低抵抗化するためには、第１の従来例に示
したような伝導度変調の効果を取り込みたい。そこで容
易に思いつくのはこのＲＥＳＵＲＦ構造において、横型
の絶縁ゲート型バイポーラトランジスタを実現する方法
である。
【００１３】図５は、仮りに図３と図４とを合体した場
合に本発明者が考えたＲＥＳＵＲＦ構造の横型絶縁ゲー
ト型バイポーラトランジスタ（以下、仮りに第３の従来
例と記す）を示す断面図である。この構造は第２の従来
例におけるパワーＭＯＳＦＥＴのＮ+ドレイン領域（４
０２）をＰ+コレクタ領域（１０８）に変え、その周り
をＮバッファ層（１０７）で囲んだ構造で、Ｎ+ソース
領域（４０１）の呼び方をＮ+エミッタ領域（１０１）
に変えただけである。その他の構造は図４と同一なので
説明は省略する。この第３の従来例においては、第１の
従来例のよい所と、第２の従来例のよい所を同時に実現
しようとしたもので、動作も２つの従来例の足し算で考
えることができる。
合に本発明者が考えたＲＥＳＵＲＦ構造の横型絶縁ゲー
ト型バイポーラトランジスタ（以下、仮りに第３の従来
例と記す）を示す断面図である。この構造は第２の従来
例におけるパワーＭＯＳＦＥＴのＮ+ドレイン領域（４
０２）をＰ+コレクタ領域（１０８）に変え、その周り
をＮバッファ層（１０７）で囲んだ構造で、Ｎ+ソース
領域（４０１）の呼び方をＮ+エミッタ領域（１０１）
に変えただけである。その他の構造は図４と同一なので
説明は省略する。この第３の従来例においては、第１の
従来例のよい所と、第２の従来例のよい所を同時に実現
しようとしたもので、動作も２つの従来例の足し算で考
えることができる。
【００１４】
【発明が解決しようとする課題】第１の従来例において
は、高耐圧化のためにＮ-ドリフト領域（３０１）の厚
み（エピタキシャル厚）を厚くする必要がある。例えば
６００Ｖ耐圧で、エピタキシャル厚５０μｍという例も
ある。このようなパワーデバイスを、低圧系のデバイス
で構成される各種インターフェイス回路やドライブ回
路、過温度検知回路、過電流検知回路等の付加機能を含
む周辺回路と１チップにモノリシックで集積（ＩＰＤ：
インテリジェントパワーデバイス）化しようとすると、
このエピタキシャル厚の厚みが低耐圧系のデバイスとマ
ッチしない。すなわち低耐圧系に最適なエピタキシャル
厚はせいぜい１０μｍ程度以下であるため、上記のよう
な厚いエピタキシャル厚を使用し、周辺回路に例えばバ
イポーラトランジスタを使用した場合には余分なコレク
タ抵抗が発生し、非現実的である。
は、高耐圧化のためにＮ-ドリフト領域（３０１）の厚
み（エピタキシャル厚）を厚くする必要がある。例えば
６００Ｖ耐圧で、エピタキシャル厚５０μｍという例も
ある。このようなパワーデバイスを、低圧系のデバイス
で構成される各種インターフェイス回路やドライブ回
路、過温度検知回路、過電流検知回路等の付加機能を含
む周辺回路と１チップにモノリシックで集積（ＩＰＤ：
インテリジェントパワーデバイス）化しようとすると、
このエピタキシャル厚の厚みが低耐圧系のデバイスとマ
ッチしない。すなわち低耐圧系に最適なエピタキシャル
厚はせいぜい１０μｍ程度以下であるため、上記のよう
な厚いエピタキシャル厚を使用し、周辺回路に例えばバ
イポーラトランジスタを使用した場合には余分なコレク
タ抵抗が発生し、非現実的である。
【００１５】そのため、ＲＥＳＵＲＦ技術を取り込み、
Ｎ-ドリフト領域の厚み（エピタキシャル厚）を薄くし
たものが第２の従来例であるが、この構造では伝導度変
調がかけられない。そのため、ＲＥＳＵＲＦ構造の横型
絶縁ゲート型バイポーラトランジスタとして考えたのが
第３の従来例である。しかし、この構造では、Ｐ+コレ
クタ領域（１０８）の直下に近接してＰ-基板（１０
９）が形成されているため、デバイスがオンのときにＰ
+コレクタ領域（１０８）からＮ-ドリフト領域（１０
６）に注入される少数キャリアは即座にＰ-基板（１０
９）に取り去られてしまう。そのため、せっかく注入さ
れた少数キャリアは、伝導度変調にほとんど寄与するこ
とがなく、オン時の低損失化ができない。つまり第３の
従来例の構造では実際上は伝導度変調ができない。この
ように、第３の従来例の構造では、高耐圧が実現でき、
かつＩＰＤ化するときに低耐圧系デバイスとのプロセス
整合をとりやすいという利点があるが、伝導度変調でき
ないという問題点があった。
Ｎ-ドリフト領域の厚み（エピタキシャル厚）を薄くし
たものが第２の従来例であるが、この構造では伝導度変
調がかけられない。そのため、ＲＥＳＵＲＦ構造の横型
絶縁ゲート型バイポーラトランジスタとして考えたのが
第３の従来例である。しかし、この構造では、Ｐ+コレ
クタ領域（１０８）の直下に近接してＰ-基板（１０
９）が形成されているため、デバイスがオンのときにＰ
+コレクタ領域（１０８）からＮ-ドリフト領域（１０
６）に注入される少数キャリアは即座にＰ-基板（１０
９）に取り去られてしまう。そのため、せっかく注入さ
れた少数キャリアは、伝導度変調にほとんど寄与するこ
とがなく、オン時の低損失化ができない。つまり第３の
従来例の構造では実際上は伝導度変調ができない。この
ように、第３の従来例の構造では、高耐圧が実現でき、
かつＩＰＤ化するときに低耐圧系デバイスとのプロセス
整合をとりやすいという利点があるが、伝導度変調でき
ないという問題点があった。
【００１６】本発明は、上記のごとき従来技術の問題点
を解決するためになされたものであり、ＲＥＳＵＲＦに
よる高耐圧化を実現し、かつ伝導度変調可能とすること
により、低オン損失を実現することのできる横型絶縁ゲ
ート型バイポーラトランジスタを提供することを目的と
する。
を解決するためになされたものであり、ＲＥＳＵＲＦに
よる高耐圧化を実現し、かつ伝導度変調可能とすること
により、低オン損失を実現することのできる横型絶縁ゲ
ート型バイポーラトランジスタを提供することを目的と
する。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の発明にお
いては、横型の絶縁ゲート型バイポーラトランジスタに
おいて、半導体基体内でコレクタ領域下からベース領域
に向かって、ベース領域とコレクタ領域との距離よりも
短い所定距離までの領域に第二導電型の拡散領域を形成
したものである。また、請求項２に記載の発明において
は、ベース領域の下からコレクタ領域に向かって、ベー
ス領域とコレクタ領域との距離よりも短い所定距離まで
の領域に第一導電型の埋め込み層を形成し、かつベース
領域の表面から埋め込み層に到達する深い第一導電型の
拡散領域を形成したものである。
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の発明にお
いては、横型の絶縁ゲート型バイポーラトランジスタに
おいて、半導体基体内でコレクタ領域下からベース領域
に向かって、ベース領域とコレクタ領域との距離よりも
短い所定距離までの領域に第二導電型の拡散領域を形成
したものである。また、請求項２に記載の発明において
は、ベース領域の下からコレクタ領域に向かって、ベー
ス領域とコレクタ領域との距離よりも短い所定距離まで
の領域に第一導電型の埋め込み層を形成し、かつベース
領域の表面から埋め込み層に到達する深い第一導電型の
拡散領域を形成したものである。
【００１８】
【発明の効果】請求項１においては、ＲＥＳＵＲＦによ
り第一導電型のベース利用域近傍の表面電界を緩和で
き、かつ第一導電型のコレクタ領域下の基板に第二導電
型の拡散領域を形成したこと、つまり、コレクタ領域の
下側に注入された少数キャリアがＰ-基板に引き込まれ
るまでの距離を長くすることにより、コレクタ領域近傍
の電界も緩和されて、高耐圧が実現できると共に、注入
された少数キャリアが伝導度変調に十分寄与することが
出来、低オン損失が可能になる、という効果が得られ
る。特にエピタキシャル層を薄くしても高耐圧デバイス
を形成できるため、ＩＰＤ化する場合には低耐圧系のデ
バイスとのプロセス整合性をとりやすいというメリット
もある。
り第一導電型のベース利用域近傍の表面電界を緩和で
き、かつ第一導電型のコレクタ領域下の基板に第二導電
型の拡散領域を形成したこと、つまり、コレクタ領域の
下側に注入された少数キャリアがＰ-基板に引き込まれ
るまでの距離を長くすることにより、コレクタ領域近傍
の電界も緩和されて、高耐圧が実現できると共に、注入
された少数キャリアが伝導度変調に十分寄与することが
出来、低オン損失が可能になる、という効果が得られ
る。特にエピタキシャル層を薄くしても高耐圧デバイス
を形成できるため、ＩＰＤ化する場合には低耐圧系のデ
バイスとのプロセス整合性をとりやすいというメリット
もある。
【００１９】請求項２においては、第一導電型のベース
領域下に第一導電型の埋め込み層を形成し、かつ該埋め
込み層とベース領域とを接続する拡散領域を形成したこ
とにより、ＲＥＳＵＲＦにより第一導電型のベース利用
域近傍の表面電界を緩和でき、かつ第一導電型のコレク
タ領域下の基板に第二導電型の拡散領域を形成したこ
と、つまり、コレクタ領域の下側に注入された少数キャ
リアがＰ-基板に引き込まれるまでの距離を長くするこ
とにより、コレクタ領域近傍の電界も緩和されて、高耐
圧が実現できると共に、伝導度変調がかけられるので低
オン損失が可能になる、という効果が得られる。
領域下に第一導電型の埋め込み層を形成し、かつ該埋め
込み層とベース領域とを接続する拡散領域を形成したこ
とにより、ＲＥＳＵＲＦにより第一導電型のベース利用
域近傍の表面電界を緩和でき、かつ第一導電型のコレク
タ領域下の基板に第二導電型の拡散領域を形成したこ
と、つまり、コレクタ領域の下側に注入された少数キャ
リアがＰ-基板に引き込まれるまでの距離を長くするこ
とにより、コレクタ領域近傍の電界も緩和されて、高耐
圧が実現できると共に、伝導度変調がかけられるので低
オン損失が可能になる、という効果が得られる。
【００２０】
（第１の実施の形態）図１は、この発明の第１の実施の
形態を示す断面図である。まず構成を説明する。Ｐ-基
板（１０９）の上面にはＮ-ドリフト領域（１０６）が
形成され、Ｎ-ドリフト領域（１０６）の表面側の一部
にはＰベース領域（１０３）が形成されている。Ｐベー
ス領域（１０３）と或る距離（第１の所定距離）を隔て
て、Ｐ+コレクタ領域（１０８）がＮ-ドリフト領域（１
０６）の表面側に形成されている。Ｐベース領域（１０
３）内部において表面側にはＮ+エミッタ領域（１０
１）とＰ+ベースコンタクト領域（１０２）がそれぞれ
形成されている。Ｐベース領域（１０３）の表面側でＮ
+エミッタ領域（１０１）と隣接してチャネルが形成さ
れるように、Ｐベース領域（１０３）の上にゲート絶縁
膜（１０４）を挾んでゲート電極（１０５）が形成され
ている。またＰ+コレクタ領域（１０８）の周辺はＮバ
ッファ層（１０７）に囲まれている。また、Ｐベース領
域（１０３）の表面からＰ-基板（１０９）に到達する
深いＰ型拡散層（１１１）が形成されている。
形態を示す断面図である。まず構成を説明する。Ｐ-基
板（１０９）の上面にはＮ-ドリフト領域（１０６）が
形成され、Ｎ-ドリフト領域（１０６）の表面側の一部
にはＰベース領域（１０３）が形成されている。Ｐベー
ス領域（１０３）と或る距離（第１の所定距離）を隔て
て、Ｐ+コレクタ領域（１０８）がＮ-ドリフト領域（１
０６）の表面側に形成されている。Ｐベース領域（１０
３）内部において表面側にはＮ+エミッタ領域（１０
１）とＰ+ベースコンタクト領域（１０２）がそれぞれ
形成されている。Ｐベース領域（１０３）の表面側でＮ
+エミッタ領域（１０１）と隣接してチャネルが形成さ
れるように、Ｐベース領域（１０３）の上にゲート絶縁
膜（１０４）を挾んでゲート電極（１０５）が形成され
ている。またＰ+コレクタ領域（１０８）の周辺はＮバ
ッファ層（１０７）に囲まれている。また、Ｐベース領
域（１０３）の表面からＰ-基板（１０９）に到達する
深いＰ型拡散層（１１１）が形成されている。
【００２１】図１の構造で特徴的なことは、Ｎ-ドリフ
ト領域（１０６）の厚み（エピタキシャル厚）が比較的
薄く形成されていることと、Ｐ+コレクタ領域（１０
８）の下でＰ-基板（１０９）にＮ-型の拡散層（１１
０）が形成されていることである。このＮ-型の拡散層
（１１０）はＰ+コレクタ領域（１０８）の下から横方
向にＰベース領域（１０３）側に向かって前記第１の所
定距離よりも短い第２の所定距離まで拡散している。な
お、この第１の実施の形態は代表的な断面構造を簡潔に
示したもので、実際は図１の右端で横方向に折り返した
構造が繰り返して配置される。
ト領域（１０６）の厚み（エピタキシャル厚）が比較的
薄く形成されていることと、Ｐ+コレクタ領域（１０
８）の下でＰ-基板（１０９）にＮ-型の拡散層（１１
０）が形成されていることである。このＮ-型の拡散層
（１１０）はＰ+コレクタ領域（１０８）の下から横方
向にＰベース領域（１０３）側に向かって前記第１の所
定距離よりも短い第２の所定距離まで拡散している。な
お、この第１の実施の形態は代表的な断面構造を簡潔に
示したもので、実際は図１の右端で横方向に折り返した
構造が繰り返して配置される。
【００２２】次に、この第１の実施の形態の動作を説明
する。Ｐ+ベースコンタクト領域（１０２）とＰ-基板
（１０９）が０Ｖにあるときに、Ｐ+コレクタ領域（１
０８）に高電圧がかかると、ゲート電位が０Ｖもしくは
しきい値電圧以下であれば、チャネルがオフであるた
め、Ｐベース領域（１０３）とＮ-ドリフト領域（１０
６）で形成されるＰＮ接合に高電圧がかかる。そのた
め、このＰＮ接合に沿って空乏層が拡がる。Ｎ-ドリフ
ト領域（１０６）の厚みが薄く、深いＰ型拡散領域（１
１１）よってＰベース領域（１０３）とＰ-基板（１０
９）が導通しているため、空乏層はＮ-ドリフト領域
（１０６）とＰ-基板（１０９）で形成されるＰＮ接合
間に沿っても拡がる。そのためＰベース領域（１０３）
近傍からＰ+コレクタ領域（１０８）に向かって空乏層
がＮ-ドリフト領域（１０６）全体を満たしながら拡が
って行く。その結果、Ｐベース領域（１０３）のエッジ
近傍に存在した局所的に強い電界は緩和され、臨界電界
に達しない（表面での電界が緩和される）。このため、
高耐圧化を実現できる。
する。Ｐ+ベースコンタクト領域（１０２）とＰ-基板
（１０９）が０Ｖにあるときに、Ｐ+コレクタ領域（１
０８）に高電圧がかかると、ゲート電位が０Ｖもしくは
しきい値電圧以下であれば、チャネルがオフであるた
め、Ｐベース領域（１０３）とＮ-ドリフト領域（１０
６）で形成されるＰＮ接合に高電圧がかかる。そのた
め、このＰＮ接合に沿って空乏層が拡がる。Ｎ-ドリフ
ト領域（１０６）の厚みが薄く、深いＰ型拡散領域（１
１１）よってＰベース領域（１０３）とＰ-基板（１０
９）が導通しているため、空乏層はＮ-ドリフト領域
（１０６）とＰ-基板（１０９）で形成されるＰＮ接合
間に沿っても拡がる。そのためＰベース領域（１０３）
近傍からＰ+コレクタ領域（１０８）に向かって空乏層
がＮ-ドリフト領域（１０６）全体を満たしながら拡が
って行く。その結果、Ｐベース領域（１０３）のエッジ
近傍に存在した局所的に強い電界は緩和され、臨界電界
に達しない（表面での電界が緩和される）。このため、
高耐圧化を実現できる。
【００２３】また、Ｐベース領域（１０３）のエッジ近
傍の表面電界が緩和されると、次に電界がきつくなると
ころはＰ+コレクタ領域（１０８）の浅い拡散層のエッ
ジ部分である。本構成においてはＰ+コレクタ領域（１
０８）の下のＰ-基板（１０９）にＮ-拡散層（１１０）
が形成されているため、Ｐ+コレクタ領域（１０８）と
Ｐ-基板（１０９）の距離が離れている。そのため、Ｐ+
コレクタ領域（１０８）の浅い拡散層のエッジ部分の電
界も緩和され、前記第２、第３の従来例で示したＲＥＳ
ＵＲＦ確造よりも、さらに高耐圧化が可能である。
傍の表面電界が緩和されると、次に電界がきつくなると
ころはＰ+コレクタ領域（１０８）の浅い拡散層のエッ
ジ部分である。本構成においてはＰ+コレクタ領域（１
０８）の下のＰ-基板（１０９）にＮ-拡散層（１１０）
が形成されているため、Ｐ+コレクタ領域（１０８）と
Ｐ-基板（１０９）の距離が離れている。そのため、Ｐ+
コレクタ領域（１０８）の浅い拡散層のエッジ部分の電
界も緩和され、前記第２、第３の従来例で示したＲＥＳ
ＵＲＦ確造よりも、さらに高耐圧化が可能である。
【００２４】デバイスがオンのとき、すなわちゲート電
極（１０５）にしきい値電圧以上の電位が与えられた場
合には、チャネルが導通し、Ｐ+コレクタ領域（１０
８）からＮ+エミッタ領域（１０１）に電流が流れる。
このとき、Ｐ+コレクタ領域（１０８）からは少数キャ
リア（この場合はホール）が注入される。Ｐ+コレクタ
領域（１０８）の下はＮ-ドリフト領域（１０６）に続
いてＰ-基板（１０９）内にＮ-型拡散領域（１１０）が
形成されているため、従来のＲＥＳＵＲＦ構造と比較し
て、注入されたホールはＮ-ドリフト領域（１０６）の
一部を満たすように横方向にも拡がり、この領域の抵抗
値を低減する。いわゆる伝導度変調の動作が部分的にお
こるのが特徴になっている。このため、薄いエピタキシ
ャル厚で、より高耐圧を実現しながら、オン時に低損失
を実現できる。
極（１０５）にしきい値電圧以上の電位が与えられた場
合には、チャネルが導通し、Ｐ+コレクタ領域（１０
８）からＮ+エミッタ領域（１０１）に電流が流れる。
このとき、Ｐ+コレクタ領域（１０８）からは少数キャ
リア（この場合はホール）が注入される。Ｐ+コレクタ
領域（１０８）の下はＮ-ドリフト領域（１０６）に続
いてＰ-基板（１０９）内にＮ-型拡散領域（１１０）が
形成されているため、従来のＲＥＳＵＲＦ構造と比較し
て、注入されたホールはＮ-ドリフト領域（１０６）の
一部を満たすように横方向にも拡がり、この領域の抵抗
値を低減する。いわゆる伝導度変調の動作が部分的にお
こるのが特徴になっている。このため、薄いエピタキシ
ャル厚で、より高耐圧を実現しながら、オン時に低損失
を実現できる。
【００２５】なお、Ｐ-基板（１０９）内に形成された
Ｎ-型拡散領域（１１０）は、オン時の電流パスとは離
れているため、オン抵抗を増加させることはない。ま
た、この構成の作り方に関しては従来の接合分離技術で
十分対応可能で、特にコスト高になるプロセス要因はな
い。
Ｎ-型拡散領域（１１０）は、オン時の電流パスとは離
れているため、オン抵抗を増加させることはない。ま
た、この構成の作り方に関しては従来の接合分離技術で
十分対応可能で、特にコスト高になるプロセス要因はな
い。
【００２６】以上説明してきたように、第１の実施の形
態よれば、ＲＥＳＵＲＦ型の横型絶縁ゲート型バイポー
ラトランジスタにおいて、Ｐ+コレクタ領域下のＰ-基板
にＮ-拡散層を形成したことにより、Ｐベース領域近傍
の表面電界を緩和しながら、Ｐ+コレクタ領域近傍の電
界も緩和されるので高耐圧が実現できるとともに、伝導
度変調がかけられるので低オン損失が可能になる、とい
う効果が得られる。特にエピタキシャル層を薄くしても
高耐圧デバイスを形成できるため、ＩＰＤ化する場合に
は低耐圧系のデバイスとのプロセス整合性をとりやすい
というメリットがある。さらにこの構成が横型パワーＭ
ＯＳＦＥＴであった場合には、伝導度変調はかからない
ものの、従来のＲＥＳＵＲＦ構造と比較してさらに高耐
圧化できることは明らかである。
態よれば、ＲＥＳＵＲＦ型の横型絶縁ゲート型バイポー
ラトランジスタにおいて、Ｐ+コレクタ領域下のＰ-基板
にＮ-拡散層を形成したことにより、Ｐベース領域近傍
の表面電界を緩和しながら、Ｐ+コレクタ領域近傍の電
界も緩和されるので高耐圧が実現できるとともに、伝導
度変調がかけられるので低オン損失が可能になる、とい
う効果が得られる。特にエピタキシャル層を薄くしても
高耐圧デバイスを形成できるため、ＩＰＤ化する場合に
は低耐圧系のデバイスとのプロセス整合性をとりやすい
というメリットがある。さらにこの構成が横型パワーＭ
ＯＳＦＥＴであった場合には、伝導度変調はかからない
ものの、従来のＲＥＳＵＲＦ構造と比較してさらに高耐
圧化できることは明らかである。
【００２７】（第２の実施の形態）次に、図２は本発明
の第２の実施の形態を示す断面図である。構造を説明す
ると、Ｐ-基板（１０９）の上面にはＮ-ドリフト領域
（２０２）が形成され、Ｎ-ドリフト領域（２０２）の
表面側の一部にはＰベース領域（１０３）が形成されて
いる。Ｐベース領域（１０３）と或る距離（第１の所定
距離）を隔てて、Ｐ+コレクタ領域（１０８）がＮ-ドリ
フト領域（２０２）の表面側に形成されている。Ｐベー
ス領域（１０３）内部において表面側にはＮ+エミッタ
領域（１０１）とＰ+ベースコンタクト領域（１０２）
がそれぞれ形成されている。Ｐベース領域（１０３）の
表面側でＮ+エミッタ領域（１０１）と隣接してチャネ
ルが形成されるように、Ｐベース領域（１０３）の上面
にゲート絶縁膜（１０４）を挟んでゲート電極（１０
５）が形成されている。またＰ+コレクタ領域（１０
８）の周辺はＮバッファ層（１０７）に囲まれている。
の第２の実施の形態を示す断面図である。構造を説明す
ると、Ｐ-基板（１０９）の上面にはＮ-ドリフト領域
（２０２）が形成され、Ｎ-ドリフト領域（２０２）の
表面側の一部にはＰベース領域（１０３）が形成されて
いる。Ｐベース領域（１０３）と或る距離（第１の所定
距離）を隔てて、Ｐ+コレクタ領域（１０８）がＮ-ドリ
フト領域（２０２）の表面側に形成されている。Ｐベー
ス領域（１０３）内部において表面側にはＮ+エミッタ
領域（１０１）とＰ+ベースコンタクト領域（１０２）
がそれぞれ形成されている。Ｐベース領域（１０３）の
表面側でＮ+エミッタ領域（１０１）と隣接してチャネ
ルが形成されるように、Ｐベース領域（１０３）の上面
にゲート絶縁膜（１０４）を挟んでゲート電極（１０
５）が形成されている。またＰ+コレクタ領域（１０
８）の周辺はＮバッファ層（１０７）に囲まれている。
【００２８】この構造で特徴的なことは、Ｐベース領域
（１０３）の下でＰ-基板（１０９）とＮ-ドリフト領域
（１０６）の間にはＰ-型の埋め込み層（２０１）が形
成され、Ｎ-ドリフト領域（１０６）の厚みが部分的に
薄くなっていることである。Ｐ型の埋め込み層（２０
１）はＰベース領域（１０３）のエッジよりも横方向
（Ｐ+コレクタ領域１０８側）に前記第１の所定距離よ
りも短い第２の所定距離まで拡散している。またＰベー
ス領域（１０３）の表面からＰ-埋め込み層（２０１）
に到達する深いＰ型拡散層（１１１）が形成されてい
る。なお、図２に示した実施の形態は代表的な断面溝造
を簡潔に示したもので、実際は図２の右端で横方向に折
り返した構造が繰り返して配置される。
（１０３）の下でＰ-基板（１０９）とＮ-ドリフト領域
（１０６）の間にはＰ-型の埋め込み層（２０１）が形
成され、Ｎ-ドリフト領域（１０６）の厚みが部分的に
薄くなっていることである。Ｐ型の埋め込み層（２０
１）はＰベース領域（１０３）のエッジよりも横方向
（Ｐ+コレクタ領域１０８側）に前記第１の所定距離よ
りも短い第２の所定距離まで拡散している。またＰベー
ス領域（１０３）の表面からＰ-埋め込み層（２０１）
に到達する深いＰ型拡散層（１１１）が形成されてい
る。なお、図２に示した実施の形態は代表的な断面溝造
を簡潔に示したもので、実際は図２の右端で横方向に折
り返した構造が繰り返して配置される。
【００２９】次に、第２の実施の形態の動作を説明す
る。Ｐ+ベースコンタクト領域（１０２）とＰ-基板（１
０９）が０Ｖにあるとき、Ｐ+コレクタ領域（１０８）
に高電圧がかかると、ゲート電位が０Ｖもしくはしきい
値電圧以下であれば、チャネルがオフであり、Ｐベース
領域（１０３）とＮ-ドリフト領域（１０６）で形成さ
れるＰＮ接合に高電圧がかかる。そのため、このＰＮ接
合に沿って空乏層が拡がる。
る。Ｐ+ベースコンタクト領域（１０２）とＰ-基板（１
０９）が０Ｖにあるとき、Ｐ+コレクタ領域（１０８）
に高電圧がかかると、ゲート電位が０Ｖもしくはしきい
値電圧以下であれば、チャネルがオフであり、Ｐベース
領域（１０３）とＮ-ドリフト領域（１０６）で形成さ
れるＰＮ接合に高電圧がかかる。そのため、このＰＮ接
合に沿って空乏層が拡がる。
【００３０】この構造では、Ｐ-埋め込み層（２０１）
の存在によりＰベース領域（１０３）近傍のＮ-ドリフ
ト領域（１０６）の厚みは薄くなり、深いＰ型拡散領域
（１１１）によってＰベース領域（１０３）とＰ-埋め
込み層（２０１）とＰ-基板（１０９）が導通している
ため、空乏層はこのＮ-ドリフト領域（１０６）とＰ-埋
め込み層（２０１）で形成されるＰＮ接合間に沿っても
拡がる。そのためＰベース領域（１０３）近傍からＰ+
コレクタ領域（１０８）に向かって空乏層がＮ-ドリフ
ト領域（１０６）全体を満たしながら拡がって行く。そ
の結果、Ｐベース領域（１０３）のエッジ近傍に存在し
た局所的に強い電界は緩和され、臨界電界に達しない
（表面での電界が緩和される）。このため、高耐圧化を
実現できる。
の存在によりＰベース領域（１０３）近傍のＮ-ドリフ
ト領域（１０６）の厚みは薄くなり、深いＰ型拡散領域
（１１１）によってＰベース領域（１０３）とＰ-埋め
込み層（２０１）とＰ-基板（１０９）が導通している
ため、空乏層はこのＮ-ドリフト領域（１０６）とＰ-埋
め込み層（２０１）で形成されるＰＮ接合間に沿っても
拡がる。そのためＰベース領域（１０３）近傍からＰ+
コレクタ領域（１０８）に向かって空乏層がＮ-ドリフ
ト領域（１０６）全体を満たしながら拡がって行く。そ
の結果、Ｐベース領域（１０３）のエッジ近傍に存在し
た局所的に強い電界は緩和され、臨界電界に達しない
（表面での電界が緩和される）。このため、高耐圧化を
実現できる。
【００３１】また、Ｐベース領域（１０３）のエッジ近
傍の表面電界が緩和されると、次に電界がきつくなると
ころはＰ+コレクタ領域（１０８）の浅い拡散層のエッ
ジ部分である。本構成においてはＰ+コレクタ領域（１
０８）と下のＰ-基板（１０９）との距離が離れてい
る。そのため、Ｐ+コレクタ領域（１０８）の浅い拡散
層のエッジ部分の電界が緩和され、さらに高耐圧化が可
能である。
傍の表面電界が緩和されると、次に電界がきつくなると
ころはＰ+コレクタ領域（１０８）の浅い拡散層のエッ
ジ部分である。本構成においてはＰ+コレクタ領域（１
０８）と下のＰ-基板（１０９）との距離が離れてい
る。そのため、Ｐ+コレクタ領域（１０８）の浅い拡散
層のエッジ部分の電界が緩和され、さらに高耐圧化が可
能である。
【００３２】デバイスがオンのとき、すなわちゲート電
極（１０５）にしきい値電圧以上の電位が与えられた場
合にはチャネルが導通し、Ｐ+コレクタ領域（１０８）
からＮ+エミッタ領域（１０１）に電流が流れる。この
とき、Ｐ+コレクタ領域（１０８）からは少数キャリア
（この場合はホール）が注入される。Ｐ+コレクタ領域
（１０８）の下はＮ-ドリフト領域（１０６）が厚く形
成されているため、従来のＲＥＳＵＲＦ構造と比較し
て、注入されたホールはＮ-ドリフト領域（１０６）の
一部を満たすように横方向にも拡がり、この領域の抵抗
値を低減する。いわゆる伝導度変調の動作が部分的にお
こるのが特徴になっている。このため、高耐圧を実現し
ながら、オン時に低損失を実現できる。また、この構成
の作り方に関しては従来の接合分離技術で十分に対応可
能で、特にコスト高になるプロセス要因はない。
極（１０５）にしきい値電圧以上の電位が与えられた場
合にはチャネルが導通し、Ｐ+コレクタ領域（１０８）
からＮ+エミッタ領域（１０１）に電流が流れる。この
とき、Ｐ+コレクタ領域（１０８）からは少数キャリア
（この場合はホール）が注入される。Ｐ+コレクタ領域
（１０８）の下はＮ-ドリフト領域（１０６）が厚く形
成されているため、従来のＲＥＳＵＲＦ構造と比較し
て、注入されたホールはＮ-ドリフト領域（１０６）の
一部を満たすように横方向にも拡がり、この領域の抵抗
値を低減する。いわゆる伝導度変調の動作が部分的にお
こるのが特徴になっている。このため、高耐圧を実現し
ながら、オン時に低損失を実現できる。また、この構成
の作り方に関しては従来の接合分離技術で十分に対応可
能で、特にコスト高になるプロセス要因はない。
【００３３】以上説明してきたように、第２の実施の形
態によれば、ＲＥＳＵＲＦの横型絶縁ゲート型バイポー
ラトランジスタにおいて、Ｐベース領域下にＰ-型埋め
込み層を形成したことにより、Ｐベース領域近傍の表面
電界を緩和しながら、Ｐ+コレクタ領域近傍の電界も緩
和されるので高耐圧が実現できるとともに、伝導度変調
がかけられるので低オン損失が可能になる、という効果
が得られる。また第１の実施の形態よりはエピタキシャ
ル厚が厚めになるが、Ｐ-型埋め込み層を形成して厚み
の薄いＮ-層が実現できるため、ＩＰＤ化する際には高
耐圧デバイスと低耐圧系のデバイスのプロセス整合性で
劣ることはなく、第１の実施の形態と同様の効果が得ら
れる。さらにこの構成が横型パワーＭＯＳＦＥＴであっ
た場合には、伝導度変調はかからないものの、従来のＲ
ＥＳＵＲＦ構造と比較してさらに高耐圧化できることは
明らかである。
態によれば、ＲＥＳＵＲＦの横型絶縁ゲート型バイポー
ラトランジスタにおいて、Ｐベース領域下にＰ-型埋め
込み層を形成したことにより、Ｐベース領域近傍の表面
電界を緩和しながら、Ｐ+コレクタ領域近傍の電界も緩
和されるので高耐圧が実現できるとともに、伝導度変調
がかけられるので低オン損失が可能になる、という効果
が得られる。また第１の実施の形態よりはエピタキシャ
ル厚が厚めになるが、Ｐ-型埋め込み層を形成して厚み
の薄いＮ-層が実現できるため、ＩＰＤ化する際には高
耐圧デバイスと低耐圧系のデバイスのプロセス整合性で
劣ることはなく、第１の実施の形態と同様の効果が得ら
れる。さらにこの構成が横型パワーＭＯＳＦＥＴであっ
た場合には、伝導度変調はかからないものの、従来のＲ
ＥＳＵＲＦ構造と比較してさらに高耐圧化できることは
明らかである。
【図１】本発明の第１の実施の形態の断面構造を示す断
面図。
面図。
【図２】本発明の第２の実施の形態の断面構造を示す断
面図。
面図。
【図３】第１の従来例の断面構造を示す断面図。
【図４】第２の従来例の断面構造を示す断面図。
【図５】第３の従来例の断面構造を示す断面図。
１０１…Ｎ+エミッタ領域 １０２…Ｐ+ベー
スコンタクト領域 １０３…Ｐベース領域 １０４…ゲート
絶縁膜 １０５…ゲート電極 １０６…Ｎ-ドリ
フト領域 １０７…Ｎバッファ層 １０８…Ｐ+コレ
クタ領域 １０９…Ｐ-基板 １１０…Ｎ-拡散
層領域 １１１…深いＰ型拡散層 ２０１…Ｐ-型埋
め込み層 ２０２…Ｎ-ドリフト領域 ３０１…Ｎ-ドリ
フト領域 ４０１…Ｎ+ソース領域 ４０２…Ｎ+ドレ
イン領域
スコンタクト領域 １０３…Ｐベース領域 １０４…ゲート
絶縁膜 １０５…ゲート電極 １０６…Ｎ-ドリ
フト領域 １０７…Ｎバッファ層 １０８…Ｐ+コレ
クタ領域 １０９…Ｐ-基板 １１０…Ｎ-拡散
層領域 １１１…深いＰ型拡散層 ２０１…Ｐ-型埋
め込み層 ２０２…Ｎ-ドリフト領域 ３０１…Ｎ-ドリ
フト領域 ４０１…Ｎ+ソース領域 ４０２…Ｎ+ドレ
イン領域
Claims (2)
- 【請求項１】第一導電型の半導体基体の上面に、第二導
電型の半導体領域が形成され、該半導体領域内で表面側
に第一導電型のベース領域が形成され、該ベース領域と
横方向に第１の所定距離を隔てて表面側に第一導電型高
濃度のコレクタ領域が形成され、該コレクタ領域の周囲
に第二導電型のバッファ領域が形成され、前記ベース領
域内で、表面に第二導電型の高濃度エミッタ領域と第一
導電型の高濃度ベースコンタクト領域が形成され、前記
ベース領域の表面から前記半導体基体に到達する深い第
一導電型の拡散領域が形成され、前記ベース領域上には
ゲート絶縁膜を挟んでゲート電極が形成された横型の絶
縁ゲート型バイポーラトランジスタであって、 前記半導体基体内で、前記コレクタ領域下から前記ベー
ス領域に向かって前記第１の所定距離よりも短い第２の
所定距離までの領域に第二導電型の拡散領域が形成され
ている、ことを特徴とする横型絶縁ゲート型バイポーラ
トランジスタ。 - 【請求項２】第一導電型の半導体基体の上面に、第二導
電型の半導体領域が形成され、該半導体領域内で表面側
に第一導電型のベース領域が形成され、該ベース領域と
横方向に第１の所定距離を隔てて表面側に第一導電型高
濃度のコレクタ領域が形成され、該コレクタ領域の周囲
に第二導電型のバッファ領域が形成され、前記ベース領
域内で、表面に第二導電型の高濃度エミッタ領域と第一
導電型の高濃度ベースコンタクト領域が形成され、前記
ベース領域上にはゲート絶縁膜を挟んでゲート電極が形
成された横型の絶縁ゲート型バイポーラトランジスタで
あって、 前記ベース領域の下から前記コレクタ領域に向かって、
前記第１の所定距離よりも短い第２の所定距離までの領
域に第一導電型の埋め込み層が形成され、前記ベース領
域の表面から前記埋め込み層に到達する深い第一導電型
の拡散領域が形成されている、ことを特徴とする横型絶
縁ゲート型バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9144959A JPH10335655A (ja) | 1997-06-03 | 1997-06-03 | 横型絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9144959A JPH10335655A (ja) | 1997-06-03 | 1997-06-03 | 横型絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335655A true JPH10335655A (ja) | 1998-12-18 |
Family
ID=15374184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9144959A Pending JPH10335655A (ja) | 1997-06-03 | 1997-06-03 | 横型絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898775B1 (ko) * | 2005-12-21 | 2009-05-20 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| CN102487078A (zh) * | 2010-12-06 | 2012-06-06 | 无锡华润上华半导体有限公司 | 绝缘栅双极型功率管及其制造方法 |
-
1997
- 1997-06-03 JP JP9144959A patent/JPH10335655A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898775B1 (ko) * | 2005-12-21 | 2009-05-20 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| US7829955B2 (en) | 2005-12-21 | 2010-11-09 | Mitsubishi Electric Corporation | Semiconductor device |
| US8421157B2 (en) | 2005-12-21 | 2013-04-16 | Mitsubishi Electric Corporation | Semiconductor device |
| CN102487078A (zh) * | 2010-12-06 | 2012-06-06 | 无锡华润上华半导体有限公司 | 绝缘栅双极型功率管及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050621 |