JP3435635B2 - 絶縁ゲート型半導体装置、およびその製造方法ならびにインバータ回路 - Google Patents
絶縁ゲート型半導体装置、およびその製造方法ならびにインバータ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置、およびその製造方法ならびにインバータ回路に
関する。
体装置、およびその製造方法ならびにインバータ回路に
関する。
【０００２】
【背景技術および発明が解決しようとする課題】絶縁ゲ
ート型半導体装置としては、例えば、パワーＭＯＳ（Ｍ
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
電界効果トランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌｏｒ Ｔｒａｎｓｉｓｔｏｒ）
がある。これらの半導体素子は、例えば、電力の変換や
制御に用いられる。
ート型半導体装置としては、例えば、パワーＭＯＳ（Ｍ
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
電界効果トランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌｏｒ Ｔｒａｎｓｉｓｔｏｒ）
がある。これらの半導体素子は、例えば、電力の変換や
制御に用いられる。
【０００３】ところで、これらの半導体素子は、それら
の構造上、寄生バイポーラトランジスタや寄生サイリス
タを有する。寄生バイポーラトランジスタや寄生サイリ
スタが動作すると、これらの半導体素子に過電流が流れ
続け、半導体素子の破壊に至ることがある。この現象を
ラッチアップという。
の構造上、寄生バイポーラトランジスタや寄生サイリス
タを有する。寄生バイポーラトランジスタや寄生サイリ
スタが動作すると、これらの半導体素子に過電流が流れ
続け、半導体素子の破壊に至ることがある。この現象を
ラッチアップという。
【０００４】本発明の目的は、ラッチアップの可能性を
低くすることができる絶縁ゲート型半導体装置、ＩＧＢ
ＴおよびＭＩＳ電界効果トランジスタを提供することで
ある。
低くすることができる絶縁ゲート型半導体装置、ＩＧＢ
ＴおよびＭＩＳ電界効果トランジスタを提供することで
ある。
【０００５】本発明の他の目的は、これらの素子の少な
くとも一つを含むインバータ回路を提供することであ
る。
くとも一つを含むインバータ回路を提供することであ
る。
【０００６】本発明のさらに他の目的は、ラッチアップ
の可能性を低くすることができる絶縁ゲート型半導体装
置の製造方法を提供することである。
の可能性を低くすることができる絶縁ゲート型半導体装
置の製造方法を提供することである。
【０００７】本発明のさらに他の目的は、ＯＮ電圧を低
減することができる絶縁ゲート型半導体装置を提供する
ことである。
減することができる絶縁ゲート型半導体装置を提供する
ことである。
【０００８】
【課題を解決するための手段】本発明は、互いに分離さ
れた複数の分離領域を備えた絶縁ゲート型半導体装置に
おいて、第１導電型の第１半導体領域、第２導電型の第
２半導体領域および第２導電型の第３半導体領域を備
え、少なくとも一つの前記分離領域は、前記第１半導体
領域および前記第２半導体領域を含み、前記第１半導体
領域からは、第１導電型のキャリアが供給され、少なく
とも一つの前記分離領域は、前記第３半導体領域を含
み、前記第３半導体領域を含む前記分離領域には、第１
導電型のキャリアを供給する領域が設けられていない、
絶縁ゲート型半導体装置である。
れた複数の分離領域を備えた絶縁ゲート型半導体装置に
おいて、第１導電型の第１半導体領域、第２導電型の第
２半導体領域および第２導電型の第３半導体領域を備
え、少なくとも一つの前記分離領域は、前記第１半導体
領域および前記第２半導体領域を含み、前記第１半導体
領域からは、第１導電型のキャリアが供給され、少なく
とも一つの前記分離領域は、前記第３半導体領域を含
み、前記第３半導体領域を含む前記分離領域には、第１
導電型のキャリアを供給する領域が設けられていない、
絶縁ゲート型半導体装置である。
【０００９】上記構成の本発明によれば、ラッチアップ
の可能性を低くすることができる。すなわち、本発明に
よれば、分離領域には、第１半導体領域（例えば、ｎ型
のエミッタ領域）を含むものと、そうでないものとがあ
る。第２導電型のキャリア（例えば、正孔）はどちらの
分離領域にも流れる。正孔が、第１半導体領域を含まな
い分離領域に流れれば、ラッチアップは発生しにくい。
本発明は、第１半導体領域を含まない分離領域を設ける
ことにより、ラッチアップの可能性を低くしている。な
お、本発明においては、前記第１半導体領域と前記第３
半導体領域とが、同一の電極に接していることが可能で
ある。
の可能性を低くすることができる。すなわち、本発明に
よれば、分離領域には、第１半導体領域（例えば、ｎ型
のエミッタ領域）を含むものと、そうでないものとがあ
る。第２導電型のキャリア（例えば、正孔）はどちらの
分離領域にも流れる。正孔が、第１半導体領域を含まな
い分離領域に流れれば、ラッチアップは発生しにくい。
本発明は、第１半導体領域を含まない分離領域を設ける
ことにより、ラッチアップの可能性を低くしている。な
お、本発明においては、前記第１半導体領域と前記第３
半導体領域とが、同一の電極に接していることが可能で
ある。
【００１０】上記構成の本発明にかかる絶縁ゲート型半
導体装置は、例えば、以下の（ａ）〜（ｅ）工程によ
り、製造することができる。 （ａ）第１導電型の第１半導体層を形成する工程。 （ｂ）第２導電型の第２半導体層を、前記第１半導体層
上に形成する工程。 （ｃ）前記第２半導体層を複数に分離する工程。 （ｄ）前記複数の第２半導体層の少なくとも一つには、
第１導電型のキャリアを供給する第１導電型の半導体領
域を形成し、かつ、前記複数の第２半導体層の少なくと
も一つには、前記半導体領域を形成しない工程。（ｅ）前記（ｃ）において複数に分離された第２半導体
層のそれぞれに接する電極を形成する工程。
導体装置は、例えば、以下の（ａ）〜（ｅ）工程によ
り、製造することができる。 （ａ）第１導電型の第１半導体層を形成する工程。 （ｂ）第２導電型の第２半導体層を、前記第１半導体層
上に形成する工程。 （ｃ）前記第２半導体層を複数に分離する工程。 （ｄ）前記複数の第２半導体層の少なくとも一つには、
第１導電型のキャリアを供給する第１導電型の半導体領
域を形成し、かつ、前記複数の第２半導体層の少なくと
も一つには、前記半導体領域を形成しない工程。（ｅ）前記（ｃ）において複数に分離された第２半導体
層のそれぞれに接する電極を形成する工程。
【００１１】本発明には、次の構成を加えることができ
る。すなわち、本発明は、さらに、第１導電型の第４半
導体領域および第１導電型の第５半導体領域を備え、前
記第４半導体領域は、前記第３半導体領域を含む前記分
離領域に空乏層が形成可能なように、前記第３半導体領
域と接合し、前記第５半導体領域は、前記第２半導体領
域と前記第４半導体領域との間に形成され、前記第５半
導体領域における第１導電型の不純物濃度は、前記第４
半導体領域における第１導電型の不純物濃度よりも高
い、絶縁ゲート型半導体装置である。
る。すなわち、本発明は、さらに、第１導電型の第４半
導体領域および第１導電型の第５半導体領域を備え、前
記第４半導体領域は、前記第３半導体領域を含む前記分
離領域に空乏層が形成可能なように、前記第３半導体領
域と接合し、前記第５半導体領域は、前記第２半導体領
域と前記第４半導体領域との間に形成され、前記第５半
導体領域における第１導電型の不純物濃度は、前記第４
半導体領域における第１導電型の不純物濃度よりも高
い、絶縁ゲート型半導体装置である。
【００１２】上記構成を加えた本発明によれば、第４半
導体領域と第３半導体領域の接合により形成される空乏
層により、絶縁ゲート型半導体装置の耐圧が維持され
る。
導体領域と第３半導体領域の接合により形成される空乏
層により、絶縁ゲート型半導体装置の耐圧が維持され
る。
【００１３】また、上記構成を加えた本発明によれば、
第５半導体領域により、絶縁ゲート型半導体装置のＯＮ
電圧を下げることができる。すなわち、第２半導体領域
を含む分離領域において、第２導電型のキャリアが第４
半導体領域から第２半導体領域に拡散する割合を低くす
ることにより、第４半導体領域におけるキャリア蓄積を
増大させることができるので、第４半導体領域の抵抗の
上昇を抑えることができる。よって、絶縁ゲート型半導
体装置のＯＮ電圧を低減することができるのである本発
明は、次のような構造にすることができる。すなわち、
本発明は、さらに、前記第５半導体領域と前記第４半導
体領域とで形成されるバリアは、第２導電型のキャリア
が前記第４半導体領域から前記第２半導体領域に拡散で
きない値である、絶縁ゲート型半導体装置である。
第５半導体領域により、絶縁ゲート型半導体装置のＯＮ
電圧を下げることができる。すなわち、第２半導体領域
を含む分離領域において、第２導電型のキャリアが第４
半導体領域から第２半導体領域に拡散する割合を低くす
ることにより、第４半導体領域におけるキャリア蓄積を
増大させることができるので、第４半導体領域の抵抗の
上昇を抑えることができる。よって、絶縁ゲート型半導
体装置のＯＮ電圧を低減することができるのである本発
明は、次のような構造にすることができる。すなわち、
本発明は、さらに、前記第５半導体領域と前記第４半導
体領域とで形成されるバリアは、第２導電型のキャリア
が前記第４半導体領域から前記第２半導体領域に拡散で
きない値である、絶縁ゲート型半導体装置である。
【００１４】上記構成を加えた本発明によれば、第４半
導体領域から流れてきた第２導電型のキャリアは、上記
バリアによってブロックされるので、前記第２半導体領
域に拡散しない。これにより、第２導電型のキャリア
は、第４半導体領域中に蓄積される。なお、第２導電型
のキャリアの一部は、第５半導体領域中の第１導電型の
キャリアと再結合して消滅する。このバリアによるブロ
ックによって、第４半導体領域から流れてきた第２導電
型のキャリアが第２半導体領域に流れるのを防ぐことが
できるので、ラッチアップの防止効果をさらに高めるこ
とができる。そして、第３半導体領域を含む分離領域に
は、第５半導体領域が形成されいないので、第２導電型
のキャリアが流れる経路は、この分離領域により確保さ
れる。
導体領域から流れてきた第２導電型のキャリアは、上記
バリアによってブロックされるので、前記第２半導体領
域に拡散しない。これにより、第２導電型のキャリア
は、第４半導体領域中に蓄積される。なお、第２導電型
のキャリアの一部は、第５半導体領域中の第１導電型の
キャリアと再結合して消滅する。このバリアによるブロ
ックによって、第４半導体領域から流れてきた第２導電
型のキャリアが第２半導体領域に流れるのを防ぐことが
できるので、ラッチアップの防止効果をさらに高めるこ
とができる。そして、第３半導体領域を含む分離領域に
は、第５半導体領域が形成されいないので、第２導電型
のキャリアが流れる経路は、この分離領域により確保さ
れる。
【００１５】本発明には、次の構成を加えることができ
る。すなわち、本発明は、さらに、第１導電型の第６半
導体領域を備え、前記第６半導体領域は、前記第２半導
体領域と前記第５半導体領域との間に形成され、前記第
６半導体領域は、前記第１半導体領域および前記第２半
導体領域を含む前記分離領域に空乏層が形成可能なよう
に、前記第２半導体領域と接合している、絶縁ゲート型
半導体装置である。
る。すなわち、本発明は、さらに、第１導電型の第６半
導体領域を備え、前記第６半導体領域は、前記第２半導
体領域と前記第５半導体領域との間に形成され、前記第
６半導体領域は、前記第１半導体領域および前記第２半
導体領域を含む前記分離領域に空乏層が形成可能なよう
に、前記第２半導体領域と接合している、絶縁ゲート型
半導体装置である。
【００１６】上記構成を加えた本発明によれば、次の作
用効果が生じる。上記バリアが形成される場合、第１半
導体領域および第２半導体領域を含む分離領域には空乏
層が形成されない。したがって、例えば、この分離領域
の幅を広くした場合、第３半導体領域を含む分離領域に
形成される空乏層だけでは、絶縁ゲート型半導体装置の
耐圧が低下することがある。そこで、第６半導体領域を
加えることにより、第１半導体領域および第２半導体領
域を含む分離領域にも空乏層が形成可能なようにし、絶
縁ゲート型半導体装置の耐圧の低下を防ぐことができ
る。
用効果が生じる。上記バリアが形成される場合、第１半
導体領域および第２半導体領域を含む分離領域には空乏
層が形成されない。したがって、例えば、この分離領域
の幅を広くした場合、第３半導体領域を含む分離領域に
形成される空乏層だけでは、絶縁ゲート型半導体装置の
耐圧が低下することがある。そこで、第６半導体領域を
加えることにより、第１半導体領域および第２半導体領
域を含む分離領域にも空乏層が形成可能なようにし、絶
縁ゲート型半導体装置の耐圧の低下を防ぐことができ
る。
【００１７】本発明は、互いに分離された複数の分離領
域を備えた絶縁ゲート型半導体装置において、第１導電
型の第１半導体領域、第２導電型の第２半導体領域、第
１導電型の第３半導体領域および第１導電型の第４半導
体領域を備え、前記分離領域は、前記第１半導体領域、
前記第２半導体領域および前記第４半導体領域を含み、
前記第１半導体領域からは、第１導電型のキャリアが供
給され、少なくとも一つの前記分離領域は、前記第３半
導体領域を含み、前記第３半導体領域と前記第４半導体
領域とで形成されるバリアは、第２導電型のキャリアが
前記第４半導体領域から前記第２半導体領域に拡散でき
ない値であり、少なくとも一つの前記分離領域には、前
記第３半導体領域が形成されておらず、前記第４半導体
領域は、この分離領域に空乏層が形成可能なように、前
記第２半導体領域と接合している、絶縁ゲート型半導体
装置である。
域を備えた絶縁ゲート型半導体装置において、第１導電
型の第１半導体領域、第２導電型の第２半導体領域、第
１導電型の第３半導体領域および第１導電型の第４半導
体領域を備え、前記分離領域は、前記第１半導体領域、
前記第２半導体領域および前記第４半導体領域を含み、
前記第１半導体領域からは、第１導電型のキャリアが供
給され、少なくとも一つの前記分離領域は、前記第３半
導体領域を含み、前記第３半導体領域と前記第４半導体
領域とで形成されるバリアは、第２導電型のキャリアが
前記第４半導体領域から前記第２半導体領域に拡散でき
ない値であり、少なくとも一つの前記分離領域には、前
記第３半導体領域が形成されておらず、前記第４半導体
領域は、この分離領域に空乏層が形成可能なように、前
記第２半導体領域と接合している、絶縁ゲート型半導体
装置である。
【００１８】本発明によれば、絶縁ゲート型半導体装置
のＯＮ電圧を低減することができる。すなわち、第３半
導体領域と第４半導体領域とで形成されるバリアは、第
２導電型のキャリアが第４半導体領域から第２半導体領
域に拡散できない値である。このため、第３半導体領域
を含む分離領域において、第２導電型のキャリアが第３
半導体領域から第２半導体領域に拡散するのを阻止でき
るので、この部分の抵抗は上昇しない。よって、絶縁ゲ
ート型半導体装置のＯＮ電圧を低減することができるの
である。
のＯＮ電圧を低減することができる。すなわち、第３半
導体領域と第４半導体領域とで形成されるバリアは、第
２導電型のキャリアが第４半導体領域から第２半導体領
域に拡散できない値である。このため、第３半導体領域
を含む分離領域において、第２導電型のキャリアが第３
半導体領域から第２半導体領域に拡散するのを阻止でき
るので、この部分の抵抗は上昇しない。よって、絶縁ゲ
ート型半導体装置のＯＮ電圧を低減することができるの
である。
【００１９】そして、少なくとも一つの分離領域に、第
３半導体領域を形成しないことにより、第２導電型のキ
ャリアが流れる経路を確保している。
３半導体領域を形成しないことにより、第２導電型のキ
ャリアが流れる経路を確保している。
【００２０】本発明は、直流電力を交流電力に変換する
インバータ回路であって、前記絶縁ゲート型半導体装置
のいずれかを含む、インバータ回路である。
インバータ回路であって、前記絶縁ゲート型半導体装置
のいずれかを含む、インバータ回路である。
【００２１】前述のように、前記絶縁ゲート型半導体装
置によれば、ラッチアップの可能性を低減させることが
できる。本発明にかかるインバータ回路は、これらの半
導体装置を含むので、インバータ回路の信頼性を向上さ
せることができる。
置によれば、ラッチアップの可能性を低減させることが
できる。本発明にかかるインバータ回路は、これらの半
導体装置を含むので、インバータ回路の信頼性を向上さ
せることができる。
【００２２】
【発明の実施の形態】［第１実施形態］
｛構造の説明｝図１は、本発明の第１実施形態にかかる
ＩＧＢＴ１の断面図である。まず、ＩＧＢＴ１の断面構
造について説明する。
ＩＧＢＴ１の断面図である。まず、ＩＧＢＴ１の断面構
造について説明する。
【００２３】ＩＧＢＴ１は、ｐ+型コレクタ領域１０、
ｎ型ベース領域１２、ｐ型ベース領域１４ａ、１４ｂ、
ｎ+型エミッタ領域１６ａ、１６ｂおよびトレンチゲー
ト電極１８ａ、１８ｂ、１８ｃを備える。ｎ+型エミッ
タ領域１６ａ、１６ｂは、第１半導体領域の一例であ
る。ｐ型ベース領域１４ａは、第２半導体領域の一例で
ある。ｐ型ベース領域１４ｂは、第３半導体領域の一例
である。ｎ型ベース領域１２は、第４半導体領域の一例
である。
ｎ型ベース領域１２、ｐ型ベース領域１４ａ、１４ｂ、
ｎ+型エミッタ領域１６ａ、１６ｂおよびトレンチゲー
ト電極１８ａ、１８ｂ、１８ｃを備える。ｎ+型エミッ
タ領域１６ａ、１６ｂは、第１半導体領域の一例であ
る。ｐ型ベース領域１４ａは、第２半導体領域の一例で
ある。ｐ型ベース領域１４ｂは、第３半導体領域の一例
である。ｎ型ベース領域１２は、第４半導体領域の一例
である。
【００２４】ｐ+型コレクタ領域１０は、シリコン基板
に形成されている。ｐ+型コレクタ領域１０上には、ｎ+
型バッファ領域２０が形成されている。ｐ+型コレクタ
領域１０下には、電極３４が形成されている。ｎ+型バ
ッファ領域２０上には、ｎ型ベース領域１２が形成され
ている。ｎ型ベース領域１２上には、ｐ型ベース領域１
４が形成されている。
に形成されている。ｐ+型コレクタ領域１０上には、ｎ+
型バッファ領域２０が形成されている。ｐ+型コレクタ
領域１０下には、電極３４が形成されている。ｎ+型バ
ッファ領域２０上には、ｎ型ベース領域１２が形成され
ている。ｎ型ベース領域１２上には、ｐ型ベース領域１
４が形成されている。
【００２５】トレンチゲート電極１８ａ、１８ｂ、１８
ｃは、それぞれ、トレンチ２２ａ、２２ｂ、２２ｃに埋
め込まれている。トレンチ２２ａ、２２ｂ、２２ｃは、
ｐ型ベース領域１４を貫通し、ｎ型ベース領域１２に到
達している。ここで、トレンチ２２ａとトレンチ２２ｂ
とで挟まれたｐ型ベース領域１４を、ｐ型ベース領域１
４ａとする。また、トレンチ２２ｂとトレンチ２２ｃと
で挟まれたｐ型ベース領域１４を、ｐ型ベース領域１４
ｂとする。
ｃは、それぞれ、トレンチ２２ａ、２２ｂ、２２ｃに埋
め込まれている。トレンチ２２ａ、２２ｂ、２２ｃは、
ｐ型ベース領域１４を貫通し、ｎ型ベース領域１２に到
達している。ここで、トレンチ２２ａとトレンチ２２ｂ
とで挟まれたｐ型ベース領域１４を、ｐ型ベース領域１
４ａとする。また、トレンチ２２ｂとトレンチ２２ｃと
で挟まれたｐ型ベース領域１４を、ｐ型ベース領域１４
ｂとする。
【００２６】トレンチ２２ａとトレンチゲート電極１８
ａとの間、トレンチ２２ｂとトレンチゲート電極１８ｂ
との間、トレンチ２２ｃとトレンチゲート電極１８ｃと
の間には、それぞれシリコン酸化層２４が形成されてい
る。シリコン酸化層２４のうち、ｐ型ベース領域１４
ａ、１４ｂと面している部分が、ゲート絶縁層となる。
なお、シリコン酸化層２４の代わりに、他の絶縁層を用
いることもできる。
ａとの間、トレンチ２２ｂとトレンチゲート電極１８ｂ
との間、トレンチ２２ｃとトレンチゲート電極１８ｃと
の間には、それぞれシリコン酸化層２４が形成されてい
る。シリコン酸化層２４のうち、ｐ型ベース領域１４
ａ、１４ｂと面している部分が、ゲート絶縁層となる。
なお、シリコン酸化層２４の代わりに、他の絶縁層を用
いることもできる。
【００２７】領域２６ａは、トレンチ２２ａとトレンチ
２２ｂとで規定される領域である。領域２６ｂは、トレ
ンチ２２ｂとトレンチ２２ｃとで規定される領域であ
る。領域２６ａと領域２６ｂとは、トレンチ２２ｂによ
り分離されている。領域２６ａ、２６ｂは、分離領域の
一例である。
２２ｂとで規定される領域である。領域２６ｂは、トレ
ンチ２２ｂとトレンチ２２ｃとで規定される領域であ
る。領域２６ａと領域２６ｂとは、トレンチ２２ｂによ
り分離されている。領域２６ａ、２６ｂは、分離領域の
一例である。
【００２８】領域２６ａには、ｎ+型シリコン単結晶領
域２８が形成されている。ｎ+型シリコン単結晶領域２
８は、ｐ型ベース領域１４ａとｎ型ベース領域１２との
間に位置している。ｎ+型シリコン単結晶領域２８とｐ
型ベース領域１４ａとで、接合部４０が形成されてい
る。ｎ+型シリコン単結晶領域２８は、第５半導体領域
の一例である。すなわち、ｎ+型シリコン単結晶領域２
８とｎ型ベース領域１２の濃度差により形成されるポテ
ンシャルバリアは、ホールがｎ型ベース領域１２からｐ
型ベース領域１４ａに拡散できない値である。ｎ+型シ
リコン単結晶領域２８の機能の詳細については、｛動作
の説明｝のところで説明する。
域２８が形成されている。ｎ+型シリコン単結晶領域２
８は、ｐ型ベース領域１４ａとｎ型ベース領域１２との
間に位置している。ｎ+型シリコン単結晶領域２８とｐ
型ベース領域１４ａとで、接合部４０が形成されてい
る。ｎ+型シリコン単結晶領域２８は、第５半導体領域
の一例である。すなわち、ｎ+型シリコン単結晶領域２
８とｎ型ベース領域１２の濃度差により形成されるポテ
ンシャルバリアは、ホールがｎ型ベース領域１２からｐ
型ベース領域１４ａに拡散できない値である。ｎ+型シ
リコン単結晶領域２８の機能の詳細については、｛動作
の説明｝のところで説明する。
【００２９】領域２６ａには、ｎ+型エミッタ領域１６
ａ、１６ｂが形成されている。ｎ+型エミッタ領域１６
ａ、１６ｂは、ｐ型ベース領域１４ａの表面に、互いに
間隔を設けて位置している。ｎ+型エミッタ領域１６ａ
は、トレンチ２２ａと接触している。ｎ+型エミッタ領
域１６ｂは、トレンチ２２ｂと接触している。
ａ、１６ｂが形成されている。ｎ+型エミッタ領域１６
ａ、１６ｂは、ｐ型ベース領域１４ａの表面に、互いに
間隔を設けて位置している。ｎ+型エミッタ領域１６ａ
は、トレンチ２２ａと接触している。ｎ+型エミッタ領
域１６ｂは、トレンチ２２ｂと接触している。
【００３０】領域２６ｂ中には、ｎ型ベース領域１２と
ｐ型ベース領域１４ｂとで、接合部３８が形成されてい
る。ｐ型ベース領域１４ｂには、エミッタ領域が形成さ
れていない。
ｐ型ベース領域１４ｂとで、接合部３８が形成されてい
る。ｐ型ベース領域１４ｂには、エミッタ領域が形成さ
れていない。
【００３１】図１では、ｎ+型エミッタ領域１６ａ、１
６ｂが形成された領域２６ａ、ｎ+型エミッタ領域１６
ａ、１６ｂが形成されていない領域２６ｂは、それぞ
れ、一つづつしか表れていない。ＩＧＢＴ１は、これら
の領域を、それぞれ、複数づつ備える。
６ｂが形成された領域２６ａ、ｎ+型エミッタ領域１６
ａ、１６ｂが形成されていない領域２６ｂは、それぞ
れ、一つづつしか表れていない。ＩＧＢＴ１は、これら
の領域を、それぞれ、複数づつ備える。
【００３２】トレンチ２２ａ、２２ｂ、２２ｃ上には、
酸化層３０が形成されている。酸化層３０を覆うよう
に、電極３２が形成されている。電極３２は、ｎ+型エ
ミッタ領域１６ａ、１６ｂおよびｐ型ベース領域１４
ａ、１４ｂと接触している。
酸化層３０が形成されている。酸化層３０を覆うよう
に、電極３２が形成されている。電極３２は、ｎ+型エ
ミッタ領域１６ａ、１６ｂおよびｐ型ベース領域１４
ａ、１４ｂと接触している。
【００３３】次に、ＩＧＢＴ１の平面構造について説明
する。図２は、ＩＧＢＴ１の平面図である。ただし、電
極３２、酸化層３０は省略している。図２のＩＧＢＴ１
をＡ−Ａ線に沿って切断した断面図が図１である。図２
に示すように、領域２６ａと領域２６ｂとは、トレンチ
２２ｂによって分離されている。領域２６ａには、複数
のｐ型ベース領域１４ａが形成されている。ｐ型ベース
領域１４ａの周りには、ｎ+型エミッタ領域１６（１６
ａ、１６ｂ）が形成されている。一方、領域２６ｂのｐ
型ベース領域１４ｂには、エミッタ領域が形成されてい
ない。
する。図２は、ＩＧＢＴ１の平面図である。ただし、電
極３２、酸化層３０は省略している。図２のＩＧＢＴ１
をＡ−Ａ線に沿って切断した断面図が図１である。図２
に示すように、領域２６ａと領域２６ｂとは、トレンチ
２２ｂによって分離されている。領域２６ａには、複数
のｐ型ベース領域１４ａが形成されている。ｐ型ベース
領域１４ａの周りには、ｎ+型エミッタ領域１６（１６
ａ、１６ｂ）が形成されている。一方、領域２６ｂのｐ
型ベース領域１４ｂには、エミッタ領域が形成されてい
ない。
【００３４】なお、図１および図２に示すＩＧＢＴ１の
各領域の導電型は、逆の導電型でもよい。このことは、
後で説明する他の実施形態でも言えることである。
各領域の導電型は、逆の導電型でもよい。このことは、
後で説明する他の実施形態でも言えることである。
【００３５】また、ＩＧＢＴ１はトレンチゲート型であ
る。ＩＧＢＴ１はプレーナ型にも適用することができ
る。このことは、後で説明する他の実施形態でも言える
ことである。
る。ＩＧＢＴ１はプレーナ型にも適用することができ
る。このことは、後で説明する他の実施形態でも言える
ことである。
【００３６】また、ＩＧＢＴ１において、トレンチ２２
ａ、２２ｂ、２２ｃにより、領域２６ａ、２６ｂを規定
している。ＩＧＢＴ１は、例えば、ＬＯＣＯＳ法のよう
な他の分離技術により、領域２６ａ、２６ｂを規定して
もよい。このことは、後で説明する他の実施形態でも言
えることである。
ａ、２２ｂ、２２ｃにより、領域２６ａ、２６ｂを規定
している。ＩＧＢＴ１は、例えば、ＬＯＣＯＳ法のよう
な他の分離技術により、領域２６ａ、２６ｂを規定して
もよい。このことは、後で説明する他の実施形態でも言
えることである。
【００３７】｛動作の説明｝ＩＧＢＴ１の動作を図１を
用いて説明する。まず、ターンＯＮから説明する。
用いて説明する。まず、ターンＯＮから説明する。
【００３８】（１）トレンチゲート電極１８ａ、１８
ｂ、１８ｃに正電圧（例えば、１０〜２０Ｖ）を印加す
る。これにより、ｐ型ベース領域１４ａ、１４ｂにはｎ
チャネル３６が形成される。
ｂ、１８ｃに正電圧（例えば、１０〜２０Ｖ）を印加す
る。これにより、ｐ型ベース領域１４ａ、１４ｂにはｎ
チャネル３６が形成される。
【００３９】（２）電極３４に正電圧を印加する。電極
３２は接地する。これにより、ｐ+型コレクタ領域１０
とｎ型ベース領域１２との間に順バイアス電圧が印加さ
れる。この結果、ｐ+型コレクタ領域１０からｎ型ベー
ス領域１２へ正孔が注入される。
３２は接地する。これにより、ｐ+型コレクタ領域１０
とｎ型ベース領域１２との間に順バイアス電圧が印加さ
れる。この結果、ｐ+型コレクタ領域１０からｎ型ベー
ス領域１２へ正孔が注入される。
【００４０】（３）注入された正孔の数と同じだけの数
の電子が、ｎ型ベース領域１２およびｎ+型シリコン単
結晶領域２８に集まるので、これらの領域の抵抗が低下
する。これを、電導度変調という。
の電子が、ｎ型ベース領域１２およびｎ+型シリコン単
結晶領域２８に集まるので、これらの領域の抵抗が低下
する。これを、電導度変調という。
【００４１】以上により、ＩＧＢＴ１がＯＮ状態とな
る。電子はｎ+型エミッタ領域１６ａ、１６ｂから供給
され、領域２６ａを流れ、ｎ型ベース領域１２、ｎ+型
バッファ領域２０およびｐ+型コレクタ領域１０を通
り、電極３４に至る。
る。電子はｎ+型エミッタ領域１６ａ、１６ｂから供給
され、領域２６ａを流れ、ｎ型ベース領域１２、ｎ+型
バッファ領域２０およびｐ+型コレクタ領域１０を通
り、電極３４に至る。
【００４２】ホールは、ｐ+型コレクタ領域１０から供
給され、ｎ+型バッファ領域２０およびｎ型ベース領域
１２を通り、領域２６ａおよび領域２６ｂに流れ込む。
領域２６ａに流れ込んだ正孔は、ｎ+型シリコン単結晶
領域２８に至る。ｎ+型シリコン単結晶領域２８はホー
ルに対してバリアとなり、ホールがｐ型ベース領域１４
ａに流れ込むのを阻止する。一方、領域２６ｂに流れ込
んだ正孔は、ｐ型ベース領域１４ｂを流れ、電極３２に
至る。
給され、ｎ+型バッファ領域２０およびｎ型ベース領域
１２を通り、領域２６ａおよび領域２６ｂに流れ込む。
領域２６ａに流れ込んだ正孔は、ｎ+型シリコン単結晶
領域２８に至る。ｎ+型シリコン単結晶領域２８はホー
ルに対してバリアとなり、ホールがｐ型ベース領域１４
ａに流れ込むのを阻止する。一方、領域２６ｂに流れ込
んだ正孔は、ｐ型ベース領域１４ｂを流れ、電極３２に
至る。
【００４３】次に、ターンＯＦＦを説明する。
【００４４】（１）トレンチゲート電極１８ａ、１８
ｂ、１８ｃに印加される電圧を、しきい値電圧以下（例
えば、０〜−２０Ｖ）にする。これにより、ｎチャネル
３６が消失する。
ｂ、１８ｃに印加される電圧を、しきい値電圧以下（例
えば、０〜−２０Ｖ）にする。これにより、ｎチャネル
３６が消失する。
【００４５】（２）ｐ+型コレクタ領域１０からｎ型ベ
ース領域１２への正孔注入が停止する。すでに、注入さ
れている正孔も寿命がつきて減少する。ｎ型ベース領域
１２およびｎ+型シリコン単結晶領域２８に残留してい
る正孔は、領域２６ｂに流れ、ｐ型ベース領域１４ｂを
通り、電極３２に至る。
ース領域１２への正孔注入が停止する。すでに、注入さ
れている正孔も寿命がつきて減少する。ｎ型ベース領域
１２およびｎ+型シリコン単結晶領域２８に残留してい
る正孔は、領域２６ｂに流れ、ｐ型ベース領域１４ｂを
通り、電極３２に至る。
【００４６】以上により、ＩＧＢＴ１がＯＦＦ状態とな
る。ここで、ＯＦＦ時において、領域２６ｂ中の接合部
３８からｐ型ベース領域１４ｂおよびｎ型ベース領域１
２へ延びた空乏層により、ＩＧＢＴ１の耐圧を維持す
る。一方、ｎ+型シリコン単結晶領域２８のｎ型不純物
濃度は高濃度なので、領域２６ａ中の接合部４０からは
空乏層が形成されない（又は、ほとんど形成されな
い）。
る。ここで、ＯＦＦ時において、領域２６ｂ中の接合部
３８からｐ型ベース領域１４ｂおよびｎ型ベース領域１
２へ延びた空乏層により、ＩＧＢＴ１の耐圧を維持す
る。一方、ｎ+型シリコン単結晶領域２８のｎ型不純物
濃度は高濃度なので、領域２６ａ中の接合部４０からは
空乏層が形成されない（又は、ほとんど形成されな
い）。
【００４７】以上のようなＩＧＢＴ１によれば、ラッチ
アップを防止でき、かつＯＮ電圧を低減することができ
る。まず、ＩＧＢＴ１によれば、ラッチアップを防止で
きる理由を説明する。この説明の前に、ＩＧＢＴの寄生
サイリスタによるラッチアップについて説明する。
アップを防止でき、かつＯＮ電圧を低減することができ
る。まず、ＩＧＢＴ１によれば、ラッチアップを防止で
きる理由を説明する。この説明の前に、ＩＧＢＴの寄生
サイリスタによるラッチアップについて説明する。
【００４８】ＩＧＢＴは、その構造上、寄生サイリスタ
を有する。これを、図１に示すＩＧＢＴ１を例にして説
明する。寄生サイリスタは、ｎ+型エミッタ領域１６
ａ、１６ｂと、ｐ型ベース領域１４ａと、ｎ型ベース領
域１２と、ｐ+型コレクタ領域１０とにより構成され
る。
を有する。これを、図１に示すＩＧＢＴ１を例にして説
明する。寄生サイリスタは、ｎ+型エミッタ領域１６
ａ、１６ｂと、ｐ型ベース領域１４ａと、ｎ型ベース領
域１２と、ｐ+型コレクタ領域１０とにより構成され
る。
【００４９】仮に、ＩＧＢＴ１がｎ+型シリコン単結晶
領域２８を備えていないとすると、ｐ+型コレクタ領域
１０から供給されたホールは、ｎ型ベース領域１２およ
びｐ型ベース領域１４ａを通り、電極３２に至る。とこ
ろで、ｐ型ベース領域１４ａは接地されているので、本
来、０Ｖである。しかし、ｐ型ベース領域１４ａにはホ
ールが流れるので、ｐ型ベース領域１４ａの抵抗分だ
け、ｐ型ベース領域１４ａはｎ+型エミッタ領域１６
ａ、１６ｂより電位が高くなる。ｐ型ベース領域１４ａ
とｎ+型エミッタ領域１６ａ、１６ｂとの電位差が、拡
散電位（約０．７Ｖ）を越えると、一部のホールは、ｎ
+型エミッタ領域１６ａ、１６ｂに流れ込む。これによ
り、ｎｐｎトランジスタ（ｎ+型エミッタ領域１６ａ、
１６ｂ、ｐ型ベース領域１４ａ、ｎ型ベース領域１２）
がＯＮする。これが、トリガとなり、寄生サイリスタが
動作する。寄生サイリスタは制御できないので、寄生サ
イリスタに大量の電流が流れ続けることにより、ＩＧＢ
Ｔ１が破壊することがある。
領域２８を備えていないとすると、ｐ+型コレクタ領域
１０から供給されたホールは、ｎ型ベース領域１２およ
びｐ型ベース領域１４ａを通り、電極３２に至る。とこ
ろで、ｐ型ベース領域１４ａは接地されているので、本
来、０Ｖである。しかし、ｐ型ベース領域１４ａにはホ
ールが流れるので、ｐ型ベース領域１４ａの抵抗分だ
け、ｐ型ベース領域１４ａはｎ+型エミッタ領域１６
ａ、１６ｂより電位が高くなる。ｐ型ベース領域１４ａ
とｎ+型エミッタ領域１６ａ、１６ｂとの電位差が、拡
散電位（約０．７Ｖ）を越えると、一部のホールは、ｎ
+型エミッタ領域１６ａ、１６ｂに流れ込む。これによ
り、ｎｐｎトランジスタ（ｎ+型エミッタ領域１６ａ、
１６ｂ、ｐ型ベース領域１４ａ、ｎ型ベース領域１２）
がＯＮする。これが、トリガとなり、寄生サイリスタが
動作する。寄生サイリスタは制御できないので、寄生サ
イリスタに大量の電流が流れ続けることにより、ＩＧＢ
Ｔ１が破壊することがある。
【００５０】ＩＧＢＴ１は、ｎ+型シリコン単結晶領域
２８を備えている。このため、ｐ+型コレクタ領域１０
から供給されたホールは、ｎ+型シリコン単結晶領域２
８によりブロックされるので、ホールはｐ型ベース領域
１４ａに流れ込まない。したがって、領域２６ａでは、
寄生サイリスタが動作することはない。一方、領域２６
ｂには、エミッタ領域がないので、寄生サイリスタが存
在しない。以上により、ＩＧＢＴ１によれば、ラッチア
ップを防止することができる。
２８を備えている。このため、ｐ+型コレクタ領域１０
から供給されたホールは、ｎ+型シリコン単結晶領域２
８によりブロックされるので、ホールはｐ型ベース領域
１４ａに流れ込まない。したがって、領域２６ａでは、
寄生サイリスタが動作することはない。一方、領域２６
ｂには、エミッタ領域がないので、寄生サイリスタが存
在しない。以上により、ＩＧＢＴ１によれば、ラッチア
ップを防止することができる。
【００５１】次に、ＩＧＢＴ１によれば、ＯＮ電圧を低
減できる理由を説明する。ＩＧＢＴ１がｎ+型シリコン
単結晶領域２８を備えていないと仮定すると、ｎ型ベー
ス領域１２とｐ型ベース領域１４とにより接合部が形成
される。この接合部から形成される空乏層によりＩＧＢ
Ｔの絶縁破壊を防いでいる。ＩＧＢＴを高耐圧にするに
は、空乏層の延びを大きくする必要がある。このために
は、ｎ型ベース領域１２のｎ型不純物濃度を低くしなけ
ればならない。
減できる理由を説明する。ＩＧＢＴ１がｎ+型シリコン
単結晶領域２８を備えていないと仮定すると、ｎ型ベー
ス領域１２とｐ型ベース領域１４とにより接合部が形成
される。この接合部から形成される空乏層によりＩＧＢ
Ｔの絶縁破壊を防いでいる。ＩＧＢＴを高耐圧にするに
は、空乏層の延びを大きくする必要がある。このために
は、ｎ型ベース領域１２のｎ型不純物濃度を低くしなけ
ればならない。
【００５２】しかし、ｎ型ベース領域１２のうちｐ型ベ
ース領域１４近傍にある部分では、ホールがｐ型ベース
領域１４に移動しやすい。このため、この部分では正孔
の数が減るので、電子の数も減る。よって、この部分の
抵抗が上昇する。この分だけ、ＯＮ電圧が上昇する。
ース領域１４近傍にある部分では、ホールがｐ型ベース
領域１４に移動しやすい。このため、この部分では正孔
の数が減るので、電子の数も減る。よって、この部分の
抵抗が上昇する。この分だけ、ＯＮ電圧が上昇する。
【００５３】ＩＧＢＴ１は、ｎ+型シリコン単結晶領域
２８を備えている。ｎ+型シリコン単結晶領域２８とｎ
型ベース領域１２とで形成されるポテンシャルバリア
は、ホールがｎ型ベース領域１２からｐ型ベース領域１
４ａに拡散できない値である。このため、領域２６ａに
おいて、ｎ+型シリコン単結晶領域２８の近傍にあるｎ
型ベース領域１２におけるホールの減少を抑えることが
でき、この部分の抵抗は上昇しない。よって、ＩＧＢＴ
１のＯＮ電圧を低減することができる。
２８を備えている。ｎ+型シリコン単結晶領域２８とｎ
型ベース領域１２とで形成されるポテンシャルバリア
は、ホールがｎ型ベース領域１２からｐ型ベース領域１
４ａに拡散できない値である。このため、領域２６ａに
おいて、ｎ+型シリコン単結晶領域２８の近傍にあるｎ
型ベース領域１２におけるホールの減少を抑えることが
でき、この部分の抵抗は上昇しない。よって、ＩＧＢＴ
１のＯＮ電圧を低減することができる。
【００５４】ところで、上記バリアの値は、ｎ+型シリ
コン単結晶領域２８のｎ型不純物濃度と、ｎ型ベース領
域１２のｎ型不純物濃度と、の差を大きくすることによ
り得ることができる。ｎ型ベース領域１２のｎ型不純物
濃度は、素子耐圧により決定されてしまう。よって、ｎ
+型シリコン単結晶領域２８のｎ型不純物濃度を高くす
ることにより、上記バリアの値を得る。具体的には、ｎ
+型シリコン単結晶領域２８のｎ型不純物濃度が、１０
17〜１０20／ｃｍ3である。また、ｎ+型シリコン単結晶
領域２８の厚みを大きくすることによっても、上記バリ
アの値を得ることができる。
コン単結晶領域２８のｎ型不純物濃度と、ｎ型ベース領
域１２のｎ型不純物濃度と、の差を大きくすることによ
り得ることができる。ｎ型ベース領域１２のｎ型不純物
濃度は、素子耐圧により決定されてしまう。よって、ｎ
+型シリコン単結晶領域２８のｎ型不純物濃度を高くす
ることにより、上記バリアの値を得る。具体的には、ｎ
+型シリコン単結晶領域２８のｎ型不純物濃度が、１０
17〜１０20／ｃｍ3である。また、ｎ+型シリコン単結晶
領域２８の厚みを大きくすることによっても、上記バリ
アの値を得ることができる。
【００５５】なお、ｎ+型シリコン単結晶領域２８のｎ
型不純物濃度を、上記値より下げることも可能である。
例えば、ｎ+型シリコン単結晶領域２８のｎ型不純物濃
度が、１０14〜１０16／ｃｍ3である。これによれば、
ｎ+型シリコン単結晶領域２８は、ホールを完全にブロ
ックすることができない。その一方で、接合部４０から
形成される空乏層の延びを大きくすることが可能になる
ので、耐圧を向上させることができる。
型不純物濃度を、上記値より下げることも可能である。
例えば、ｎ+型シリコン単結晶領域２８のｎ型不純物濃
度が、１０14〜１０16／ｃｍ3である。これによれば、
ｎ+型シリコン単結晶領域２８は、ホールを完全にブロ
ックすることができない。その一方で、接合部４０から
形成される空乏層の延びを大きくすることが可能になる
ので、耐圧を向上させることができる。
【００５６】以上説明したｎ+型シリコン単結晶領域２
８のｎ型不純物濃度については、後で説明する他の実施
形態のうち、ｎ+型シリコン単結晶領域２８を備える実
施形態についても言えることである。
８のｎ型不純物濃度については、後で説明する他の実施
形態のうち、ｎ+型シリコン単結晶領域２８を備える実
施形態についても言えることである。
【００５７】｛製造方法の説明｝次に、ＩＧＢＴ１の製
造工程を説明する。図３は、これを説明するための工程
図である。
造工程を説明する。図３は、これを説明するための工程
図である。
【００５８】図３（Ａ）に示すように、ｐ+型コレクタ
領域１０を含むシリコン基板を準備する。ｐ+型コレク
タ領域１０の厚みは、例えば、２００〜４００μｍであ
る。また、ｐ型不純物濃度は、例えば、５×１０18／ｃ
ｍ3である。
領域１０を含むシリコン基板を準備する。ｐ+型コレク
タ領域１０の厚みは、例えば、２００〜４００μｍであ
る。また、ｐ型不純物濃度は、例えば、５×１０18／ｃ
ｍ3である。
【００５９】ｐ+型コレクタ領域１０上に例えば、例え
ば、エピタキシャル成長によりｎ+型バッファ層２０を
形成する。ｎ+型バッファ層２０の厚みは、例えば、５
〜２０μｍである。また、ｎ型不純物濃度は、例えば、
５×１０16〜１×１０18／ｃｍ 3である。
ば、エピタキシャル成長によりｎ+型バッファ層２０を
形成する。ｎ+型バッファ層２０の厚みは、例えば、５
〜２０μｍである。また、ｎ型不純物濃度は、例えば、
５×１０16〜１×１０18／ｃｍ 3である。
【００６０】次に、ｎ+型バッファ層２０上に例えば、
エピタキシャル成長によりｎ型ベース層１２を形成す
る。ｎ型ベース層１２の厚みは、例えば、４０〜１００
μｍである。また、ｎ型不純物濃度は、例えば、５×１
０13〜１×１０1 5／ｃｍ3である。
エピタキシャル成長によりｎ型ベース層１２を形成す
る。ｎ型ベース層１２の厚みは、例えば、４０〜１００
μｍである。また、ｎ型不純物濃度は、例えば、５×１
０13〜１×１０1 5／ｃｍ3である。
【００６１】次に、ｎ型ベース層１２上に例えば、エピ
タキシャル成長によりｐ型ベース層１４を形成する。ｐ
型ベース層１４の厚みは、例えば、２〜５μｍである。
また、ｐ型不純物濃度は、例えば、１×１０16〜５×１
０17／ｃｍ3である。
タキシャル成長によりｐ型ベース層１４を形成する。ｐ
型ベース層１４の厚みは、例えば、２〜５μｍである。
また、ｐ型不純物濃度は、例えば、１×１０16〜５×１
０17／ｃｍ3である。
【００６２】図３（Ｂ）に示すように、公知の方法を用
いて、図３（Ａ）の構造物に、所定の間隔で、トレンチ
２２ａ、２２ｂ、２２ｃを形成する。トレンチ２２ａ、
２２ｂ、２２ｃは、ｎ型ベース層１２に到達している。
トレンチ２２ａ、２２ｂ、２２ｃの深さｄは、例えば、
３〜１０μｍであり、幅ｗは、例えば、０．５〜２μｍ
である。
いて、図３（Ａ）の構造物に、所定の間隔で、トレンチ
２２ａ、２２ｂ、２２ｃを形成する。トレンチ２２ａ、
２２ｂ、２２ｃは、ｎ型ベース層１２に到達している。
トレンチ２２ａ、２２ｂ、２２ｃの深さｄは、例えば、
３〜１０μｍであり、幅ｗは、例えば、０．５〜２μｍ
である。
【００６３】トレンチ２２ｂにより、ｐ型ベース層１４
は、ｐ型ベース層１４ａとｐ型ベース層１４ｂとに分離
される。トレンチ２２ａとトレンチ２２ｂとにより、領
域２６ａが規定される。また、トレンチ２２ｂとトレン
チ２２ｃとにより、領域２６ｂが規定される。
は、ｐ型ベース層１４ａとｐ型ベース層１４ｂとに分離
される。トレンチ２２ａとトレンチ２２ｂとにより、領
域２６ａが規定される。また、トレンチ２２ｂとトレン
チ２２ｃとにより、領域２６ｂが規定される。
【００６４】次に、公知の方法を用いて、トレンチ２２
ａ、２２ｂ、２２ｃの側面および底面に、シリコン酸化
層２４を形成する。そして、公知の方法を用いて、トレ
ンチ２２ａ、２２ｂ、２２ｃ内に、それぞれ、トレンチ
ゲート電極１８ａ、１８ｂ、１８ｃを形成する次に、領
域２６ａを開口するマスクを、ｐ型ベース層１４上に形
成する。このマスクを用いて、領域２６ａにｎ型不純物
を、イオン注入することにより、ｎ+型シリコン単結晶
領域２８を、ｐ型ベース領域１４ａ下に形成する。
ａ、２２ｂ、２２ｃの側面および底面に、シリコン酸化
層２４を形成する。そして、公知の方法を用いて、トレ
ンチ２２ａ、２２ｂ、２２ｃ内に、それぞれ、トレンチ
ゲート電極１８ａ、１８ｂ、１８ｃを形成する次に、領
域２６ａを開口するマスクを、ｐ型ベース層１４上に形
成する。このマスクを用いて、領域２６ａにｎ型不純物
を、イオン注入することにより、ｎ+型シリコン単結晶
領域２８を、ｐ型ベース領域１４ａ下に形成する。
【００６５】次に、領域２６ａを部分的に開口するマス
クを、ｐ型ベース層１４上に形成する。このマスクを用
いて、領域２６ａの所定の領域に、ｎ型不純物をイオン
注入することにより、ｎ+型エミッタ領域１６ａ、１６
ｂを形成する。条件は、公知の条件を用いることができ
る。
クを、ｐ型ベース層１４上に形成する。このマスクを用
いて、領域２６ａの所定の領域に、ｎ型不純物をイオン
注入することにより、ｎ+型エミッタ領域１６ａ、１６
ｂを形成する。条件は、公知の条件を用いることができ
る。
【００６６】この後、通常の方法を用いることにより、
図１に示すＩＧＢＴ１を完成する。
図１に示すＩＧＢＴ１を完成する。
【００６７】なお、以下の変形例もある。図３（Ａ）を
参照して、ｎ型ベース１２まで形成する。次に、ｎ型ベ
ース領域１２のうち、領域２６ａにあたる領域に、イオ
ン注入することにより、ｎ+型シリコン単結晶領域２８
を形成する。次に、ｎ型ベース１２およびｎ+型シリコ
ン単結晶領域２８上に、エピタキシャル成長により、ｐ
型ベース領域１４を形成する。次に、トレンチ２２ａ、
２２ｂ、２２ｃを形成する。そして、シリコン酸化層２
４、トレンチゲート電極１８ａ、１８ｂ、１８ｃを形成
する。つぎに、領域２６ａにｎ+型エミッタ領域１６
ａ、１６ｂを形成する。後の工程は上記製造方法と同じ
である。
参照して、ｎ型ベース１２まで形成する。次に、ｎ型ベ
ース領域１２のうち、領域２６ａにあたる領域に、イオ
ン注入することにより、ｎ+型シリコン単結晶領域２８
を形成する。次に、ｎ型ベース１２およびｎ+型シリコ
ン単結晶領域２８上に、エピタキシャル成長により、ｐ
型ベース領域１４を形成する。次に、トレンチ２２ａ、
２２ｂ、２２ｃを形成する。そして、シリコン酸化層２
４、トレンチゲート電極１８ａ、１８ｂ、１８ｃを形成
する。つぎに、領域２６ａにｎ+型エミッタ領域１６
ａ、１６ｂを形成する。後の工程は上記製造方法と同じ
である。
【００６８】後の実施形態も、図１に示すＩＧＢＴ１の
製造方法または、その変形例と同様の方法を用いて作製
することができる。
製造方法または、その変形例と同様の方法を用いて作製
することができる。
【００６９】［第２実施形態］図４は、本発明の第２実
施形態にかかるＩＧＢＴ３の断面図である。図１に示す
第１実施形態にかかるＩＧＢＴ１と同等の機能を有する
部分には、同一符号を付してある。ＩＧＢＴ３がＩＧＢ
Ｔ１と相違する部分を説明し、同じ部分については説明
を省略する。
施形態にかかるＩＧＢＴ３の断面図である。図１に示す
第１実施形態にかかるＩＧＢＴ１と同等の機能を有する
部分には、同一符号を付してある。ＩＧＢＴ３がＩＧＢ
Ｔ１と相違する部分を説明し、同じ部分については説明
を省略する。
【００７０】ＩＧＢＴ３は、ｐ型ベース領域１４ａとｎ
+型シリコン単結晶領域２８との間に、ｎ―型シリコン
単結晶領域４２を備えている。ｐ型ベース領域１４ａと
ｎ―型シリコン単結晶領域４２とで、接合部４４が形成
されている。ｎ―型シリコン単結晶領域４２のｎ型不純
物濃度は、接合部４４から空乏層を領域２６ａに広げる
のに十分な値である。具体例として、ｎ―型シリコン単
結晶領域４２のｎ型不純物濃度は、例えば、１×１０14
〜１×１０16／ｃｍ3である。
+型シリコン単結晶領域２８との間に、ｎ―型シリコン
単結晶領域４２を備えている。ｐ型ベース領域１４ａと
ｎ―型シリコン単結晶領域４２とで、接合部４４が形成
されている。ｎ―型シリコン単結晶領域４２のｎ型不純
物濃度は、接合部４４から空乏層を領域２６ａに広げる
のに十分な値である。具体例として、ｎ―型シリコン単
結晶領域４２のｎ型不純物濃度は、例えば、１×１０14
〜１×１０16／ｃｍ3である。
【００７１】ＩＧＢＴ３によれば、領域２６ａにも、空
乏層を広げることができるので、耐圧を向上させること
が可能となる。
乏層を広げることができるので、耐圧を向上させること
が可能となる。
【００７２】なお、ＩＧＢＴ３によれば、図１に示すＩ
ＧＢＴ１と同様の理由により、ラッチアップを防止で
き、かつＯＮ電圧を低減することができる。
ＧＢＴ１と同様の理由により、ラッチアップを防止で
き、かつＯＮ電圧を低減することができる。
【００７３】［第３実施形態］第１および第２実施形態
では、ｎ+型エミッタ領域１６ａ、１６ｂが形成された
領域の数、ｎ+型エミッタ領域１６ａ、１６ｂが形成さ
れていない領域の数は、それぞれ、複数ある。ＩＧＢＴ
のオン電圧をさらに低減させたければ、ｎ+型エミッタ
領域１６ａ、１６ｂが形成された領域の数を増やせばよ
い。ＩＧＢＴのラッチアップ防止を重視する場合は、ｎ
+型エミッタ領域１６ａ、１６ｂが形成されていない領
域の数を増やせばよい。本発明の第３実施形態にかかる
ＩＧＢＴは、ｎ+型エミッタ領域１６ａ、１６ｂが形成
された領域の数を増やしている。
では、ｎ+型エミッタ領域１６ａ、１６ｂが形成された
領域の数、ｎ+型エミッタ領域１６ａ、１６ｂが形成さ
れていない領域の数は、それぞれ、複数ある。ＩＧＢＴ
のオン電圧をさらに低減させたければ、ｎ+型エミッタ
領域１６ａ、１６ｂが形成された領域の数を増やせばよ
い。ＩＧＢＴのラッチアップ防止を重視する場合は、ｎ
+型エミッタ領域１６ａ、１６ｂが形成されていない領
域の数を増やせばよい。本発明の第３実施形態にかかる
ＩＧＢＴは、ｎ+型エミッタ領域１６ａ、１６ｂが形成
された領域の数を増やしている。
【００７４】図５は、本発明の第３実施形態にかかるＩ
ＧＢＴ５の断面図である。図１に示す第１実施形態にか
かるＩＧＢＴ１と同等の機能を有する部分には、同一符
号を付してある。ＩＧＢＴ５がＩＧＢＴ１と相違する部
分を説明し、同じ部分については説明を省略する。
ＧＢＴ５の断面図である。図１に示す第１実施形態にか
かるＩＧＢＴ１と同等の機能を有する部分には、同一符
号を付してある。ＩＧＢＴ５がＩＧＢＴ１と相違する部
分を説明し、同じ部分については説明を省略する。
【００７５】ＩＧＢＴ５は、領域２６ａの隣りに位置す
る領域２６ｃを備えている。領域２６ｃのｐ型ベース領
域１４ｃには、領域２６ａと同様に、ｎ+型エミッタ領
域１６ａ、１６ｂが形成されている。
る領域２６ｃを備えている。領域２６ｃのｐ型ベース領
域１４ｃには、領域２６ａと同様に、ｎ+型エミッタ領
域１６ａ、１６ｂが形成されている。
【００７６】なお、ＩＧＢＴ５によれば、図１に示すＩ
ＧＢＴ１と同様の理由により、ラッチアップを防止で
き、かつＯＮ電圧を低減することができる。
ＧＢＴ１と同様の理由により、ラッチアップを防止で
き、かつＯＮ電圧を低減することができる。
【００７７】［第４実施形態］図６は、本発明の第４実
施形態にかかるＩＧＢＴ７の断面図である。図１に示す
第１実施形態にかかるＩＧＢＴ１と同等の機能を有する
部分には、同一符号を付してある。ＩＧＢＴ７がＩＧＢ
Ｔ１と相違する部分を説明し、同じ部分については説明
を省略する。
施形態にかかるＩＧＢＴ７の断面図である。図１に示す
第１実施形態にかかるＩＧＢＴ１と同等の機能を有する
部分には、同一符号を付してある。ＩＧＢＴ７がＩＧＢ
Ｔ１と相違する部分を説明し、同じ部分については説明
を省略する。
【００７８】ＩＧＢＴ７は、ｎ+型バッファ領域２０を
備えていない。つまり、ＩＧＢＴ７は、ノンパンチスル
ー型のＩＧＢＴである。ＩＧＢＴ７は、ノンパンチスル
ー型なので、空乏層はｎ型ベース領域１２の全体に広ま
らない。これに対して、上記のＩＧＢＴ１、３、５はパ
ンチスルー型なので、空乏層はｎ型ベース領域１２の全
体に広めることができる。ノンパンチスルー型のＩＧＢ
Ｔは、高耐圧が要求される製品に用いられる。 なお、
ＩＧＢＴ７によれば、図１に示すＩＧＢＴ１と同様の理
由により、ラッチアップを防止でき、かつＯＮ電圧を低
減することができる。
備えていない。つまり、ＩＧＢＴ７は、ノンパンチスル
ー型のＩＧＢＴである。ＩＧＢＴ７は、ノンパンチスル
ー型なので、空乏層はｎ型ベース領域１２の全体に広ま
らない。これに対して、上記のＩＧＢＴ１、３、５はパ
ンチスルー型なので、空乏層はｎ型ベース領域１２の全
体に広めることができる。ノンパンチスルー型のＩＧＢ
Ｔは、高耐圧が要求される製品に用いられる。 なお、
ＩＧＢＴ７によれば、図１に示すＩＧＢＴ１と同様の理
由により、ラッチアップを防止でき、かつＯＮ電圧を低
減することができる。
【００７９】［第５実施形態］図７は、本発明の第５実
施形態にかかるＩＧＢＴ９の断面図である。図１に示す
第１の実施の形態にかかるＩＧＢＴ１と同等の機能を有
する部分には、同一符号を付してある。ＩＧＢＴ９がＩ
ＧＢＴ１と相違する部分を説明し、同じ部分については
説明を省略する。
施形態にかかるＩＧＢＴ９の断面図である。図１に示す
第１の実施の形態にかかるＩＧＢＴ１と同等の機能を有
する部分には、同一符号を付してある。ＩＧＢＴ９がＩ
ＧＢＴ１と相違する部分を説明し、同じ部分については
説明を省略する。
【００８０】ＩＧＢＴ９は、ｎ+型シリコン単結晶領域
２８を備えていない。よって、ＩＧＢＴ９では、ｎ+型
シリコン単結晶領域２８を備えることによる効果は生じ
ない。
２８を備えていない。よって、ＩＧＢＴ９では、ｎ+型
シリコン単結晶領域２８を備えることによる効果は生じ
ない。
【００８１】ＩＧＢＴ９によれば、ラッチアップの可能
性を低くすることができる。すなわち、ＩＧＢＴ９は、
ｎ+型エミッタ領域１６ａ、１６ｂが形成された領域２
６ａと、ｎ+型エミッタ領域１６ａ、１６ｂが形成され
ていない領域２６ｂと、を含む。正孔は、どちらの領域
２６ａ、２６ｂにも流れる。正孔が、領域２６ａに流れ
る限りは、寄生サイリスタが動作する可能性がある。一
方、正孔が、領域２６ｂに流れれば、寄生サイリスタが
動作することはない。ＩＧＢＴ９は、ｎ+型エミッタ領
域１６ａ、１６ｂが形成されていない領域２６ｂを設け
ることにより、ラッチアップの可能性を低くしている。
性を低くすることができる。すなわち、ＩＧＢＴ９は、
ｎ+型エミッタ領域１６ａ、１６ｂが形成された領域２
６ａと、ｎ+型エミッタ領域１６ａ、１６ｂが形成され
ていない領域２６ｂと、を含む。正孔は、どちらの領域
２６ａ、２６ｂにも流れる。正孔が、領域２６ａに流れ
る限りは、寄生サイリスタが動作する可能性がある。一
方、正孔が、領域２６ｂに流れれば、寄生サイリスタが
動作することはない。ＩＧＢＴ９は、ｎ+型エミッタ領
域１６ａ、１６ｂが形成されていない領域２６ｂを設け
ることにより、ラッチアップの可能性を低くしている。
【００８２】［第６実施形態］図８は、本発明の第６実
施形態にかかるＩＧＢＴ２の断面図である。図１に示す
第１実施形態にかかるＩＧＢＴ１と同等の機能を有する
部分には、同一符号を付してある。ＩＧＢＴ２がＩＧＢ
Ｔ１と相違する部分を説明し、同じ部分については説明
を省略する。
施形態にかかるＩＧＢＴ２の断面図である。図１に示す
第１実施形態にかかるＩＧＢＴ１と同等の機能を有する
部分には、同一符号を付してある。ＩＧＢＴ２がＩＧＢ
Ｔ１と相違する部分を説明し、同じ部分については説明
を省略する。
【００８３】ＩＧＢＴ２は、領域２６ｂにｎ+型エミッ
タ領域１６ａ、１６ｂを備えている。よって、ＩＧＢＴ
２によれば、領域２６ｂに電子が流れるので、ＯＮ電圧
を低減することが可能となる。
タ領域１６ａ、１６ｂを備えている。よって、ＩＧＢＴ
２によれば、領域２６ｂに電子が流れるので、ＯＮ電圧
を低減することが可能となる。
【００８４】なお、ＩＧＢＴ２によれば、ｎ+型シリコ
ン単結晶領域２８を備えているので、図１に示すＩＧＢ
Ｔ１と同様の理由により、ＯＮ電圧を低減することがで
きる。
ン単結晶領域２８を備えているので、図１に示すＩＧＢ
Ｔ１と同様の理由により、ＯＮ電圧を低減することがで
きる。
【００８５】［第７実施形態］図９は、本発明の第７実
施形態にかかるパワーＭＯＳ電界効果トランジスタ４の
断面図である。パワーＭＯＳ電界効果トランジスタ４の
構造が、図１に示す第１実施形態にかかるＩＧＢＴ１の
構造と相違する点は、ｐ+型コレクタ領域１０を備えて
いないことである。これ以外の構造において、パワーＭ
ＯＳ電界効果トランジスタ４とＩＧＢＴ１とは同じであ
る。よって、パワーＭＯＳ電界効果トランジスタ４の各
構成要素を示す符号は、ＩＧＢＴ１のそれらと同じにし
ている。ただし、構成要素によっては、機能が異なるも
のもある。つまり、パワーＭＯＳ電界効果トランジスタ
４において、符号２０はドレイン領域であり、符号１２
はドリフト領域であり、符号１４はボディ領域であり、
符号１６ａ、１６ｂはソース領域である。
施形態にかかるパワーＭＯＳ電界効果トランジスタ４の
断面図である。パワーＭＯＳ電界効果トランジスタ４の
構造が、図１に示す第１実施形態にかかるＩＧＢＴ１の
構造と相違する点は、ｐ+型コレクタ領域１０を備えて
いないことである。これ以外の構造において、パワーＭ
ＯＳ電界効果トランジスタ４とＩＧＢＴ１とは同じであ
る。よって、パワーＭＯＳ電界効果トランジスタ４の各
構成要素を示す符号は、ＩＧＢＴ１のそれらと同じにし
ている。ただし、構成要素によっては、機能が異なるも
のもある。つまり、パワーＭＯＳ電界効果トランジスタ
４において、符号２０はドレイン領域であり、符号１２
はドリフト領域であり、符号１４はボディ領域であり、
符号１６ａ、１６ｂはソース領域である。
【００８６】パワーＭＯＳ電界効果トランジスタ４の効
果を説明する。領域２６ｂには、ソース領域１６ａ、１
６ｂが形成されていない。よって、領域２６ｂには、寄
生バイポーラトランジスタが存在しない。このため、パ
ワーＭＯＳ電界効果トランジスタ４のラッチアップの可
能性を低くすることができる。
果を説明する。領域２６ｂには、ソース領域１６ａ、１
６ｂが形成されていない。よって、領域２６ｂには、寄
生バイポーラトランジスタが存在しない。このため、パ
ワーＭＯＳ電界効果トランジスタ４のラッチアップの可
能性を低くすることができる。
【００８７】また、パワーＭＯＳ電界効果トランジスタ
４は、ｎ+型シリコン単結晶領域２８を備えているの
で、その分だけＯＮ抵抗を低下させることが可能とな
る。
４は、ｎ+型シリコン単結晶領域２８を備えているの
で、その分だけＯＮ抵抗を低下させることが可能とな
る。
【００８８】なお、第１実施形態から第７実施形態で
は、ＩＧＢＴまたはパワーＭＯＳ電界効果トランジスタ
に本発明を適用した例である。本発明はこれに限定され
ず、他の絶縁ゲート型半導体装置にも適用することがで
きる。
は、ＩＧＢＴまたはパワーＭＯＳ電界効果トランジスタ
に本発明を適用した例である。本発明はこれに限定され
ず、他の絶縁ゲート型半導体装置にも適用することがで
きる。
【００８９】［本発明の実施形態を備えた回路の例］図
１０は、ＩＧＢＴ１を備えたインバータ回路５２であ
る。インバータ回路５２は、バッテリーなどの直流電源
５０を３相交流に変換し、３相モータ４８の回転制御を
する。インバータ回路５２は、例えば、電気自動車のモ
ータを駆動するのに用いられる。なお、ＩＧＢＴ１のか
わりに、ＩＧＢＴ２、３、５、７、９やパワーＭＯＳ電
界効果トランジスタ４を用いることもできる。
１０は、ＩＧＢＴ１を備えたインバータ回路５２であ
る。インバータ回路５２は、バッテリーなどの直流電源
５０を３相交流に変換し、３相モータ４８の回転制御を
する。インバータ回路５２は、例えば、電気自動車のモ
ータを駆動するのに用いられる。なお、ＩＧＢＴ１のか
わりに、ＩＧＢＴ２、３、５、７、９やパワーＭＯＳ電
界効果トランジスタ４を用いることもできる。
【図１】本発明の第１実施形態にかかるＩＧＢＴ１の断
面図である。
面図である。
【図２】本発明の第１実施形態にかかるＩＧＢＴ１の平
面図である。
面図である。
【図３】本発明の第１実施形態にかかるＩＧＢＴ１の製
造工程を説明するための工程図である。
造工程を説明するための工程図である。
【図４】本発明の第２実施形態にかかるＩＧＢＴ３の断
面図である。
面図である。
【図５】本発明の第３実施形態にかかるＩＧＢＴ５の断
面図である。
面図である。
【図６】本発明の第４実施形態にかかるＩＧＢＴ７の断
面図である。
面図である。
【図７】本発明の第５実施形態にかかるＩＧＢＴ９の断
面図である。
面図である。
【図８】本発明の第６実施形態にかかるＩＧＢＴ２の断
面図である。
面図である。
【図９】本発明の第７実施形態にかかるパワーＭＯＳ電
界効果トランジスタ４の断面図である。
界効果トランジスタ４の断面図である。
【図１０】本発明の第１実施形態にかかるＩＧＢＴ１を
備えたインバータ回路の回路図である。
備えたインバータ回路の回路図である。
【符号の説明】
１、２、３、５、７、９ ＩＧＢＴ
４ パワーＭＯＳ電界効果トランジスタ
１０ ｐ+型コレクタ領域
１２ ｎ型ベース領域
１４ａ、１４ｂ、１４ｃ ｐ型ベース領域
１６ａ、１６ｂ ｎ+型エミッタ領域
１８ａ、１８ｂ、１８ｃ トレンチゲート電極
２０ ｎ+型バッファ領域
２２ａ、２２ｂ、２２ｃ トレンチ
２４ シリコン酸化層
２６ａ、２６ｂ 領域
２８ ｎ+型シリコン単結晶領域
３０ 酸化層
３２、３４ 電極
３６ ｎチャネル
３８、４０ 接合部
４２ ｎ―型シリコン単結晶領域
４４ 接合部
フロントページの続き
(56)参考文献 特開2001−168333（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (12)
- 【請求項１】 互いに分離された複数の分離領域を備え
た絶縁ゲート型半導体装置において、 第１導電型の第１半導体領域、第２導電型の第２半導体
領域および第２導電型の第３半導体領域を備え、 少なくとも一つの前記分離領域は、前記第１半導体領域
および前記第２半導体領域を含み、 前記第１半導体領域からは、第１導電型のキャリアが供
給され、前記第１半導体領域と前記第３半導体領域とは、同一の
電極に接しており、 少なくとも一つの前記分離領域は、前記第３半導体領域
を含み、 前記第３半導体領域を含む前記分離領域には、第１導電
型のキャリアを供給する領域が設けられていない、絶縁
ゲート型半導体装置。 - 【請求項２】 請求項１において、 第１導電型の第４半導体領域および第１導電型の第５半
導体領域を備え、 前記第４半導体領域は、前記第３半導体領域を含む前記
分離領域に空乏層が形成可能なように、前記第３半導体
領域と接合し、 前記第５半導体領域は、前記第２半導体領域と前記第４
半導体領域との間に形成され、 前記第５半導体領域における第１導電型の不純物濃度
は、前記第４半導体領域における第１導電型の不純物濃
度よりも高い、絶縁ゲート型半導体装置。 - 【請求項３】 互いに分離された複数の分離領域を備え
た絶縁ゲート型半導体装置において、 第１導電型の第１半導体領域、第２導電型の第２半導体
領域、第２導電型の第３半導体領域、第１導電型の第４
半導体領域および第１導電型の第５半導体領域を備え、 少なくとも一つの前記分離領域は、前記第１半導体領域
および前記第２半導体領域を含み、 前記第１半導体領域からは、第１導電型のキャリアが供
給され、 少なくとも一つの前記分離領域は、前記第３半導体領域
を含み、 前記第３半導体領域を含む前記分離領域には、第１導電
型のキャリアを供給する領域が設けられておらず、 前記第４半導体領域は、前記第３半導体領域を含む前記
分離領域に空乏層が形成可能なように、前記第３半導体
領域と接合し、 前記第５半導体領域は、前記第２半導体領域と前記第４
半導体領域との間に形成され、 前記第５半導体領域における第１導電型の不純物濃度
は、前記第４半導体領域における第１導電型の不純物濃
度よりも高い、絶縁ゲート型半導体装置。 - 【請求項４】 請求項２または３において、 前記第５半導体領域と前記第４半導体領域とで形成され
るバリアは、第２導電型のキャリアが前記第４半導体領
域から前記第２半導体領域に拡散できない値である、絶
縁ゲート型半導体装置。 - 【請求項５】 請求項２または３において、 第１導電型の第６半導体領域を備え、 前記第６半導体領域は、前記第２半導体領域と前記第５
半導体領域との間に形成され、 前記第６半導体領域は、前記第１半導体領域および前記
第２半導体領域を含む前記分離領域に空乏層が形成可能
なように、前記第２半導体領域と接合している、絶縁ゲ
ート型半導体装置。 - 【請求項６】 請求項１〜５のいずれかにおいて、 前記第１半導体領域および前記第２半導体領域を含む前
記分離領域の数と、前記第３半導体領域を含む前記分離
領域の数とは等しい、絶縁ゲート型半導体装置。 - 【請求項７】 請求項１〜５のいずれかにおいて、 前記第１半導体領域および前記第２半導体領域を含む前
記分離領域の数は、前記第３半導体領域を含む前記分離
領域の数より多い、絶縁ゲート型半導体装置。 - 【請求項８】 請求項１〜７のいずれかにおいて、 前記分離領域はトレンチにより互いに分離されている、
絶縁ゲート型半導体装置。 - 【請求項９】 請求項１〜７のいずれかにおいて、 前記絶縁ゲート型半導体装置は、プレーナ型である、絶
縁ゲート型半導体装置。 - 【請求項１０】 互いに分離された複数の分離領域を備
えた絶縁ゲート型半導体装置において、 第１導電型の第１半導体領域、第２導電型の第２半導体
領域、第１導電型の第３半導体領域および第１導電型の
第４半導体領域を備え、 前記分離領域は、前記第１半導体領域、前記第２半導体
領域および前記第４半導体領域を含み、 前記第１半導体領域からは、第１導電型のキャリアが供
給され、 少なくとも一つの前記分離領域は、前記第３半導体領域
を含み、 前記第３半導体領域と前記第４半導体領域とで形成され
るバリアは、第２導電型のキャリアが前記第４半導体領
域から前記第２半導体領域に拡散できない値であり、 少なくとも一つの前記分離領域には、前記第３半導体領
域が形成されておらず、前記第４半導体領域は、この分
離領域に空乏層が形成可能なように、前記第２半導体領
域と接合している、絶縁ゲート型半導体装置。 - 【請求項１１】 直流電力を交流電力に変換するインバ
ータ回路であって、 請求項１〜１０の絶縁ゲート型半導体装置のいずれかを
含む、インバータ回路。 - 【請求項１２】 （ａ）第１導電型の第１半導体層を形
成する工程と、 （ｂ）第２導電型の第２半導体層を、前記第１半導体層
上に形成する工程と、 （ｃ）前記第２半導体層を複数に分離する工程と、 （ｄ）前記複数の第２半導体層の少なくとも一つには、
第１導電型のキャリアを供給する第１導電型の半導体領
域を形成し、かつ、前記複数の第２半導体層の少なくと
も一つには、前記半導体領域を形成しない工程と、（ｅ）前記（ｃ）において複数に分離された第２半導体
層のそれぞれに接する電極を形成する工程と、 を備えた、絶縁ゲート型半導体装置の製造方法。
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