JP2001168333A - トレンチゲート付き半導体装置 - Google Patents

トレンチゲート付き半導体装置

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JP2001168333A
JP2001168333A JP2000294986A JP2000294986A JP2001168333A JP 2001168333 A JP2001168333 A JP 2001168333A JP 2000294986 A JP2000294986 A JP 2000294986A JP 2000294986 A JP2000294986 A JP 2000294986A JP 2001168333 A JP2001168333 A JP 2001168333A
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Tomoki Inoue
智樹 井上
Hideaki Ninomiya
英彰 二宮
Tsuneo Ogura
常雄 小倉
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Toshiba Corp
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Abstract

(57)【要約】 【課題】トレンチ間の距離を狭めることなく正孔の排出
抵抗を増加させ、通電損失の低減を可能にしたトレンチ
ゲート付き半導体装置を提供する。 【解決手段】ＩＧＢＴはｎ型ベース層１１を挟んで配設
されたｐ型エミッタ層１７とｐ型ベース層１２とを有す
る。ｐ型ベース層１２を貫きｎ型ベース層１１に達する
ように、一対の主トレンチ１３が形成される。主トレン
チ１３で挟まれた電流経路領域４１内において、ｐ型ベ
ース層１２の表面に一対のｎ型エミッタ層１５が形成さ
れる。一対のｎ型エミッタ層１５の間で、ｐ型ベース層
１２を貫きｎ型ベース層１１に達するように、絞りトレ
ンチ２２が形成される。絞りトレンチ２２は、ｎ型ベー
ス層１１からｐ型ベース層１２を通ってエミッタ電極１
９へ形成される正孔の排出経路を絞ることにより、正孔
の排出抵抗を増加させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型トラ
ンジスタ（ＩＧＢＴ（Insulated Gate Bipolar Transis
tor））などのトレンチゲート付き半導体装置に関す
る。
【０００２】
【従来の技術】ＩＧＢＴなどの絶縁ゲート型半導体装置
では、埋め込み型のトレンチゲートにより通電損失を低
減することが可能である。トレンチゲートを微細に形成
することにより、チャネル密度を増大でき、また、深い
トレンチゲートを形成することにより、伝導度変調の促
進が得られるからである。
【０００３】図２０は従来のトレンチゲート付きＩＧＢ
Ｔを示す断面図である。
【０００４】このＩＧＢＴにおいては、ｎ型ベース層１
０１上にｐ型ベース層１０２が形成される。ｐ型ベース
層１０２を貫きｎ型ベース層１０１に達するように、複
数のトレンチ１０３がストライプ状に形成される。トレ
ンチ１０３内には、側壁及び底面に形成されたゲート絶
縁膜１１１を介して、ゲート電極１０４が埋め込み形成
される。ｐ型ベース層１０２内には、トレンチ１０３に
接するようにｎ型エミッタ層１０５が形成される。
【０００５】ｐ型ベース層１０２、ｎ型エミッタ層１０
５、トレンチ１０３上には層間絶縁膜１０８が選択的に
形成される。層間絶縁膜１０８上には、エミッタ電極１
０９が配設され、コンタクトホールを介してｎ型エミッ
タ層１０５及びｐ型ベース層１０２にコンタクトする。
ｎ型ベース層１０１の反対側の面には、ｎ型バッファ層
１０６を介してｐ型エミッタ層１０７が形成され、更
に、ｐ型エミッタ層にコンタクトするようにコレクタ電
極１１０が配設される。
【０００６】このＩＧＢＴを動作させるには、コレクタ
電極１１０とエミッタ電極１０９との間に正バイアスが
印加された状態で、ゲート電極１０４に正バイアスを印
加する。これにより、ゲート絶縁膜１１１の表面に沿っ
てｐ型ベース層１０２内にｎ型の反転層が形成され、ｎ
型エミッタ層１０５からｎ型ベース層１０１中に電子が
注入される。一方、この電子の注入量に応じて、正孔が
ｐ型エミッタ層１０７からｎ型ベース層１０１中に注入
され、ｎ型ベース層１０１中にキャリアが充満し、伝導
度変調が起こる。このため、ｎ型ベース層１０１の抵抗
が低下して、装置が通電状態になる。
【０００７】
【発明が解決しようとする課題】図２０図示のＩＧＢＴ
において、オン状態における通電損失を決める１つの要
素は、伝導度変調を生じた際のｎ型ベース層１０１の抵
抗である。ｎ型ベース層１０１の抵抗は充満しているキ
ャリアの総量に依存し、このキャリアの総量は、ｎ型ベ
ース層１０１からｐ型ベース層１０２に流れる電子電流
と正孔電流との比で決まる。エミッタ電極１０９に接続
されている電流経路領域１３１の幅を決めるトレンチ１
０３間の距離を狭めていくと、正孔がｐ型ベース層１０
２を介してエミッタ電極１０９に排出される際の抵抗が
増加するので、ｎ型ベース層１０１中に充満するキャリ
ア量が増加して通電損失は低減されることになる。
【０００８】しかしながら、トレンチ１０３間の距離を
狭めていくと、トレンチ形成のマスクとコンタクト形成
のマスクとの合わせマージンが減少して製造過程で不良
が増加し、歩留りが低下することになる。このため、マ
スクの合わせマージンを確保するためにトレンチ１０３
間の距離はある程度以上は狭めることができない。即
ち、トレンチ１０３間の距離をある程度以上確保する必
要があるため、これに依存して正孔の排出抵抗を増加さ
せることができない。
【０００９】一方、図２０図示のＩＧＢＴにおいて、タ
ーンオフ時に、ゲート−コレクタ間の容量がミラー容量
として働くので、ゲート−エミッタ間の電位差を一定に
保たれる期間（以下ミラー期間）が生じる。ターンオフ
時のエネルギーロスはターンオフ時間に依存するので、
ミラー期間が長いとターンオフ時のエネルギーロスが大
きくなる。また、ミラー期間は電位が不安定で大面積の
装置や装置の並列運転では電流が集中しやすく装置の破
壊限界を低下させる。
【００１０】このため、ミラー期間を短くすることによ
って半導体装置の特性を向上させることができる。しか
し、従来のトレンチゲート付きＩＧＢＴでは、エミッタ
電極１０９に接続されていない非電流経路領域１３２が
ゲート−コレクタ間容量に寄与する。その結果、ゲート
−コレクタ間容量が大きくなり、ミラー期間が長くなる
という問題点がある。
【００１１】本発明は、トレンチ間の距離を狭めること
なく正孔の排出抵抗を増加させ、通電損失の低減を可能
にしたトレンチゲート付き半導体装置を提供することを
目的とする。
【００１２】本発明はまた、通電損失を大きくすること
なくゲート−コレクタ間容量の低減を可能にしたトレン
チゲート付き半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の第１の視点は、
トレンチゲート付き半導体装置であって、第１導電型の
第１半導体層と、前記第１半導体層に第２導電型のキャ
リアを注入できるように、前記第１半導体層に配設され
た第２導電型の第２半導体層と、前記第１半導体層内の
第２導電型のキャリアを前記第１半導体層外に排出する
ことができるように、前記第１半導体層に配設された第
２導電型の第３半導体層と、前記第３半導体層を貫通し
て前記第１半導体層に至るように形成された１対のトレ
ンチ部分と、前記一対のトレンチ部分の夫々内にゲート
絶縁膜を介して配設された一対のゲート電極部分と、前
記ゲート電極部分によって第３半導体層内に誘起される
チャネルを通して前記第１半導体層に第１導電型のキャ
リアを注入して伝導度変調を生じさせることができるよ
うに、前記一対のトレンチ部分で挟まれた前記第３半導
体層の部分の表面において、前記一対のトレンチ部分の
夫々に沿って形成された一対の第１導電型の第４半導体
層部分と、前記第２半導体層にコンタクトするように配
設された第１主電極と、前記第３半導体層及び前記第４
半導体層部分にコンタクトするように配設された第２主
電極と、前記一対の第４半導体層部分の間で、前記第３
半導体層を貫通して前記第１半導体層に至るように形成
され、前記第１半導体層から前記第３半導体層を通って
第２主電極へ形成される第２導電型のキャリアの排出経
路を絞るための絞りトレンチと、を具備することを特徴
とする。
【００１４】本発明の第２の視点は第１の視点の半導体
装置において、前記一対のトレンチ部分は、互いに平行
に延在する一対のトレンチの部分であり、前記絞りトレ
ンチは、前記一対のトレンチと同方向に延在することを
特徴とする。
【００１５】本発明の第３の視点は第１の視点の半導体
装置において、前記一対のトレンチ部分は、単一の環状
トレンチの互いに対向する部分であり、前記絞りトレン
チは、前記環状トレンチの実質的中心に配置されること
を特徴とする。
【００１６】本発明の第４の視点は第１乃至第３のいず
れかの視点の半導体装置において、前記絞りトレンチ内
に絶縁体が埋め込まれることを特徴とする。
【００１７】本発明の第５の視点は第１乃至第３のいず
れかの視点の半導体装置において、前記絞りトレンチ内
に絶縁膜を介して導電体が埋め込まれることを特徴とす
る。
【００１８】本発明の第６の視点は第５の視点の半導体
装置において、前記絞りトレンチ内の前記導電体は、前
記第２主電極に接続されることを特徴とする。
【００１９】本発明の第７の視点は第１乃至第６のいず
れかの視点の半導体装置において、前記第２主電極は、
前記絞りトレンチ内に延びる延長部分を具備し、前記延
長部分を介して前記第３半導体層とコンタクトすること
を特徴とする。
【００２０】本発明の第８の視点は第１乃至第７のいず
れかの視点の半導体装置において、前記第３半導体層を
貫通して前記第１半導体層に至るように形成された、前
記１対のトレンチ部分の夫々と実質的に等価な第３トレ
ンチ部分と、前記１対のトレンチ部分の一方と前記第３
トレンチ部分とで挟まれた非電流経路領域内の半導体層
を、前記第１半導体層から分離するように、前記一対の
トレンチ部分の前記一方と前記第３トレンチ部分との間
に形成された分離絶縁層と、を更に具備することを特徴
とする。
【００２１】本発明の第９の視点は第１乃至第７のいず
れかの視点の半導体装置において、前記第３半導体層を
貫通して前記第１半導体層に至るように形成された、前
記１対のトレンチ部分の夫々と実質的に等価な第３トレ
ンチ部分と、前記１対のトレンチ部分の一方と前記第３
トレンチ部分とで挟まれた非電流経路領域内に形成され
た前記第３半導体層よりも低抵抗の第２導電型の第５半
導体層と、を更に具備することを特徴とする。
【００２２】本発明の第１０の視点は、トレンチゲート
付き半導体装置であって、第１導電型の第１半導体層
と、前記第１半導体層に第２導電型のキャリアを注入で
きるように、前記第１半導体層に配設された第２導電型
の第２半導体層と、前記第１半導体層内の第２導電型の
キャリアを前記第１半導体層外に排出することができる
ように、前記第１半導体層に配設された第２導電型の第
３半導体層と、前記第３半導体層を貫通して前記第１半
導体層に至るように形成された１対のトレンチ部分と、
前記一対のトレンチ部分の夫々内にゲート絶縁膜を介し
て配設された一対のゲート電極部分と、前記ゲート電極
部分によって第３半導体層内に誘起されるチャネルを通
して前記第１半導体層に第１導電型のキャリアを注入し
て伝導度変調を生じさせることができるように、前記一
対のトレンチ部分で挟まれていない前記第３半導体層の
部分の表面において、前記一対のトレンチ部分の夫々に
沿って形成された一対の第１導電型の第４半導体層部分
と、前記第２半導体層にコンタクトするように配設され
た第１主電極と、前記第３半導体層及び前記第４半導体
層部分にコンタクトするように配設された第２主電極
と、前記一対のトレンチ部分で挟まれた非電流経路領域
内の半導体層を、前記第１半導体層から分離するよう
に、前記一対のトレンチ部分の間に形成された分離絶縁
層と、を具備することを特徴とする。
【００２３】本発明の第１１の視点は第１０の視点の半
導体装置において、前記分離絶縁層は、前記一対のトレ
ンチ部分の底部近傍の深さに配設されることを特徴とす
る。
【００２４】本発明の第１２の視点は第１０または第１
１の視点の半導体装置において、前記非電流経路領域内
の前記半導体層にコンタクトするように追加電極が配設
され、前記追加電極は前記第２主電極に電気的に接続さ
れることを特徴とする。
【００２５】本発明の第１３の視点は、トレンチゲート
付き半導体装置であって、第１導電型の第１半導体層
と、前記第１半導体層に第２導電型のキャリアを注入で
きるように、前記第１半導体層に配設された第２導電型
の第２半導体層と、前記第１半導体層内の第２導電型の
キャリアを前記第１半導体層外に排出することができる
ように、前記第１半導体層に配設された第２導電型の第
３半導体層と、前記第３半導体層を貫通して前記第１半
導体層に至るように形成された１対のトレンチ部分と、
前記一対のトレンチ部分の夫々内にゲート絶縁膜を介し
て配設された一対のゲート電極部分と、前記ゲート電極
部分によって第３半導体層内に誘起されるチャネルを通
して前記第１半導体層に第１導電型のキャリアを注入し
て伝導度変調を生じさせることができるように、前記一
対のトレンチ部分で挟まれていない前記第３半導体層の
部分の表面において、前記一対のトレンチ部分の夫々に
沿って形成された一対の第１導電型の第４半導体層部分
と、前記第２半導体層にコンタクトするように配設され
た第１主電極と、前記第３半導体層及び前記第４半導体
層部分にコンタクトするように配設された第２主電極
と、前記一対のトレンチ部分で挟まれた非電流経路領域
内に形成された前記第３半導体層よりも低抵抗の第２導
電型の第５半導体層と、を具備することを特徴とする。
【００２６】本発明の第１４の視点は第１３の視点の半
導体装置において、前記第５半導体層は、前記一対のト
レンチ部分の底部近傍の深さまで配設されることを特徴
とする。
【００２７】本発明の第１５の視点は第１３または第１
４の視点の半導体装置において、前記第５半導体層は、
前記非電流経路領域の実質的に全体を占有することを特
徴とする。
【００２８】更に、本発明に係る実施の形態には種々の
段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出され
得る。例えば、実施の形態に示される全構成要件から幾
つかの構成要件が省略されることで発明が抽出された場
合、その抽出された発明を実施する場合には省略部分が
周知慣用技術で適宜補われるものである。
【００２９】
【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照して説明する。なお、以下の説明におい
て、略同一の機能及び構成を有する構成要素について
は、同一符号を付し、重複説明は必要な場合にのみ行
う。
【００３０】（第１の実施の形態）図１は本発明の第１
の実施の形態に係るトレンチゲート付の半導体装置であ
るＩＧＢＴの主要部分を示す断面図である。図２は図１
図示のＩＧＢＴの平面図である。
【００３１】このＩＧＢＴにおいては、ｎ型ベース層１
１上にｐ型ベース層１２が形成される。ｐ型ベース層１
２の表面からｐ型ベース層１２を貫きｎ型ベース層１１
に達するように、複数の主トレンチ１３がストライプ状
（図２参照）に形成される。主トレンチ１３内には、側
壁及び底面に形成されたゲート絶縁膜２１を介して、ゲ
ート電極１４が埋め込み形成される。一対の主トレンチ
１３間で、ｐ型ベース層１２内には、各主トレンチ１３
に接するように、一対のｎ型エミッタ層１５が形成され
る。
【００３２】ｐ型ベース層１２、ｎ型エミッタ層１５、
主トレンチ１３上には層間絶縁膜１８が選択的に形成さ
れる。層間絶縁膜１８上には、エミッタ電極１９が配設
され、コンタクトホールを介してｎ型エミッタ層１５及
びｐ型ベース層１２にコンタクトする。ｎ型ベース層１
１の反対側の面には、ｎ型バッファ層１６を介してｐ型
エミッタ層１７が形成され、更に、ｐ型エミッタ層１７
にコンタクトするようにコレクタ電極２０が配設され
る。
【００３３】エミッタ電極１９がコンタクトするコンタ
クト領域２５の下側の、主トレンチ１３間の領域４１
は、エミッタ電極１９を通して電子及び正孔の流れる電
流経路として使用される。この電流経路領域４１のｎ型
エミッタ層１５の間には、ｐ型ベース層１２の表面から
ｐ型ベース層１２を貫きｎ型ベース層１１に達するよう
に、絞りトレンチ２２が形成される。絞りトレンチ２２
は、ｎ型ベース層１１からｐ型ベース層１２を通ってエ
ミッタ電極１９へ形成される正孔の排出経路を絞るため
に使用される。なお、絞りトレンチ２２は、一対の主ト
レンチ１３間で、これ等と平行に延在する（図２参
照）。絞りトレンチ２２内には、酸化膜などの絶縁体２
３が埋め込まれる。
【００３４】このＩＧＢＴを動作させるには、コレクタ
電極２０とエミッタ電極１９との間に正バイアスが印加
された状態で、ゲート電極１４に正バイアスを印加す
る。これにより、ゲート絶縁膜２１の表面に沿ってｐ型
ベース層１２内にｎ型の反転層が形成され、ｎ型エミッ
タ層１５からｎ型ベース層１１中に電子が注入される。
一方、この電子の注入量に応じて、正孔がｐ型エミッタ
層１７からｎ型ベース層１１中に注入され、ｎ型ベース
層１１中にキャリアが充満し、伝導度変調が起こる。こ
のため、ｎ型ベース層１１の抵抗が低下して、装置が通
電状態になる。
【００３５】このとき、エミッタ電極１９が接続されて
いる電流経路領域４１のｎ型ベース層１１内では電流は
正孔の移動によって生じる。全体の面積に対する電流経
路領域４１の割合が十分小さくなれば、正孔がｎ型ベー
ス層１１からエミッタ電極１９へ排出される際の抵抗が
大きくなる。その結果、主トレンチ１３直下のｎ型ベー
ス層１１中に正孔が蓄積され、装置の通電損失が低減さ
れる。エミッタ電極１９が接続されていない非電流経路
領域４２と、その両側の主トレンチ１３は全体として幅
の広いトレンチが存在するのと同様の働きを示す。
【００３６】一方、ターンオフ時には、上記通電状態に
おいてゲート電極１４に負バイアスを印加する。する
と、ｐ型ベース層１２とゲート絶縁膜２１との界面付近
のｎ型反転層が消失し、ｎ型エミッタ層１５からｎ型ベ
ース層１１中への電子の注入が停止する。その結果、ｐ
型エミッタ層１７中からｎ型ベース層１１中への正孔の
注入が止まる。その後、ｎ型ベース層１１中に充満した
キャリアは排出され、ｐ型ベース層１２とｎ型ベース層
１１との接合から空乏層が広がり、装置は阻止状態とな
る。
【００３７】前述の如く、この導通状態における通電損
失を決める１つの要素は、伝導度変調を生じた際のｎ型
ベース層１１の抵抗である。ｎ型ベース層１１の抵抗は
充満しているキャリアの総量に依存し、このキャリアの
総量は、エミッタ電極１９からエミッタ層１５に流れる
電子電流と、正孔電流との比、即ち電子の注入効率で決
まる。図１図示のＩＧＢＴにおいては、主トレンチ１３
間の電流経路領域４１内に絞りトレンチ２２が配設され
るため、正孔がｐ型ベース層１２を介してエミッタ電極
１９に排出される際の抵抗が増加する。このため、電子
の注入効率が増加し、ｎ型ベース層１１内に正孔がより
多く蓄積され、この正孔量に応じて電子も蓄積される。
その結果、ｎ型ベース層１１中に充満するキャリア量が
増加して通電損失が低減される。
【００３８】なお、本実施の形態において、ｐ型ベース
層１２及びｎ型エミッタ層１５とエミッタ電極１９との
間のコンタクトを確実にするため、絞りトレンチ２２の
幅はコンタクト領域２５の幅より狭くする必要がある。
また、半導体装置の耐圧を低下させないため、絞りトレ
ンチ２２の深さは主トレンチ１３の深さより同等以下で
あることが望ましい。なお、図１において、電流経路領
域４１は主トレンチ１３の片側のみに設けているが、両
側に設けた場合にも上述の効果を得ることができる。
【００３９】図１３（ａ）〜（ｆ）は図１図示のＩＧＢ
Ｔの製造方法を工程順に示す断面図である。
【００４０】先ず、ｎ型ベース層１１の裏面にｎ型バッ
ファ層１６とｐ型エミッタ層１７とを拡散により順次形
成する。一方、ｎ型ベース層１１の主面にｐ型ベース層
１２を拡散により形成する。更に、ｐ型ベース層１２内
に選択的にｎ型エミッタ層１５を拡散により形成する
（図１３（ａ）参照）。
【００４１】次に、異方性エッチングにより、ｐ型ベー
ス層１２の表面からｐ型ベース層１２を貫きｎ型ベース
層１１の途中の深さまで達するように、主トレンチ１３
及び絞りトレンチ２２を形成する（図１３（ｂ）参
照）。そして、シリコン酸化膜を堆積した後、エッチバ
ックすることにより、主トレンチ１３及び絞りトレンチ
２２内にシリコン酸化膜からなる絶縁体２３を埋め込む
（図１３（ｃ）参照）。
【００４２】次に、絞りトレンチ２２上にフォトエッチ
ングプロセスにより選択的にフォトレジスト層を堆積す
る。そして、このフォトレジスト層をマスクとして、ウ
エットエッチングにより、主トレンチ１３内に埋め込ん
だシリコン酸化膜（絶縁体２３）を除去する。エッチン
グ後、フォトレジスト層を除去し、絞りトレンチ２２内
のみに絶縁体２３を埋め込んだ構造を得る（図１３
（ｄ）参照）。
【００４３】次に、主トレンチ１３の内面にゲート絶縁
膜２１を形成する。そして、導電膜を堆積した後、エッ
チバックすることにより、主トレンチ１３内にゲート電
極１４を埋め込む（図１３（ｅ）参照）。
【００４４】次に、層間絶縁膜１８を堆積した後、主ト
レンチ１３間のコンタクト領域２５（絞りトレンチ２２
の上及びその周辺）において絶縁膜１８を選択的に除去
する。そして、ｐ型ベース層１２及びｎ型エミッタ層１
５にコンタクトするように、エミッタ電極１９を絶縁膜
１８及びコンタクト領域２５上に形成する（図１３
（ｆ）参照）。
【００４５】図３は第１の実施の形態の変更例に係るＩ
ＧＢＴの主要部分を示す平面図である。この変更例にお
いては、絞りトレンチ２２の長さが主トレンチ１３の長
さよりも短く、所々で中断するように形成される。この
ような構造とすることにより、ｐベース層１２及びｎ型
エミッタ層１５とエミッタ電極１９との間のコンタクト
を確実にすることができる。絞りトレンチ２２の長さ
は、ｎ型ベース層１１内の正孔の拡散長程度（本実施の
形態では１００μｍ）以下にすることにより半導体装置
のラッチアップ耐量を上昇させることができる。なお、
図３と同様の変更は、以下で述べる第３乃至第６の実施
の形態にも適用することができる。
【００４６】（第２の実施の形態）図４は本発明の第２
の実施の形態に係るトレンチゲート付の半導体装置であ
るＩＧＢＴの主要部分を示す断面図である。
【００４７】図４図示のＩＧＢＴは、絶縁体２３で満た
された絞りトレンチ２２が、ｐ型ベース層１２の表面に
露出しないように配設されている点で、図１図示のＩＧ
ＢＴと異なる。このような構成によっても第１の実施の
形態と同様の効果を得ることができる。更に、コンタク
ト領域２５内で絞りトレンチ２２が露出していないの
で、コンタクト抵抗を下げることができる。また、ラッ
チアップ耐量をあげることができる。
【００４８】（第３の実施の形態）図５は本発明の第３
の実施の形態に係るトレンチゲート付の半導体装置であ
るＩＧＢＴの主要部分を示す断面図である。
【００４９】図５図示のＩＧＢＴは、主トレンチ１３間
に、主トレンチ１３と実質的に同形状で且つ同方向に延
在するダミートレンチ２６が配設される点で、図１図示
のＩＧＢＴと異なる。ダミートレンチ２６は、２つの電
流経路領域４１（コンタクト領域２５）間の距離が大き
くなることにより装置の耐圧が低下するのを、防止する
ように形成される。従って、ダミートレンチ２６は、主
トレンチ１３と同等の深さを有することが望ましい。ダ
ミートレンチ２６の個数は１個に限定されず、主トレン
チ１３間の距離が大きくなるに従って適宜挿入する個数
を増やすことで装置の耐圧の低下を防ぐことができる。
【００５０】また、主トレンチ１３とダミートレンチ２
６との間の半導体領域は層間絶縁膜１８で覆われ、従っ
て、この領域においてｐ型ベース層１２はエミッタ電極
１９とコンタクトしない。このため、エミッタ電極１９
とｐ型ベース層１２とのコンタクト面積が更に小さくな
り、より大きな伝導度変調を実現することができる。
【００５１】図６は第２の実施の形態の変更例に係るＩ
ＧＢＴの主要部分を示す平面図である。この変更例にお
いては、ダミートレンチ２６内にゲート電極１４と同じ
工程で配設された導電体２８が絶縁膜２９を介して埋め
込まれ、この導電体２８はエミッタ電極１９に接続され
る。この構成により、導電体２８の電位が安定すると共
に、ゲート電極１４の入力容量を低減することができる
ので、装置の高速化が可能になる。なお、図５及び図６
図示のダミートレンチ２６に関する構成は、以下で述べ
る第４乃至第６の実施の形態にも適用することができ
る。
【００５２】（第４の実施の形態）図７は本発明の第４
の実施の形態に係るトレンチゲート付の半導体装置であ
るＩＧＢＴの主要部分を示す断面図である。
【００５３】図７図示のＩＧＢＴは、ゲート電極１４と
同じ工程で配設された導電体３１が絶縁膜３２を介して
絞りトレンチ２２内に埋め込まれ、この導電体３１がエ
ミッタ電極１９とコンタクトする点で、図１図示のＩＧ
ＢＴと異なる。導電体３１は必ずしもエミッタ電極１９
に接続しなくてもよいが、接続することにより電位が安
定し、装置動作も安定する。
【００５４】このような構成によっても第１の実施の形
態と同様の効果を得ることができる。更に、導電体３１
を例えばｐ型のポリシリコンのようなｎ型ベース層１１
に対して仕事関数の大きな材料で形成すれば、絞りトレ
ンチ２２の側壁及び底部に空乏層が形成されるので、絞
りトレンチ２２の界面での表面再結合によるキャリアの
減少を防止することができる。
【００５５】図１４（ａ）、（ｂ）は図７図示のＩＧＢ
Ｔの製造方法を工程順に示す断面図である。
【００５６】先ず、図１３（ａ）、（ｂ）を参照して述
べた手順と同じ手順で、主トレンチ１３及び絞りトレン
チ２２を有する図１３（ｂ）図示の構造を形成する。次
に、主トレンチ１３及び絞りトレンチ２２の内面にゲー
ト絶縁膜２１及び絶縁膜３２を夫々形成する。そして、
導電膜を堆積した後、エッチバックすることにより、主
トレンチ１３及び絞りトレンチ２２内にゲート電極１４
及び導電体３１を夫々埋め込む（図１４（ａ）参照）。
【００５７】次に、層間絶縁膜１８を堆積した後、主ト
レンチ１３間のコンタクト領域２５（絞りトレンチ２２
の上及びその周辺）において絶縁膜１８を選択的に除去
する。そして、ｐ型ベース層１２、ｎ型エミッタ層１５
及び導電体３１にコンタクトするように、エミッタ電極
１９を絶縁膜１８及びコンタクト領域２５上に形成する
（図１４（ｂ）参照）。
【００５８】（第５の実施の形態）図８は本発明の第５
の実施の形態に係るトレンチゲート付の半導体装置であ
るＩＧＢＴの主要部分を示す断面図である。
【００５９】図８図示のＩＧＢＴは、絞りトレンチ２２
内の途中まで絶縁体２３が埋め込まれ、絞りトレンチ２
２の上部内にエミッタ電極１９の延長部分１９ａが挿入
される点で、図１図示のＩＧＢＴと異なる。また、ｎ型
エミッタ層５は、主トレンチ１３と絞りトレンチ２２と
の間で、ｐ型ベース層１２の表面全体を覆うように形成
され、エミッタ電極１９は延長部分１９ａを介してｐ型
ベース層１２とコンタクトする。
【００６０】このような構成によっても第１の実施の形
態と同様の効果を得ることができる。なお、絞りトレン
チ２２は、エミッタ電極１９の延長部分１９ａに対応す
る部分の幅が、絶縁体２３が埋め込まれる部分の幅より
も大きくしてもよい。更に、エミッタ電極１９はｎ型エ
ミッタ層１５及びｐ型ベース層１２と絞りトレンチ２２
の側壁でコンタクトするため、トレンチのマスクとコン
タクトのマスクとの間に合わせずれが起きても、エミッ
タ電極１９とｎ型エミッタ層１５及びｐ型ベース層１２
との間のコンタクトを確実にとることができる。
【００６１】なお、ｎ型エミッタ層５はｐ型ベース層１
２に対して選択的に形成してもよい。このようにするこ
とによってチャネル密度を減少させ、飽和電流を下げる
ことができる。その結果、素子の短絡耐量を向上させる
ことができる。
【００６２】図１５（ａ）、（ｂ）は図８図示のＩＧＢ
Ｔの製造方法を工程順に示す断面図である。
【００６３】先ず、図１３（ａ）〜（ｅ）を参照して述
べた手順と同じ手順で、ゲート電極１４を埋め込んだ主
トレンチ１３及び絶縁体２３を埋め込んだ絞りトレンチ
２２を有する図１３（ｅ）図示の構造と同様な構造を形
成する。次に、エッチングにより、シリコン酸化膜から
なる絶縁体２３を、ｐ型ベース層１２の途中の深さに達
するまで掘り下げる（図１５（ａ）参照）。
【００６４】次に、層間絶縁膜１８を堆積した後、主ト
レンチ１３間のコンタクト領域２５（絞りトレンチ２２
の上及びその周辺）において絶縁膜１８を選択的に除去
する。そして、ｐ型ベース層１２及びｎ型エミッタ層１
５にコンタクトするように、エミッタ電極１９を絶縁膜
１８及びコンタクト領域２５上に形成する（図１５
（ｂ）参照）。
【００６５】（第６の実施の形態）図９は本発明の第６
の実施の形態に係るトレンチゲート付の半導体装置であ
るＩＧＢＴの主要部分を示す断面図である。
【００６６】図９図示のＩＧＢＴは、ゲート電極１４と
同じ工程で配設された導電体３１が絶縁膜３２を介して
絞りトレンチ２２内の途中まで埋め込まれ、この導電体
３１がエミッタ電極１９の延長部分１９ａとコンタクト
する点で、図８図示のＩＧＢＴと異なる。導電体３１は
必ずしもエミッタ電極１９に接続しなくてもよいが、接
続することにより電位が安定し、装置動作も安定する。
【００６７】このような構成によれば、第４及び第５の
実施の形態の効果を併せて得ることができる。なお、絞
りトレンチ２２は、エミッタ電極１９の延長部分１９ａ
に対応する部分の幅が、導電体３１が埋め込まれる部分
の幅よりも大きくしてもよい。更に、導電体３１を例え
ばｐ型のポリシリコンのようなｎ型ベース層１１に対し
て仕事関数の大きな材料で形成すれば、絞りトレンチ２
２の側壁及び底部に空乏層が形成されるので、絞りトレ
ンチ２２の界面での表面再結合によるキャリアの減少を
防止することができる。
【００６８】図１６（ａ）〜（ｃ）は図９図示のＩＧＢ
Ｔの製造方法を工程順に示す断面図である。この方法に
より形成されるエミッタ電極１９の延長部分１９ａの形
状は、図９図示のＩＧＢＴのそれと幾分異なっている
が、構造の特徴とする所は基本的に同一である。
【００６９】先ず、図１３（ａ）、（ｂ）及び図１４
（ａ）を参照して述べた手順と同じ手順で、ゲート電極
１４を埋め込んだ主トレンチ１３及び導電体３１を埋め
込んだ絞りトレンチ２２を有する図１４（ａ）図示の構
造と同様な構造を形成する。
【００７０】次に、層間絶縁膜１８を堆積した後、主ト
レンチ１３間のコンタクト領域２５（絞りトレンチ２２
の上及びその周辺）において絶縁膜１８を選択的に除去
する（図１６（ａ）参照）。そして、絶縁膜１８をマス
クとして使用し、異方性エッチングにより、絞りトレン
チ２２及びその周辺の基板部分を、ｐ型ベース層１２の
途中の深さに達するまで掘り下げる（図１６（ｂ）参
照）。そして、ｐ型ベース層１２、ｎ型エミッタ層１５
及び導電体３１にコンタクトするように、エミッタ電極
１９を絶縁膜１８及びコンタクト領域２５上に形成する
（図１６（ｃ）参照）。
【００７１】（第７の実施の形態）図１０は本発明の第
７の実施の形態に係るトレンチゲート付の半導体装置で
あるＩＧＢＴの主要部分を示す平面図である。
【００７２】図１０図示のＩＧＢＴは、主トレンチ１３
がストライプ状ではなく矩形メッシュ状に形成される点
で、図２図示のＩＧＢＴと異なる。図１０において、絞
りトレンチ２２を横断する主トレンチ１３に平行な線に
沿った断面は、図１と同様となる。即ち、図１に現れる
一対の主トレンチ１３は、メッシュの１つの格子を形成
する単一の環状トレンチ３５の互いに対向する部分に対
応することとなる。ここで、絞りトレンチ２２は、環状
トレンチ３５の実質的中心に配置される。
【００７３】このような構成によっても、絞りトレンチ
２２が正孔の排出抵抗を増加させるので、第１の実施の
形態と同様の効果を得ることができる。更に、本実施の
形態においては主トレンチ１３をメッシュ状に形成した
ことにより、チャネル幅が増加するので半導体装置の通
電損失を更に低下させることができる。
【００７４】図１１及び図１２は第７の実施の形態の２
つの変更例に係るＩＧＢＴの主要部分を示す平面図であ
る。図１１図示の変更例においては、主トレンチ１３を
構成する複数の環状トレンチ３５が一列交代で半ピッチ
だけシフトするように配設される。このような構成によ
っても、図１０図示のＩＧＢＴと同様の効果を得ること
ができる。また、図１１図示の主トレンチ１３のメッシ
ュ構造は、図１０図示のメッシュ構造よりも形成し易
い。
【００７５】図１２図示の変更例においては、主トレン
チ１３が蜂の巣状に形成される。このような構成によっ
ても、図１０図示のＩＧＢＴと同様、正孔の排出抵抗の
増加とチャネル幅の増加の両効果を得ることができる。
【００７６】なお、第７の実施の形態の構成は、図１図
示の断面構造はだけでなく、図４乃至から図９図示のい
ずれの断面構造にも適用可能である。
【００７７】（第８の実施の形態）図１７は本発明の第
８の実施の形態に係るトレンチゲート付の半導体装置で
あるＩＧＢＴの主要部分を示す断面図である。
【００７８】前述の第１乃至第７の実施の形態は、装置
のオン状態において電流経路となる、一対の主トレンチ
１３間の電流経路領域４１における改良に関する。これ
に対して、第８の実施の形態は、装置のオン状態におい
て電流経路とならない非電流経路領域４２における改良
に関する。
【００７９】図１７図示のＩＧＢＴにおいて、一対の主
トレンチ１３間の非電流経路領域４２には、主トレンチ
１３の底部近傍の深さに水平に延在する分離絶縁層４５
が形成される。分離絶縁層４５は、非電流経路領域４２
を完全に塞ぐように一対の主トレンチ１３間に亘って配
設され、非電流経路領域４２内のｎ型半導体層４６をｎ
型ベース層１１から分離する。ｎ型半導体層４６の表面
には、ｎ型コンタクト層４７が形成され、これにコンタ
クトするように電極４８が配設される。電極４８はエミ
ッタ電極１９と電気的に接続される。
【００８０】分離絶縁層４５は、例えば酸素イオンをシ
リコン基板中の所定の深さに打ち込み、その後に熱処理
することによってシリコン酸化膜として形成することが
できる。また、分離絶縁層４５は空洞の層とすることも
できる。このような空洞の形成方法は、例えば、T. Sat
o et al., IEDM Tech. Dig., p. 517, 1999 に開示さ
れ、その開示内容は参照として本明細書に組込まれる。
【００８１】このような構成により、第８の実施の形態
においては、分離絶縁層４５によりｎ型ベース層１１と
ｎ型半導体層４６、４７とが絶縁分離されているため、
装置のオン状態において、正孔は電流経路領域４１のみ
を通って流れる。従って、非電流経路領域４２を十分に
大きくすれば、正孔の排出抵抗を増加させ、通電損失の
低減することができる。
【００８２】また、分離絶縁層４５によりｎ型ベース層
１１とｎ型半導体層４６、４７とが絶縁分離されている
ため、ゲート絶縁膜２１の内、非電流経路領域４２に接
する部分はゲート−コレクタ間容量に寄与しなくなる。
従って、ゲート−コレクタ間容量を低減することによ
り、ミラー期間を短くし、ターンオフ時のエネルギーロ
スを小さくすることができる。
【００８３】また、ｎ型半導体層４６、４７は電極４８
を介してエミッタ電極１９と電気的に接続されているた
め、フローティング状態となるのが防止される。また、
電極４８を配設することにより、非電流経路領域４２
は、ゲート−コレクタ間容量ではなく、ゲート−エミッ
タ間容量に確実に寄与するようになる。
【００８４】（第９の実施の形態）図１８は本発明の第
９の実施の形態に係るトレンチゲート付の半導体装置で
あるＩＧＢＴの主要部分を示す断面図である。第９の実
施の形態も、装置のオン状態において電流経路とならな
い非電流経路領域４２における改良に関する。
【００８５】図１８図示のＩＧＢＴにおいて、一対の主
トレンチ１３間の非電流経路領域４２には、ｐ型ベース
層１２よりも低抵抗（高キャリア不純物濃度）のｐ型ガ
ード層５１が形成される。ｐ型ガード層５１は、不純物
の拡散により、基板の表面から主トレンチ１３の底部近
傍の深さまで形成され、非電流経路領域４２の実質的に
全体を占有する。
【００８６】このような構成により、第９の実施の形態
においては、装置のオン状態において、正孔は、ｐ型ガ
ード層５１により占有される非電流経路領域４２を通ら
ず、電流経路領域４１のみを通って流れる。従って、非
電流経路領域４２を十分に大きくすれば、正孔の排出抵
抗を増加させ、通電損失の低減することができる。
【００８７】また、ターンオフ時には、ｐ型ガード層５
１とｎ型ベース層１１との接合から主にｎ型ベース層１
１側に空乏層が生じ、ｐ型ガード層５１とｎ型ベース層
１１とが絶縁分離される。このため、ターンオフ時に
は、ゲート絶縁膜２１の内、非電流経路領域４２に接す
る部分はゲート−コレクタ間容量に寄与しなくなる。従
って、ゲート−コレクタ間容量を低減することにより、
ミラー期間を短くし、ターンオフ時のエネルギーロスを
小さくすることができる。
【００８８】（第１０の実施の形態）図１９は本発明の
第１０の実施の形態に係るトレンチゲート付の半導体装
置であるＩＧＢＴの主要部分を示す断面図である。
【００８９】図１９図示のＩＧＢＴは、図１図示のＩＧ
ＢＴの特徴である電流経路領域４１内に配設された絞り
トレンチ２２と、図１８図示のＩＧＢＴの特徴である非
電流経路領域４２内に配設された分離絶縁層４５と、を
有する。このような構成により、図１及び図１８図示の
両ＩＧＢＴにおいて説明した夫々の効果、即ち、通電損
失の低減と、ゲート−コレクタ間容量の低減とを共に実
現可能なＩＧＢＴを提供することができる。このよう
に、第８及び第９の実施の形態の夫々に係る非電流経路
領域４２における改良は、第１乃至第７の実施の形態の
夫々に係る電流経路領域４１における改良と組み合せて
使用することができる。
【００９０】以上、ＩＧＢＴを例に挙げて本発明を説明
したが、本発明はＩＧＢＴと同様の動作原理で動作する
装置、例えば、トレンチＭＯＳ静電誘導サイリスタにも
適用可能である。
【００９１】上述の変更例の他、本発明の思想の範疇に
おいて、当業者であれば、各種の変更例及び修正例に想
到し得るものであり、それら変更例及び修正例について
も本発明の範囲に属するものと了解される。
【００９２】
【発明の効果】本発明によれば、電流経路領域内に絞り
トレンチを配設することにより、トレンチ間の距離を狭
めることなく正孔の排出抵抗を増加させ、通電損失の低
減を可能にしたトレンチゲート付き半導体装置を提供す
ることができる。
【００９３】また、本発明によれば、少なくともオン状
態において非電流経路領域を絶縁分離する構成とするこ
とにより、通電損失を大きくすることなくゲート−コレ
クタ間容量の低減を可能にしたトレンチゲート付き半導
体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るトレンチゲー
ト付の半導体装置であるＩＧＢＴの主要部分を示す断面
図。
【図２】図１図示のＩＧＢＴの平面図。
【図３】第１の実施の形態の変更例に係るＩＧＢＴの主
要部分を示す平面図。
【図４】本発明の第２の実施の形態に係るトレンチゲー
ト付の半導体装置であるＩＧＢＴの主要部分を示す断面
図。
【図５】第２の実施の形態の変更例に係るＩＧＢＴの主
要部分を示す平面図。
【図６】本発明の第３の実施の形態に係るトレンチゲー
ト付の半導体装置であるＩＧＢＴの主要部分を示す断面
図。
【図７】本発明の第４の実施の形態に係るトレンチゲー
ト付の半導体装置であるＩＧＢＴの主要部分を示す断面
図。
【図８】本発明の第５の実施の形態に係るトレンチゲー
ト付の半導体装置であるＩＧＢＴの主要部分を示す断面
図。
【図９】本発明の第６の実施の形態に係るトレンチゲー
ト付の半導体装置であるＩＧＢＴの主要部分を示す断面
図。
【図１０】本発明の第７の実施の形態に係るトレンチゲ
ート付の半導体装置であるＩＧＢＴの主要部分を示す平
面図。
【図１１】第７の実施の形態の変更例に係るＩＧＢＴの
主要部分を示す平面図。
【図１２】第７の実施の形態の別の変更例に係るＩＧＢ
Ｔの主要部分を示す平面図。
【図１３】（ａ）〜（ｆ）は図１図示のＩＧＢＴの製造
方法を工程順に示す断面図。
【図１４】（ａ）、（ｂ）は図７図示のＩＧＢＴの製造
方法を工程順に示す断面図。
【図１５】（ａ）、（ｂ）は図８図示のＩＧＢＴの製造
方法を工程順に示す断面図。
【図１６】（ａ）〜（ｃ）は図９図示のＩＧＢＴの製造
方法を工程順に示す断面図。
【図１７】本発明の第８の実施の形態に係るトレンチゲ
ート付の半導体装置であるＩＧＢＴの主要部分を示す断
面図。
【図１８】本発明の第９の実施の形態に係るトレンチゲ
ート付の半導体装置であるＩＧＢＴの主要部分を示す断
面図。
【図１９】本発明の第１０の実施の形態に係るトレンチ
ゲート付の半導体装置であるＩＧＢＴの主要部分を示す
断面図。
【図２０】従来のトレンチゲート付きＩＧＢＴを示す断
面図。
【符号の説明】
１１…ｎ型ベース層 １２…ｐ型ベース層 １３…主トレンチ １４…ゲート電極 １５…ｎ型エミッタ層 １６…ｎ型バッファ層 １７…ｐ型エミッタ層 １８…層間絶縁膜 １９…エミッタ電極 ２０…コレクタ電極 ２１…ゲート絶縁膜 ２２…絞りトレンチ ２３…絶縁体 ２５…コンタクト領域 ２６…ダミートレンチ ２８…導電体 ２９…絶縁膜 ３１…導電体 ３２…絶縁膜 ３５…環状トレンチ ４１…電流経路領域 ４２…非電流経路領域 ４５…分離絶縁層 ４６…ｎ型半導体層 ４７…ｎ型コンタクト層 ４８…電極 ５１…ｐ型ガード層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５５ Ｈ０１Ｌ 29/78 ６５５Ａ (72)発明者 小倉 常雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の第１半導体層と、 前記第１半導体層に第２導電型のキャリアを注入できる
    ように、前記第１半導体層に配設された第２導電型の第
    ２半導体層と、 前記第１半導体層内の第２導電型のキャリアを前記第１
    半導体層外に排出することができるように、前記第１半
    導体層に配設された第２導電型の第３半導体層と、 前記第３半導体層を貫通して前記第１半導体層に至るよ
    うに形成された１対のトレンチ部分と、 前記一対のトレンチ部分の夫々内にゲート絶縁膜を介し
    て配設された一対のゲート電極部分と、 前記ゲート電極部分によって第３半導体層内に誘起され
    るチャネルを通して前記第１半導体層に第１導電型のキ
    ャリアを注入して伝導度変調を生じさせることができる
    ように、前記一対のトレンチ部分で挟まれた前記第３半
    導体層の部分の表面において、前記一対のトレンチ部分
    の夫々に沿って形成された一対の第１導電型の第４半導
    体層部分と、 前記第２半導体層にコンタクトするように配設された第
    １主電極と、 前記第３半導体層及び前記第４半導体層部分にコンタク
    トするように配設された第２主電極と、 前記一対の第４半導体層部分の間で、前記第３半導体層
    を貫通して前記第１半導体層に至るように形成され、前
    記第１半導体層から前記第３半導体層を通って第２主電
    極へ形成される第２導電型のキャリアの排出経路を絞る
    ための絞りトレンチと、を具備することを特徴とするト
    レンチゲート付き半導体装置。
  2. 【請求項２】前記一対のトレンチ部分は、互いに平行に
    延在する一対のトレンチの部分であり、前記絞りトレン
    チは、前記一対のトレンチと同方向に延在することを特
    徴とする請求項１に記載のトレンチゲート付き半導体装
    置。
  3. 【請求項３】前記一対のトレンチ部分は、単一の環状ト
    レンチの互いに対向する部分であり、前記絞りトレンチ
    は、前記環状トレンチの実質的中心に配置されることを
    特徴とする請求項１に記載のトレンチゲート付き半導体
    装置。
  4. 【請求項４】前記絞りトレンチ内に絶縁体が埋め込まれ
    ることを特徴とする請求項１乃至３のいずれかに記載の
    トレンチゲート付き半導体装置。
  5. 【請求項５】前記絞りトレンチ内に絶縁膜を介して導電
    体が埋め込まれることを特徴とする請求項１乃至３のい
    ずれかに記載のトレンチゲート付き半導体装置。
  6. 【請求項６】前記絞りトレンチ内の前記導電体は、前記
    第２主電極に接続されることを特徴とする請求項５に記
    載のトレンチゲート付き半導体装置。
  7. 【請求項７】前記第２主電極は、前記絞りトレンチ内に
    延びる延長部分を具備し、前記延長部分を介して前記第
    ３半導体層とコンタクトすることを特徴とする請求項１
    乃至６のいずれかに記載のトレンチゲート付き半導体装
    置。
  8. 【請求項８】前記第３半導体層を貫通して前記第１半導
    体層に至るように形成された、前記１対のトレンチ部分
    の夫々と実質的に等価な第３トレンチ部分と、前記１対
    のトレンチ部分の一方と前記第３トレンチ部分とで挟ま
    れた非電流経路領域内の半導体層を、前記第１半導体層
    から分離するように、前記一対のトレンチ部分の前記一
    方と前記第３トレンチ部分との間に形成された分離絶縁
    層と、を更に具備することを特徴とする請求項１乃至７
    のいずれかに記載のトレンチゲート付き半導体装置。
  9. 【請求項９】前記第３半導体層を貫通して前記第１半導
    体層に至るように形成された、前記１対のトレンチ部分
    の夫々と実質的に等価な第３トレンチ部分と、前記１対
    のトレンチ部分の一方と前記第３トレンチ部分とで挟ま
    れた非電流経路領域内に形成された前記第３半導体層よ
    りも低抵抗の第２導電型の第５半導体層と、を更に具備
    することを特徴とする請求項１乃至７のいずれかに記載
    のトレンチゲート付き半導体装置。
  10. 【請求項１０】第１導電型の第１半導体層と、 前記第１半導体層に第２導電型のキャリアを注入できる
    ように、前記第１半導体層に配設された第２導電型の第
    ２半導体層と、 前記第１半導体層内の第２導電型のキャリアを前記第１
    半導体層外に排出することができるように、前記第１半
    導体層に配設された第２導電型の第３半導体層と、 前記第３半導体層を貫通して前記第１半導体層に至るよ
    うに形成された１対のトレンチ部分と、 前記一対のトレンチ部分の夫々内にゲート絶縁膜を介し
    て配設された一対のゲート電極部分と、 前記ゲート電極部分によって第３半導体層内に誘起され
    るチャネルを通して前記第１半導体層に第１導電型のキ
    ャリアを注入して伝導度変調を生じさせることができる
    ように、前記一対のトレンチ部分で挟まれていない前記
    第３半導体層の部分の表面において、前記一対のトレン
    チ部分の夫々に沿って形成された一対の第１導電型の第
    ４半導体層部分と、 前記第２半導体層にコンタクトするように配設された第
    １主電極と、 前記第３半導体層及び前記第４半導体層部分にコンタク
    トするように配設された第２主電極と、 前記一対のトレンチ部分で挟まれた非電流経路領域内の
    半導体層を、前記第１半導体層から分離するように、前
    記一対のトレンチ部分の間に形成された分離絶縁層と、
    を具備することを特徴とするトレンチゲート付き半導体
    装置。
  11. 【請求項１１】前記分離絶縁層は、前記一対のトレンチ
    部分の底部近傍の深さに配設されることを特徴とする請
    求項１０に記載のトレンチゲート付き半導体装置。
  12. 【請求項１２】前記非電流経路領域内の前記半導体層に
    コンタクトするように追加電極が配設され、前記追加電
    極は前記第２主電極に電気的に接続されることを特徴と
    する請求項１０または１１に記載のトレンチゲート付き
    半導体装置。
  13. 【請求項１３】第１導電型の第１半導体層と、 前記第１半導体層に第２導電型のキャリアを注入できる
    ように、前記第１半導体層に配設された第２導電型の第
    ２半導体層と、 前記第１半導体層内の第２導電型のキャリアを前記第１
    半導体層外に排出することができるように、前記第１半
    導体層に配設された第２導電型の第３半導体層と、 前記第３半導体層を貫通して前記第１半導体層に至るよ
    うに形成された１対のトレンチ部分と、 前記一対のトレンチ部分の夫々内にゲート絶縁膜を介し
    て配設された一対のゲート電極部分と、 前記ゲート電極部分によって第３半導体層内に誘起され
    るチャネルを通して前記第１半導体層に第１導電型のキ
    ャリアを注入して伝導度変調を生じさせることができる
    ように、前記一対のトレンチ部分で挟まれていない前記
    第３半導体層の部分の表面において、前記一対のトレン
    チ部分の夫々に沿って形成された一対の第１導電型の第
    ４半導体層部分と、 前記第２半導体層にコンタクトするように配設された第
    １主電極と、 前記第３半導体層及び前記第４半導体層部分にコンタク
    トするように配設された第２主電極と、 前記一対のトレンチ部分で挟まれた非電流経路領域内に
    形成された前記第３半導体層よりも低抵抗の第２導電型
    の第５半導体層と、を具備することを特徴とするトレン
    チゲート付き半導体装置。
  14. 【請求項１４】前記第５半導体層は、前記一対のトレン
    チ部分の底部近傍の深さまで配設されることを特徴とす
    る請求項１３に記載のトレンチゲート付き半導体装置。
  15. 【請求項１５】前記第５半導体層は、前記非電流経路領
    域の実質的に全体を占有することを特徴とする請求項１
    ３または１４に記載のトレンチゲート付き半導体装置。
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