KR100789033B1 - 종형게이트 반도체장치 및 그 제조방법 - Google Patents

종형게이트 반도체장치 및 그 제조방법 Download PDF

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미츠히로 야마나카
히로유키 군지
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마쯔시다덴기산교 가부시키가이샤
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Abstract

트랜지스터로서 기능하는 제 1 영역(11)은, 드레인영역(111)과, 드레인영역(111) 위쪽에 형성된 보디영역(112)과, 보디영역(112) 위쪽에 형성된 소스영역(113A)과, 보디영역(112)에 형성되며 또 게이트전극(120)이 매입된 트렌치를 갖는다. 제 2 영역(12)까지 연재하는 보디영역(112) 위쪽에 소스영역(113B)이 형성된다.

Description

종형게이트 반도체장치 및 그 제조방법{VERTICAL GATE SEMICONDUCTOR DEVICE AND PROCESS FOR FABRICATING THE SAME}
본 발명은, 종형 게이트전극을 갖는 반도체장치 및 그 제조방법에 관한 것이다.
최근, 전자기기의 저 소비전력화, 고기능화 및 고속화에 따라, 이 기기에 부수되는 반도체장치에도 저 소비전력화 또는 고속화 등이 요구되고 있다. 이들 요구에 대응하기 위해, 전자기기의 DC-DC변환기에 일반적으로 이용되는 반도체장치에도, 트랜지스터의 낮은 온 저항 특성이 요구되고 있다. 트랜지스터의 온 저항을 작게 하기 위한 방법의 하나로서, 단위면적당 배치하는 트랜지스터의 밀도를 크게 한다는 방법이 있다.
구체적으로는, 반도체장치의 게이트전극을 종방향(기판 주면에 대해 수직인 방향)으로 배치하는 방법이 있다. 이 방법을 적용한 반도체장치로서, 종형게이트 반도체장치가 있다. 종형게이트 반도체장치에서는, 게이트전극이 종방향으로 배치됨과 더불어, 이 게이트전극의 상부와 대향하도록 소스영역이 형성된다. 또 게이트전극의 저부와 대향하도록 드레인영역이 형성된다.
그런데 종형게이트 반도체장치에서는, 게이트전극이 종방향으로 배치되므로, 이 종형 게이트전극의 최상면과, 소스영역이 존재하는 실리콘영역 표면이 거의 동일 평면상에 존재한다. 때문에 소스영역 및 보디콘택트영역에 공통전극을 접속할 때, 종형 게이트전극의 상부를 예를 들어 볼록 형상의 절연막으로 피복하며, 이로써 소스영역 또는 보디콘택트영역과 종형 게이트전극과의 도통을 방지해야 한다는 과제가 있다.
이와 같은 과제를 해결하는 선행기술로서, 예를 들어 일특개 2000-252468호 공보에 기재된 기술이 있다. 이는 서로 평행으로 배치된 복수의 종형게이트 반도체장치에 있어서, 각 종형 게이트전극의 최상면을, 소스영역이 존재하는 실리콘영역 표면보다 후퇴시킴과 더불어 종형 게이트전극 상의 오목부에 절연막을 충전함으로써 상기 과제를 해결하는 것이다.
이하, 일특허 제 2662217호 공보 또는 일특개 2000-252468호 공보에 기재된 종래의 종형게이트 반도체장치에 대해, 도면을 참조하면서 설명한다.
도 1의 (a)는, 종래의 종형게이트 반도체장치, 구체적으로는 N채널 종형게이트 DMOS(Double Diffused Metal Oxide Semiconductor) 트랜지스터의 단면구성을 나타내는 도이다.
도 1의 (a)에 나타내는 바와 같이, N형(제 1 도전형)의 불순물이 도핑된 N+형 반도체기판인 실리콘기판(1800) 상에, 에피택셜 성장법에 의해 에피택셜층(1810)이 형성된다. 에피택셜층(1810)은, N형 드레인영역(1811)과, 드레인영역(1811) 상에 형성된 P형 보디영역(1812)과, 보디영역(1812) 상에 형성된 N+형 소스영역(1813)과, 소스영역(1813)과 인접하도록 형성되며 또 보디영역(1812)보다 불순 물농도가 높은 P+형 보디콘택트영역(1814)으로 구성된다. 에피택셜층(1810)에는, 소스영역(1813) 및 보디영역(1812)을 관통하면서 드레인영역(1811) 상부에 달하는 트렌치가 형성됨과 더불어, 이 트렌치 내부에는 종형 게이트전극(1820)이 매입된다. 종형 게이트전극(1820) 최상면은, 소스영역(1813)이 존재하는 에피택셜층(1810) 표면보다 아래에 있다. 또 상기 트렌치 내부의 종형 게이트전극(1820) 위쪽에는 절연막(1830)이 충전된다. 또한 드레인영역(1811) 및 보디영역(1812) 각각에서 상기 트렌치의 수직 벽면인 면과, 종형 게이트전극(1820) 사이에는, 게이트절연막이 될 절연물질(1840)이 개재된다. 또 에피택셜층(1810) 상에는, 소스영역(1813) 및 보디콘택트영역(1814)에 공통 접속되는 공통전극(1850)이 형성된다.
도 1의 (b)는, 도 1의 (a)에 나타내는 MOSFET를 1개의 셀(1단위)로서 이 MOSFET가 배열형태로 배치되어 이루어지는 MOSFETs배열의 평면구성을 나타내는 도이다. 여기서 도 1의 (a)는, 도 1 (b)의 A-A'선 단면도이다. 또 도 1의 (b)에서는, 종형 게이트전극(1820), 소스영역(1813) 및 보디콘택트영역(1814) 이외의 부재 도시를 생략한다.
이상과 같이, 도 1의 (a) 및 (b)에 나타내는 종래의 종형게이트 반도체장치의 에피택셜층(반도체층)(1810)은, N형 드레인영역(1811)과, 드레인영역(1811) 상에 형성된 P형 보디영역(1812)과, 보디영역(1812) 상에 서로 인접하도록 형성된 N+형 소스영역(1813) 및 P+형 보디콘택트영역(1814)을 갖는다. 또 소스영역(1813) 및 보디콘택트영역(1814) 각각의 표면은 반도체층(1810) 표면이다. 또 종형 게이트전극(1820) 상부는 소스영역(1813)과 대향하는 동시에, 종형 게이트전극(1820) 저부는 드레인영역(1811)과 대향한다.
이상과 같은 구성을 갖는 종형게이트 반도체장치에서는, 절연막(1830)이, 소스영역(1813) 또는 보디콘택트영역(1814)과 종형 게이트전극(1820)과의 도통을 방지하므로, 소스영역(1813)과 보디콘택트영역(1814)에 공통전극을 접속할 때 실시했던, 절연막에 의한 종형 게이트전극(1820) 상면의 피복공정을 생략할 수 있다.
또, 절연막(1830)의 최상면과, 소스영역(1813)에 존재하는 실리콘영역(반도체층(1810)) 표면과는 실질적으로 동일 평면상에 존재하기 때문에, 뒤의 마스크공정을 평탄한 표면상에서 실시할 수 있으므로, 종형게이트 반도체장치의 제조를 용이하게 할 수 있다.
도 2의 (a) 및 (b)는, 일특개 2000-252468호 공보에 기재된, 다른 종래의 종형게이트 반도체장치, 구체적으로는 N채널 종형게이트 DMOS 트랜지스터의 단면구성을 나타내는 도이다. 여기서 도 2의 (a)는, MOS 트랜지스터로서 기능하는 제 1 영역을 나타내는 단면도이며, 도 2의 (b)는, 이 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역을 나타내는 단면도이다.
도 2의 (a)에 나타내는 바와 같이, 제 1 영역에서는 N형(제 1 도전형)의 불순물이 도핑된 N+형 반도체기판인 실리콘기판(2800) 상에, N형 드레인영역(2811)이 형성된다. 드레인영역(2811) 상에는 P형 보디영역(2812)이 형성됨과 더불어, 보디영역(2812) 상에는 N+형 소스영역(2813)이 형성된다. 소스영역(2813) 및 보디영역(2812)에는 드레인영역(2811) 상부에 달하는 트렌치가 형성됨과 더불어, 이 트렌치 내부에는 종형 게이트전극(2820)이 매입된다. 종형 게이트전극(2820)의 최상면은, 소스영역(2813)이 존재하는 반도체층 표면보다 아래 위치한다. 또 상기 트렌치 내부에서 종형 게이트전극(2820) 위쪽에는 절연막(2830)이 충전된다. 또한 드레인영역(2811) 및 보디영역(2812) 각각에서 상기 트렌치의 수직 벽면인 면과, 종형 게이트전극(2820) 사이에는, 게이트절연막이 될 절연물질(2840)이 개재된다. 또 소스영역(2813) 상에는, 소스영역(2813)에 접속되는 공통전극(2850)이 형성된다.
한편, 도 2의 (b)에 나타내는 바와 같이 제 2 영역은, 도 2의 (a)에 나타내는 소스영역(2813) 대신 P+형 보디콘택트영역(2814)이 형성되는 점을 제외하면, 제 1 영역과 마찬가지 단면구성을 갖는다.
도 2의 (c)는, 도 2의 (a)에 나타내는 제 1 영역과, 도 2의 (b)에 나타내는 제 2 영역이, 종형 게이트전극(2820) 즉 게이트 트렌치가 이어지는 방향을 따라 스트라이프 형태로 번갈아 배열되어 이루어지는 MOSFETs배열의 평면구성을 나타내는 도이다. 여기서 도 2의 (c)에서는, 종형 게이트전극(2820), 소스영역(2813) 및 보디콘택트영역(2814) 이외의 부재 도시를 생략한다.
도 2의 (c)에 나타내는 바와 같이, 각 게이트전극(2820)(즉 각 게이트 트렌치)을 따라, 소스영역(2813) 및 보디콘택트영역(2814)을 교대로 배치함으로써, 스트라이프형의 복수 배열이 구성된다. 또 각 배열은 게이트 트렌치에 인접하여 배치됨과 더불어, 게이트 트렌치에 의해 다른 배열로부터 분리된다. 또 도 2의 (c)에 나타내는 바와 같이, 게이트 트렌치 옆에 배치된 배열의 세로길이(게이트 트렌치가 이어지는 방향의 치수)에 대해서는, 소스영역(2813)이 상대적으로 긴 길이를 가지며, 보디콘택트영역(2814)이 상대적으로 짧은 길이를 갖는다. 즉, 트랜지스터 로서 기능하는 제 1 영역 쪽이, 보디콘택트로서 기능하는 제 2 영역보다 넓은 면적을 갖는다.
도 2의 (a)～(c)에 나타내는, 스트라이프형의 배열을 갖는, 다른 종래의 종형게이트 반도체장치에서는, 도 1의 (a) 및 (b)에 나타내는, 셀 형태의 배치를 갖는 종래의 MOSFETs배열에 비해, 게이트 트렌치의 피치를 보다 좁게 할 수 있다.
여기서 셀 형태의 배치를 갖는 종래의 MOSFETs배열에 있어서, 소스영역과 전극(공통전극)과의 접촉면적을 확보하기 위해, 게이트 트렌치 내에서 게이트전극 상에 형성되는 절연막의 최상면을, 소스영역이 존재하는 반도체층의 면적보다 아래로 하는 기술이 예를 들어 일특개 2001-085685호 공보 또는 일특개평 11-103052호 공보에 개시된다. 이 기술에 의하면, 소스영역과 공통전극을, 게이트 트렌치 벽면 및 상기 반도체층 표면 각각의 일부분에서 접촉시킬 수 있다.
그러나, 전술한 셀 형태의 배치를 갖는 종래의 종형게이트 반도체장치에서는, 미세화에 대응하기 위해 장치의 소형화를 도모하고자 할 경우, 소스영역의 콘택트저항이 증대한다는 문제가 생긴다. 즉, 종형게이트 반도체장치의 소형화에 따라, 인접하는 트렌치 게이트전극간의 간격이 좁아지면, 그에 따라 소스영역도 좁아진다. 예를 들어 폭 0.25㎛의 종형 게이트전극이 0.25㎛ 간격으로 나열된 종형게이트 반도체장치에 있어서, 종형 게이트전극간 간격을 0.1㎛ 짧게 하고자 할 경우, 폴리실리콘의 저항을 고려하면 종형 게이트전극의 폭을 좁게 할 수 없기 때문에, 필연적으로 종형 게이트전극간의 간격을 0.15㎛까지 좁게 해야하며, 이 간격으로 형성되는 소스영역은 매우 작아져버린다. 때문에 공통전극과 소스영역과의 접촉면 적이 작아져버리므로, 소스영역의 접촉저항이 증대돼버린다.
여기서 보디콘택트영역의 배치면적과 소스영역의 배치면적은 서로 상호절충 관계이므로, 공통전극과 보디콘택트영역과의 접촉면적을 작게 함으로써, 공통전극과 소스영역과의 접촉면적을 크게 할 수 있다. 그러나, 공통전극과 보디콘택트영역과의 접촉면적이 작아지면, 보디영역을 충분히 접지시킬 수 없는 결과, 기생 바이폴라 트랜지스터가 동작하기 쉬워진다는 새로운 문제가 발생한다.
한편, 전술한 스트라이프형 배치를 갖는 종래의 종형게이트 반도체장치에서도, 미세화에 대응하기 위해 장치의 소형화를 도모하고자 할 경우에는, 인접하는 트렌치 게이트전극간 간격이 좁아지므로, 그에 따라 소스영역도 좁아진다. 이로써 공통전극과 소스영역과의 접촉면적이 작아지므로, 소스영역의 접촉저항이 증대되어버린다는 문제를 회피할 수 없다.
발명의 개시
그래서 본 발명은, 이러한 문제점에 감안하여, 소스영역의 접촉저항을 증대시키는 일없이, 소형화를 도모할 수 있는 종형게이트 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명에 관한 제 1 종형게이트 반도체장치는, 트랜지스터로서 기능하는 제 1 영역과, 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역이 서로 인접하여 배치된 종형 트렌치게이트 반도체장치이며, 제 1 영역은, 드레인영역과, 드레인영역 위쪽에 형성된 보디영역과, 보디영역 위쪽에 형성된 제 1 소스영역과, 제 1 소스영역 및 보디영역에 형성되며 또 게이트전극이 매입된 트렌치를 구비하며, 보디영역은 제 2 영역까지 연재됨과 더불어, 제 2 영역의 보디영역 위쪽에, 제 1 소스영역과 전기적으로 접속하는 제 2 소스영역이 형성된다.
제 1 종형게이트 반도체장치에 의하면, 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역에 있어서, 보디영역 위쪽에 소스영역이 형성된다. 이로써, 장치의 소형화에 따라 게이트전극간 거리가 짧아진 경우에도, 보디콘택트영역의 배치면적을 작게 하는 일없이, 공통전극과 소스영역과의 접촉면적을 충분히 확보할 수 있다. 따라서 소스영역의 콘택트저항을 증대시키는 일없이, 소형화를 도모할 수 있는 종형게이트 반도체장치를 실현할 수 있다.
제 1 종형게이트 반도체장치에 있어서, 제 2 소스영역의 두께는 제 1 소스영역 두께보다 작은 것이 바람직하다.
이와 같이 하면, 제 2 영역에 형성되는 게이트 트렌치의 깊이가, 제 1 영역에 형성되는 게이트 트렌치의 깊이와 같을 경우에도, 제 2 영역의 트렌치 벽면에서 소스영역 및 보디영역 각각과의 전기적 접촉을 확실하게 취할 수 있다.
제 1 종형게이트 반도체장치에 있어서, 제 2 소스영역은 제 2 영역의 보디영역 전면을 피복하는 것이 바람직하다.
이와 같이 하면, 트렌치 상부에 오목부가 남도록 게이트전극을 형성함으로써, 제 1 영역 및 제 2 영역 양쪽에서, 이 오목부의 벽면에서 소스영역과의 전기적 접촉을 취할 수 있다.
제 1 종형게이트 반도체장치에 있어서, 제 2 영역의 보디영역에서 제 2 소스영역 근방부분의 불순물농도는, 제 2 영역의 보디영역에서 그 밖의 부분의 불순물농도보다 높은 것이 바람직하다.
이와 같이 하면, 보디영역과의 전기적 접촉을 보다 확실하게 취할 수 있다.
제 1 종형게이트 반도체장치에 있어서, 트렌치는 제 2 소스영역 및 제 2 영역의 보디영역에도 형성되며, 게이트전극은, 트렌치 상부에 오목부가 남도록 형성되고, 제 2 영역의 보디영역은 오목부 벽면에 노출되며, 또 이 노출부분에서 전기적 접촉이 취해지는 것이 바람직하다.
이와 같이 하면, 제 1 영역 및 제 2 영역 양쪽에서 소스영역과의 전기적 접촉을 취할 수 있음과 더불어, 제 2 영역에서 보디영역과의 전기적 접촉을 소스영역과 공통으로 취할 수 있으므로, 트렌치 게이트전극의 피치를 좁게 할 수 있으며, 이로써 장치의 보다 나은 소형화를 도모할 수 있다.
제 1 종형게이트 반도체장치에 있어서, 트렌치는 제 2 소스영역 및 제 2 영역의 보디영역에도 형성되며, 게이트전극은, 트렌치 상부에 오목부가 남도록 형성되고, 제 1 소스영역 및 제 2 소스영역의 각각은 오목부 벽면에 노출되며, 또 이 각 노출부분 및 각 소스영역의 상면에서 전기적 접촉이 취해지는 것이 바람직하다.
이와 같이 하면, 공통전극과 소스영역과의 접촉면적을 보다 증대시킬 수 있으므로, 소스영역의 접촉저항을 보다 저감할 수 있다.
제 2 영역의 보디영역이 게이트 트렌치 상의 오목부 벽면에 노출되며, 또 이 노출부분에서 전기적 접촉이 취해질 경우, 제 2 영역의 보디영역은 그 상부에 상대적으로 불순물 농도가 높은 고농도영역을 가지며, 고농도영역은 오목부 벽면에 노출되고, 또 이 노출부분에서 전기적 접촉이 취해져도 된다. 혹은 제 2 소스영역 및 제 2 영역의 보디영역 각각은 오목부 벽면에 노출되고, 또 이 각 노출부분에서 전기적 접촉이 취해져도 된다. 또는, 게이트 트렌치 상의 오목부에는, 게이트전극과의 사이에 절연층을 개재하고 다른 전극이 형성되며, 다른 전극은, 오목부 벽면에서 제 2 소스영역 및 제 2 영역의 보디영역과 접해도 된다.
본 발명의 제 2 종형게이트 반도체장치는, 트랜지스터로서 기능하는 제 1 영역과, 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역이 서로 인접하여 배치된 종형 트렌치게이트 반도체장치에 있어서, 제 1 영역은, 드레인영역과, 드레인영역 위쪽에 형성된 보디영역과, 보디영역 위쪽에 형성된 제 1 소스영역과, 제 1 소스영역 및 보디영역에 형성되며 또 게이트전극이 매입된 트렌치를 구비하며, 보디영역은 제 2 영역까지 연재됨과 더불어, 트렌치는 제 2 영역의 보디영역에도 형성되고, 게이트전극은 트렌치 상부에 오목부가 남도록 형성되며, 제 2 영역의 보디영역은 오목부 벽면에 노출되고, 또 이 노출부분에서 전기적 접촉이 취해진다.
제 2 종형게이트 반도체장치에 의하면, 제 2 영역의 보디영역과의 전기적 접촉을, 트렌치 내에서 게이트 위의 오목부 벽면에서 취할 수 있으므로, 공통전극과 보디영역과의 접촉면적을 확보할 수 있다. 이로써, 트랜지스터 동작 시에 보디영역 내에 전압차가 발생하는 것을 억제할 수 있으므로, 기생 바이폴라트랜지스터가 동작하는 것을 방지할 수 있다.
제 2 종형게이트 반도체장치에 있어서, 제 2 영역의 보디영역 위쪽에, 제 1 소스영역과 전기적으로 접속하는 제 2 소스영역이 형성되며, 오목부에는 게이트전극과의 사이에 절연층을 개재하고 다른 전극이 형성되며, 다른 전극은, 오목부 벽면에서 제 2 소스영역 및 제 2 영역의 보디영역과 접하는 것이 바람직하다.
이와 같이 하면, 제 2 영역의 게이트 트렌치 벽면에서 소스영역 및 보디영역 각각을 확실하게 전극에 공통 접속시킬 수 있다. 즉, 제 1 영역 및 제 2 영역 양쪽에서 소스영역과의 전기적 접촉을 취할 수 있음과 더불어, 제 2 영역에서 보디영역과의 전기적 접촉을 소스영역과 공통으로 취할 수 있으므로, 트렌치 게이트전극의 피치를 좁힐 수 있으며, 이로써 장치의 보다 나은 소형화를 도모할 수 있다. 또 이 경우 다른 전극이, 제 1 소스영역 및 제 2 소스영역 각각의 상면과 접하면, 제 1 영역 및 제 2 영역 양쪽에서 소스영역과의 전기적 접촉을 소스영역 상면에서 취할 수 있다.
제 2 종형게이트 반도체장치에 있어서, 제 2 영역의 보디영역 위쪽에, 제 1 소스영역과 전기적으로 접속하며, 또 제 1 영역의 소스영역보다 얇은 제 2 소스영역이 형성되는 것이 바람직하다.
이와 같이 하면, 제 2 영역에 형성되는 게이트 트렌치의 깊이가, 제 1 영역에 형성되는 게이트 트렌치의 깊이와 동일한 경우에도, 제 2 영역이 트렌치 벽면에서 소스영역 및 보디영역 각각과의 전기적 콘택트를 확실하게 취할 수 있다.
제 2 종형게이트 반도체장치에 있어서, 제 2 영역의 보디영역은, 그 상부에 상대적으로 불순물농도가 높은 고농도영역을 가지며, 고농도영역은 오목부 벽면에 노출되고, 또 이 노출부분에서 전기적으로 접촉이 취해지는 것이 바람직하다.
이와 같이 하면, 보디영역과의 전기적 접촉을 보다 확실하게 취할 수 있다. 또 이 경우 오목부에는, 게이트전극과의 사이에 절연층을 개재하고 다른 전극이 형성되며, 다른 전극은 오목부 벽면에서 고농도영역과 접해 있어도 된다.
본 발명에 관한 제 1 종형게이트 반도체장치의 제조방법은, 트랜지스터로서 기능하는 제 1 영역과, 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역이 서로 인접하여 배치된 종형 트렌치게이트 반도체장치의 제조방법에 있어서, 제 1 영역 및 제 2 영역 각각이 될 반도체영역에 드레인영역을 형성함과 더불어, 반도체영역에서의 드레인영역 위쪽에 보디영역을 형성하는 제 1 공정과, 제 1 영역의 보디영역에 트렌치를 형성하는 제 2 공정과, 반도체영역에서 제 1 영역의 보디영역 위쪽에 제 1 소스영역을 형성하는 제 3 공정과, 반도체영역에서 제 2 영역의 보디영역 위쪽에 제 2 소스영역을 형성하는 제 4 공정을 구비하며, 제 1 소스영역과 제 2 소스영역은 서로 전기적으로 접속하도록 형성된다.
제 1 종형게이트 반도체장치의 제조방법에 의하면, 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역에서, 보디영역 위쪽에 소스영역을 형성한다. 이로써 장치의 소형화에 따라 게이트전극간 거리가 짧아진 경우에도, 보디콘택트영역의 배치면적을 작게 하는 일없이, 공통전극과 소스영역과의 접촉면적을 충분히 확보할 수 있다. 따라서 소스영역의 접촉저항을 증대시키는 일없이, 소형화를 도모할 수 있는 종형게이트 반도체장치를 실현할 수 있다.
또 제 1 종형게이트 반도체장치의 제조방법에 의하면, 트렌치 형성(제 2 공정) 후에 각 소스영역의 형성(제 3 및 제 4 공정)를 실행함으로써, 소스영역 형성 후의 열처리를 저감할 수 있다. 이로써 소스영역에 불순물확산의 제어가 가능해지며, 그 결과 디바이스 크기의 제어를 확실하게 실행할 수 있다.
제 1 종형게이트 반도체장치의 제조방법에 있어서 제 4 공정은, 반도체영역에서 제 1 소스영역 및 제 2 소스영역의 각각이 될 부분에 불순물을 동시에 도입하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 제 2 소스영역 형성 시에, 반도체영역에의 불순물 도입을, 예를 들어 반도체영역 전면에 대한 이온 주입으로 실시할 수 있으므로, 새로운 리소그래피공정을 추가하는 일없이, 제 2 소스영역을 형성할 수 있다.
제 1 종형게이트 반도체장치의 제조방법에 있어서 제 2 소스영역은, 제 2 영역의 보디영역 전면을 피복하도록 형성되는 것이 바람직하다.
이와 같이 하면, 트렌치 상부에 오목부가 남도록 게이트전극을 형성함으로써, 제 1 영역 및 제 2 영역 양쪽에서 이 오목부 벽면에서 소스영역과의 전기적 접촉을 취할 수 있다.
제 1 종형게이트 반도체장치의 제조방법에 있어서, 제 2 영역의 상기 보디영역 상부에, 상대적으로 불순물농도가 높은 고농도영역을 형성하는 공정을 추가로 구비하는 것이 바람직하다.
이와 같이 하면, 보디영역과의 전기적 접촉을 보다 확실하게 취할 수 있다.
제 1 종형게이트 반도체장치의 제조방법에 있어서 제 2 공정은, 트렌치를 제 2 영역의 상기 보디영역에도 형성하는 공정을 포함하며, 제 2 공정 후에, 트렌치 상부에 오목부가 남으면서, 이 오목부 벽면에 제 2 영역의 보디영역이 노출되도록 트렌치 내에 게이트전극을 형성하는 공정과, 오목부에, 제 2 영역의 보디영역과 전기적으로 접속하는 다른 전극을 형성하는 공정을 구비하는 것이 바람직하다.
이와 같이 하면, 제 1 영역 및 제 2 영역 양쪽에서 소스영역과의 전기적 접촉을 취할 수 있음과 더불어, 제 2 영역에서 보디영역과의 전기적 접촉을 소스영역과 공통으로 취할 수 있으므로, 트렌치 게이트전극의 피치를 좁게 할 수 있으며, 이로써 장치의 보다 나은 소형화를 도모할 수 있다.
제 1 종형게이트 반도체장치의 제조방법에 있어서 제 2 공정은, 트렌치를 제 2 영역의 보디영역에도 형성하는 공정을 포함하며, 제 2 공정 및 제 4 공정 후에, 트렌치 상부에 오목부가 남으면서, 이 오목부 벽면에 제 2 소스영역이 노출되도록 트렌치 내에 게이트전극을 형성하는 공정과, 오목부에, 제 2 소스영역과 전기적으로 접속하는 다른 전극을 형성하는 공정을 구비하는 것이 바람직하다.
이와 같이 하면, 공통전극(다른 전극)과 소스영역과의 접촉면적을 보다 증대시킬 수 있으므로, 소스영역의 접촉저항을 보다 저감할 수 있다.
제 1 종형게이트 반도체장치의 제조방법에 있어서 제 2 공정은, 트렌치를 제 2 영역의 보디영역에도 형성하는 공정을 포함하며, 제 2 공정 및 제 4 공정 후에, 트렌치 상부에 오목부가 남으면서, 이 오목부 벽면에 제 2 영역의 보디영역 및 제 2 소스영역이 노출되도록 트렌치 내에 게이트전극을 형성하는 공정과, 오목부에, 제 2 영역의 보디영역 및 제 2 소스영역 각각과 전기적으로 접속하는 다른 전극을 형성하는 공정을 구비하는 것이 바람직하다.
이와 같이 하면, 제 1 영역 및 제 2 영역 양쪽에서 소스영역과의 전기적 접촉을 취할 수 있음과 더불어, 제 2 영역에서 보디영역과의 전기적 접촉을 소스영역과 공통으로 취할 수 있으므로, 트렌치 게이트전극의 피치를 좁게 할 수 있으며, 이로써 장치의 보다 나은 소형화를 도모할 수 있다. 또 공통전극(다른 전극)과 소스영역과의 접촉면적을 보다 증대시킬 수 있으므로, 소스영역의 접촉저항을 보다 저감할 수 있다.
본 발명에 관한 제 2 종형게이트 반도체장치의 제조방법은, 트랜지스터로서 기능하는 제 1 영역과, 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역이 서로 인접하여 배치된 종형 트렌치게이트 반도체장치의 제조방법에 있어서, 제 1 영역 및 제 2 영역 각각이 될 반도체영역에 드레인영역을 형성함과 더불어, 반도체영역에서의 드레인영역 위쪽에 보디영역을 형성하는 공정과, 제 1 영역 및 제 2 영역 각각의 보디영역에 트렌치를 형성하는 공정과, 트렌치 상부에 오목부가 남으면서 이 오목부 벽면에 제 2 영역의 보디영역이 노출되도록 트렌치 내에 게이트전극을 형성하는 공정과, 오목부에, 제 2 영역의 보디영역과 전기적으로 접속하는 다른 전극을 형성하는 공정을 구비한다.
제 2 종형게이트 반도체장치의 제조방법에 의하면, 제 2 영역의 보디영역과의 전기적 접촉을 트렌치 내 게이트 위의 오목부 벽면에서 취할 수 있으므로, 공통전극(다른 전극)과 보디영역과의 접촉면적을 확보할 수 있다. 이로써 트랜지스터 동작 시에 보디영역 내에 전압차가 발생하는 것을 억제할 수 있으므로, 기생 바이폴라트랜지스터가 동작하는 것을 방지할 수 있다.
제 2 종형게이트 반도체장치의 제조방법에 있어서, 제 2 영역의 보디영역 상부에, 상대적으로 불순물농도가 높은 고농도영역을 형성하는 공정을 추가로 구비하는 것이 바람직하다.
이와 같이 하면, 보디영역과의 접촉을 보다 확실하게 취할 수 있다. 여기서 이 경우, 제 2 영역의 보디영역에서 고농도영역이 게이트 위 오목부 벽면에 노출된다.
발명의 효과
이상과 같이 본 발명에 의하면, 소스영역의 접촉저항을 증대시키는 일없이, 소형화를 도모할 수 있는 종형게이트 반도체장치의 실현이 가능해진다.
도 1의 (a) 및 (b)는 종래 종형게이트 반도체장치의 단면도 및 평면도.
도 2의 (a) 및 (b)는 다른 종래 종형게이트 반도체장치의 단면도이며, 도 2의 (c)는 다른 종래 종형게이트 반도체장치의 평면도.
도 3은 본 발명의 제 1 실시형태에 관한 종형게이트 반도체장치의 조감도.
도 4의 (a)는 도 3의 a-a'선에서의 제 1 영역 단면도이며, 도 4의 (b)는 도 3의 b-b'선에서의 제 2 영역 단면도이고, 도 4의 (c)는 본 발명의 제 1 실시형태에 관한 종형게이트 반도체장치의 평면도.
도 5는 도 4 (c)의 c-c'선에서의 단면도.
도 6의 (a)는 본 발명의 제 1 실시형태에 관한 종형게이트 반도체장치에서의, 트랜지스터로서 기능하는 제 1 영역의 단면구성을 모식적으로 나타내는 도이 며, 도 6의 (b)는 본 발명의 제 1 실시형태에 관한 종형게이트 반도체장치에서, 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역의 단면구성을 모식적으로 나타내는 도.
도 7의 (a)～(f)는 본 발명의 제 1 실시형태에 관한 종형게이트 반도체장치 제조방법의 각 공정을 나타내는 단면도이며, 도 7의 (a), (c), (e)는 트랜지스터로서 기능하는 제 1 영역이 형성되는 양상을 나타내고, 도 7의 (b), (d), (f)는 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역이 형성되는 양상을 나타냄.
도 8의 (a)～(f)는 본 발명의 제 1 실시형태에 관한 종형게이트 반도체장치 제조방법의 각 공정을 나타내는 단면도이며, 도 8의 (a), (c), (e)는 트랜지스터로서 기능하는 제 1 영역이 형성되는 양상을 나타내고, 도 8의 (b), (d), (f)는 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역이 형성되는 양상을 나타냄.
도 9의 (a)～(f)는 본 발명의 제 1 실시형태에 관한 종형게이트 반도체장치 제조방법의 각 공정을 나타내는 단면도이며, 도 9의 (a), (c), (e)는 트랜지스터로서 기능하는 제 1 영역이 형성되는 양상을 나타내고, 도 9의 (b), (d), (f)는 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역이 형성되는 양상을 나타냄.
도 10의 (a)～(f)는 본 발명의 제 1 실시형태에 관한 종형게이트 반도체장치 제조방법의 각 공정을 나타내는 단면도이며, 도 10의 (a), (c), (e)는 트랜지스터 로서 기능하는 제 1 영역이 형성되는 양상을 나타내고, 도 10의 (b), (d), (f)는 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역이 형성되는 양상을 나타냄.
도 11의 (a)～(f)는 본 발명의 제 1 실시형태에 관한 종형게이트 반도체장치 제조방법의 각 공정을 나타내는 단면도이며, 도 11의 (a), (c), (e)는 트랜지스터로서 기능하는 제 1 영역이 형성되는 양상을 나타내고, 도 11의 (b), (d), (f)는 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역이 형성되는 양상을 나타냄.
도 12의 (a)～(f)는 본 발명의 제 2 실시형태에 관한 종형게이트 반도체장치 제조방법의 각 공정을 나타내는 단면도이며, 도 12의 (a), (c), (e)는 트랜지스터로서 기능하는 제 1 영역이 형성되는 양상을 나타내고, 도 12의 (b), (d), (f)는 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역이 형성되는 양상을 나타냄.
도 13의 (a) 및 (b)는 본 발명의 제 2 실시형태에 관한 종형게이트 반도체장치 제조방법의 각 공정을 나타내는 단면도이며, 도 13의 (a)는 트랜지스터로서 기능하는 제 1 영역이 형성되는 양상을 나타내고, 도 13의 (b)는 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역이 형성되는 양상을 나타냄.
도 14의 (a)는, 본 발명의 제 1 또는 제 2 실시형태에 관한 종형게이트 반도체장치에서 트랜지스터부 주변에 제너다이오드가 형성되는 양상을 나타내는 단면도이며, 도 14의 (b)는 도 14의 (a)에 나타내는 장치의 회로구성을 모식적으로 나타 내는 도.
제 1 실시형태
이하, 본 발명의 제 1 실시형태에 관한 종형게이트 반도체장치 및 그 제조방법에 대해, 도면을 참조하면서 설명한다. 여기서 본 실시형태의 종형게이트 반도체장치는, 소스영역의 접촉저항을 증대시키는 일없이, 장치의 소형화를 도모할 수 있도록 하는 것을 목적으로 하는 것이다.
도 3은 본 실시형태의 종형게이트 반도체장치의 조감도(3-dimensional view)이다. 도 3에 나타내는 바와 같이, 본 실시형태의 종형게이트 반도체장치에서는, 제 1 도전형의 반도체기판인 예를 들어 N+형 실리콘기판(100) 상에, 예를 들어 에피택셜 성장법에 의해 반도체층(110)이 형성된다. 반도체층(110)에는, 스트라이프형태로 이어지는 복수의 트렌치가 형성되며, 이 각 트렌치 내부에는 각각 종형 게이트전극(120)이 매입된다. 또 각 트렌치 내의 종형 게이트전극(120) 상에는 매입절연막(130)이 형성된다. 여기서 매입절연막(130)의 최상면은 반도체층(110) 표면보다 아래쪽에 위치한다. 또한 종형 게이트전극(120)(구체적으로는 그 측면 및 하면)과 반도체층(110) 사이에는, 게이트절연막인 절연물질(140)이 개재된다. 여기서 본 실시형태에서는, 종형 게이트전극(120)이 매입되는 각 트렌치 폭은 모두 같은 0.25㎛ 정도이며, 각 트렌치간 피치도 0.25㎛ 정도이다. 또 각 트렌치의 깊이는 모두 같은 1.25㎛ 정도이다. 즉, 각 트렌치의 아스펙트비는 5 정도이다. 여기서 트렌치 깊이란, 후술하는 소스영역(113)의 표면에서 트렌치 저부까지의 깊이이 다. 또한 본 실시형태에서 트렌치 수는 1500개 정도이다. 즉 1500개 정도의 트렌치가 서로 평행으로 나열됨과 더불어, 후술하는 제 1 영역(11) 및 제 2 영역(12)(도 4의 (c) 참조)을 연속적으로 횡단하여 이어진다. 또 도시는 생략하나, 각 트렌치에서의 매입절연막(130) 상의 오목부를 포함하는 반도체층(110) 위에는, 금속확산방지(barrier metal)막(160) 및 알루미늄막(150)의 적층구조를 갖는 공통전극(금속배선)(170)이 형성된다(도 4의 (a) 및 (b) 참조).
도 3에 나타내는 바와 같이 반도체층(110)은, 스트라이프형의 게이트 트렌치 폭 방향(도 3에서는 x방향)과 직교하는 트렌치의 길이방향(도 3에서는 y방향)에서 주기적으로 변화하는 구조를 갖는다. 구체적으로는, 트렌치의 길이방향 즉 y방향에서 반도체층(110)은, 트랜지스터로서 기능하는 제 1 영역(11)과 이 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역(12)이 교대로 나열된 구조를 갖는다(도 4의 (c) 참조). 바꾸어 말하면, 반도체층(110)에서는 y방향의 소정 위치를 경계로 제 1 영역(11)에서 제 2 영역(12)으로 변화한다.
도 4의 (a)는, 도 3의 a-a'선에서의 제 1 영역(11) 단면도이며, 도 4의 (b)는, 도 3의 b-b'선에서의 제 2 영역(12) 단면도이다. 또 도 4의 (c)는 본 실시형태의 종형게이트 반도체장치 평면구성을 나타내는 모식도이며, 도 5는 도 4의 c-c'선 단면도이다. 그리고 도 4의 (a)는 도 4 (c)의 a-a'선 단면도이기도 하며, 도 4의 (b)는, 도 4 (c)의 b-b'선 단면도이기도 하다.
도 4의 (a) 및 (b)에 나타내는 바와 같이, 제 1 영역(11) 및 제 2 영역(12) 모두에서 반도체층(110)은, 제 1 도전형(예를 들어 N형)의 반도체층인 드레인영역 (111)과, 드레인영역(111) 상에 형성되며 게이트 트렌치가 관통한 제 2 도전형(제 1 도전형의 반대극성: 예를 들어 P형)의 반도체층인 보디영역(112)을 갖는다. 즉, 드레인영역(111) 및 보디영역(112)은, 제 1 영역(11) 및 제 2 영역(12)을 포함하는 반도체층(110) 전체에 연재한다.
여기서 본 실시형태의 종형게이트 반도체장치에 있어서, 제 1 영역(11) 및 제 2 영역(12) 각각의 배치면적 비율은, 이 종형게이트 반도체장치의 트랜지스터에 공급 가능한 허용 전류값으로 결정된다. 구체적으로는, 도 5에 나타내는 바와 같이, 제 1 영역(11) 및 제 2 영역(12) 각각의 배치면적 비율(본 실시형태에서는 y방향의 길이 비)(l:m)은, 저전류동작 트랜지스터로 구성되는 디바이스의 경우 5:1 정도로 설정되며, 고전류동작 트랜지스터로 구성되는 디바이스의 경우 3:1 정도로 설정된다. 따라서 게이트 트렌치의 길이가 y방향으로 6㎛ 정도이며, 저전류동작 트랜지스터로 디바이스가 구성될 경우에는, y방향으로 l=5㎛ 정도의 길이를 갖는 제 1 영역(11)과, y방향으로 m=1㎛ 정도의 길이를 갖는 제 2 영역(12)이 형성된다.
여기서 도 4의 (a)에 나타내는 바와 같이 제 1 영역(11)의 반도체층(110)은, 보디영역(112) 상에, 제 1 도전형(예를 들어 N+형)의 반도체층인 소스영역(113A)을 갖는다.
이에 대해 본 실시형태의 특징으로서, 도 4의 (b)에 나타내는 바와 같이, 제 2 영역(12)의 반도체층(110)은, 보디영역(112) 상에 제 2 도전형(예를 들어 P+형)의 보디콘택트영역(114) 및 제 1 도전형(예를 들어 N+형)의 소스영역(113B)을 갖는다. 소스영역(113B)은, 보디콘택트영역(114)의 상면 전체를 피복하도록 형성됨과 더불어, 제 1 영역(11)의 소스영역(113A)과 전기적으로 접속된다. 또 소스영역(113B)의 두께는 소스영역(113A) 두께보다 얇다. 그리고 보디콘택트영역(114)의 불순물농도는 보디영역(112)의 불순물농도보다 높다.
즉 제 1 영역(11)의 반도체층(110)은, 보디영역(112) 상에 소스영역(113A)이 형성되며 또 소스영역(113A)의 표면이 반도체층(110) 주면이 되는 구조를 갖는다. 한편, 제 2 영역(12)의 반도체층(110)은, 보디영역(112) 상에 보디콘택트영역(114)이 형성되며, 보디콘택트영역(114) 상에 소스영역(113B)이 형성되고, 또 소스영역(113B) 표면이 반도체층(110) 주면이 되는 구조를 갖는다.
도 6의 (a)는, 본 실시형태의 종형 게이트반도체장치에서, 트랜지스터로서 기능하는 제 1 영역(11)의 단면구성을 모식적으로 나타내는 도이며, 도 6의 (b)는 본 실시형태의 종형 게이트반도체장치에서, 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역(12)의 단면구성을 모식적으로 나타내는 도이다. 여기서 도 6의 (a) 및 (b)에 있어서, 도 4의 (a) 및 (b) 등과 동일한 구성요소에는 동일 부호를 부여함으로써 상세한 설명을 생략한다.
본 실시형태의 종형 게이트반도체장치를, N채널 종형게이트 DMOS트랜지스터의 경우를 예로 들어 설명하자면, 도 6의 (a) 및 (b)에 나타내는 바와 같이, 본 실시형태의 종형 게이트반도체장치는, N형(제 1 도전형)의 불순물이 도핑된 N+형 반도체기판인 실리콘기판(100)과, 실리콘기판(100) 상에 형성된 N형 드레인영역(111) 및 P형(제 2 도전형) 보디영역(112)을 갖는 반도체층(110)과, 반도체층(110)에 형성된 트렌치(게이트 트렌치)에 절연물질(140)을 개재하고 매입된 종형 게이트전극 (120)과, 종형 게이트전극(120) 상면을 피복하는 매입절연막(130)과, 배선재료인 알루미늄막(150) 및 금속확산방지막(160)의 적층구조를 갖는 공통전극(170)으로 구성된다.
여기서 본 실시형태의 특징으로서, 제 1 영역(11)에서도 제 2 영역(12)에서도, 종형 게이트전극(120)은, 이를 둘러싸는 매입절연막(130) 및 절연물질(140)을 포함하고, 게이트 트렌치 상부에 오목부(게이트 상 오목부)가 남도록 매입됨과 더불어, 게이트 상 오목부를 포함하는 반도체층(110) 상에는 공통전극(170)이 형성된다. 그리고 종형 게이트전극(120)과 공통전극(170)은 매입절연막(130)에 의해 절연된다.
또 도 6의 (a)에 나타내는 바와 같이, 트랜지스터로서 기능하는 제 1 영역(11)은, 종형 게이트전극(120)의 상부와 대향하도록 보디영역(112) 상에 형성된 소스영역(113A)을 갖는다. 소스영역(113A)은 반도체층(110) 상부에 형성되며, 소스영역(113A) 표면이 반도체층(110)의 표면이 된다. 또 소스영역(113A)의 일부분은 게이트 상 오목부의 벽면에 노출되며, 이 노출부분(13)과 소스영역(113A)의 상면(14)이 공통전극(170)과 접한다. 이와 같은 구조를 갖는 본 실시형태의 N채널 종형게이트 DMOS트랜지스터에서는, 트랜지스터로서의 기능을 실현하기 위해, 소스영역(113A)과 게이트전극(120)이 매입절연막(130) 및 절연물질(140)에 의해 전기적으로 절연된다. 여기서 소스전극(즉 공통전극(170))과 드레인전극(도시 생략) 사이에 고전압을 인가함과 더불어, 게이트전극(120)과 소스영역(113A) 사이에 임계값 전압 이상의 전압을 인가하면, 도 6의 (a)에 나타내는 바와 같이, 게이트절연막인 절연물질(140)과 P형 보디영역(112) 사이의 계면(게이트전극(120) 양쪽 2개의 계면)에 n형의 반전층(즉 채널층)이 형성되며, 이 반전층을 통해 드레인영역(111)으로부터 소스영역(113A)으로 전류(17)가 흐른다. 또 게이트전극(120)에 인가하는 전압을 임계값 전압보다 작게 함으로써, 보디영역(112)에서의 n형 반전층이 없어져 종형게이트 DMOS트랜지스터의 소스 드레인 사이가 오프상태로 된다.
또한, 도 6의 (b)에 나타내는 바와 같이, 보디영역(112)과의 전기적 접촉을 취하기 위한 제 2 영역(12)은, 보디영역(112) 상에 형성된 보디콘택트영역(114)과, 보디콘택트영역(114) 상에 형성된 소스영역(113B)을 갖는다. 즉 소스영역(113B)은 반도체층(110)의 최상부에 형성되며, 소스영역(113B)의 표면이 반도체층(110)의 표면이 됨과 더불어, 이 소스영역(113B)에 의해 보디콘택트영역(114) 상면이 피복된다. 여기서 보디영역(112)과 보디콘택트영역(114)은 서로 접하는 동시에, 보디콘택트영역(114)과 소스영역(113B)은 서로 접한다. 또 소스영역(113B) 및 보디콘택트영역(114) 각각의 일부분은 게이트 상 오목부 벽면에 노출되며, 이 노출부분(15 및 16)과 소스영역(113B) 상면(14)이 공통전극(170)과 접한다. 즉 보디콘택트영역(114)은 게이트 상 오목부 벽면에서 공통전극(170)과 접하며, 소스영역(113B)은 게이트 상 오목부 벽면 및 반도체층(110) 표면에서 공통전극(170)과 접한다. 이와 같이 공통전극(170)을 소스영역(113B)과 보디콘택트영역(114)에 공통 접속시킴으로써, 기생 바이폴라 트랜지스터가 온 상태로 되는 것을 방지할 수 있다. 구체적으로는, 저 전류동작의 트랜지스터로 구성되는 디바이스의 경우에 제 1 영역(11)과 제 2 영역(12) 사이의 면적비율(l:m)이 5:1인 경우에는, 게이트 상 오목부 벽면에 서 예를 들어 100nm 이상의 높이에 걸쳐 보디콘택트영역(114)이 공통전극(170)과 접하도록 설정된다.
이하, 이상에서 설명한 본 실시형태의 종형게이트 반도체장치(도 3 등 참조)의 제조방법에 대해, N채널 종형게이트 DMOS트랜지스터의 제조방법을 예로 하여, 도면을 참조하면서 설명한다.
도 7의 (a)～(f), 도 8의 (a)～(f), 도 9의 (a)～(f), 도 10의 (a)～(f), 및 도 11의 (a)～(f)는 본 실시형태의 종형게이트 반도체장치 제조방법의 각 공정을 나타내는 단면도이다. 여기서, 도 7의 (a), (c), (e), 도 8의 (a), (c), (e), 도 9의 (a), (c), (e), 도 10의 (a), (c), (e), 및 도 11의 (a), (c), (e)는 트랜지스터로서 기능하는 제 1 영역(11)이 형성되는 양상을 나타내며, 도 7의 (b), (d), (f), 도 8의 (b), (d), (f), 도 9의 (b), (d), (f), 도 10의 (b), (d), (f) 및 도 11의 (b), (d), (f)는 트랜지스터 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역(12)이 형성되는 양상을 나타낸다. 전술한 바와 같이, 제 1 영역(11) 및 제 2 영역(12)은 트렌치 게이트가 이어지는 방향을 따라 교대로, 또 서로 인접하도록 배열된다. 또한 도 7의 (a)～(f), 도 8의 (a)～(f), 도 9의 (a)～(f), 도 10의 (a)～(f), 및 도 11의 (a)～(f)에서, 도 3, 도 4의 (a) 및 (b) 등과 동일 구성요소에는 동일 부호를 부여함으로써 상세한 설명을 생략한다.
우선 도 7의 (a) 및 (b)에 나타내는 바와 같이, 고 불순물농도의 제 1 도전형(예를 들어 N+형) 반도체기판인 실리콘기판(100) 상에, 예를 들어 에피택셜성장법으로 저 불순물농도의 제 1 도전형(예를 들어 N형) 반도체층(에피택셜층)(110)을 형성한 후, 반도체층(110) 상부에 제 2 도전형(예를 들어 P형)의 불순물을 주입한다. 이로써 제 1 영역(11) 및 제 2 영역(12) 모두에서, 제 1 도전형(예를 들어 N형)의 드레인영역(111)과, 그 위에 형성된 제 2 도전형(예를 들어 P형)의 보디영역(112)으로 이루어지는 반도체층(110)이 형성된다. 이어서 반도체층(110) 표면 상에 예를 들어 열산화에 의해 50～500nm 정도의 실리콘산화막(300)을 형성한다. 여기서 보디영역(112)의 형성에는 이온주입을 이용해도 되며, 또는 에피택셜 성장을 이용해도 된다. 단, 채널층이 형성되는 영역인 보디영역(112)의 불순물농도를 안정화시키기 위해서는 보디영역(112)의 형성에 에피택셜 성장을 이용하는 것이 최적이다.
다음으로, 도 7의 (c) 및 (d)에 나타내는 바와 같이, 게이트 트렌치 형성영역에 개구부를 갖는 레지스트패턴(400)을 실리콘산화막(300) 상에 형성한다. 이어서 레지스트패턴(400)을 마스크로 이용하여 실리콘산화막(300)에 드라이에칭을 실시한다. 그 후 레지스트패턴(400)을 제거한 후, 도 7의 (e) 및 (f)에 나타내는 바와 같이, 패터닝된 실리콘산화막(300)을 마스크로 하여, 반도체층(110)에 대해 드라이에칭을 실시하고, 이로써 보디영역(112)을 관통하여 드레인영역(111) 상부에 달하는 복수의 트렌치(500)를 형성한다. 여기서 각 트렌치(500)의 깊이는 예를 들어 0.8～3.0㎛ 정도이며, 3개 이상의 트렌치(500)가 나열될 경우, 각 트렌치(500) 간격은 동등하다. 또 트렌치(500)는, 제 1 영역(11) 및 제 2 영역(12) 각각의 보디영역(112)을 연속적으로 횡단하도록 이어진다.
다음으로, 도 8의 (a) 및 (b)에 나타내는 바와 같이, 트렌치(500) 벽부 및 저부의 손상층을 제거하기 위해, 예를 들어 열 산화에 의해 트렌치(500) 벽부 및 저부에 두께 20～100nm의 실리콘산화막(600)을 형성한다.
다음에, 도 8의 (c) 및 (d)에 나타내는 바와 같이, 트렌치(500) 내벽에 형성된 실리콘산화막(600)을 예를 들어 습식에칭으로 제거한다. 이 때 반도체층(110) 상의 실리콘산화막(300)도 약간 에칭되나, 실리콘산화막(600) 제거 후에도 실리콘산화막(300)은 충분한 두께를 갖고 반도체층(110) 상에 존재한다.
다음으로, 도 8의 (e) 및 (f)에 나타내는 바와 같이, 트렌치(500) 벽면 및 저면 각각의 위에, 예를 들어 두께 8～100nm 정도의 산화막 등인 절연물질(140)을 형성한다. 절연물질(140)은 SiO2이며 게이트절연막으로서 기능한다.
다음, 도 9의 (a) 및 (b)에 나타내는 바와 같이, 트렌치(500) 내부를 포함하는 실리콘산화막(300) 표면 상에, 게이트전극재료인 도전막, 예를 들어 폴리실리콘막(900)을 퇴적시킨 후, 이 폴리실리콘막(900)에 게이트전극용 불순물을 주입한 다음 열처리를 실시한다. 이 때 실리콘산화막(300) 표면 상에서는, 예를 들어 두께 300～800nm 정도의 폴리실리콘막(900)이 퇴적된다. 여기서 폴리실리콘막(900)을 퇴적시킨 후에 불순물 주입을 별도 실시하는 대신, 미리 게이트전극용 불순물(예를 들어 인)이 도핑된 폴리실리콘막을 예를 들어 CVD(chemical vapor deposition)법을 이용하여 실리콘산화막(300) 상에 직접 퇴적시켜도 된다.
다음으로, 도 9의 (c) 및 (d)에 나타내는 바와 같이, 폴리실리콘막(900) 전면에 에칭을 실시함으로써, 폴리실리콘막(900)의 실리콘산화막(300) 표면보다 위쪽에 위치하는 부분 및 트렌치(500) 상부에 위치하는 부분을 제거하고, 이로써 트렌 치(500) 내부에 종형 게이트전극(120)을 형성한다. 여기서 트렌치(500) 내에서 폴리실리콘막(900)의 드라이에칭은, 실리콘산화막(300) 표면에서 예를 들어 200～800nm 정도 아래쪽까지 실시된다. 즉 트렌치(500) 내의 종형 게이트전극(120) 위쪽에는 오목부(500a)가 잔존한다.
다음에, 도 9의 (e) 및 (f)에 나타내는 바와 같이, 오목부(500a)를 포함하는 실리콘산화막(300) 표면 상에, 예를 들어 두께 400～800nm 정도의 실리콘산화막(1100)을, 오목부(500a)가 매입되도록 퇴적시킨다.
다음으로, 도 10의 (a) 및 (b)에 나타내는 바와 같이, 레지스트를 이용한 평탄화 에치백을 실리콘산화막(1100) 및 실리콘산화막(300)에 순차 실시하여, 오목부(500a)에서의 종형 게이트전극(120) 상 실리콘산화막(1100)의 최상면과, 반도체층(110) 표면이 일치하도록 실리콘산화막(300) 및 실리콘산화막(1100)을 제거한다. 이로써 트렌치(500) 내부는 실리콘산화막(1100)과 종형 게이트전극(120)으로 충전된다.
다음에 도 10의 (c) 및 (d)에 나타내는 바와 같이, 제 1 영역(11)의 반도체층(110)을 피복하는 레지스트패턴(1300)을 마스크로 하여, 제 2 영역(12)의 반도체층(110) 표면부에 제 2 도전형의 불순물(예를 들어 P형 붕소)(1350)을 이온 주입한다. 이로써 제 2 영역(12)의 반도체층(110) 표면부에, 바꾸어 말하면 제 2 영역(12)의 보디영역(112) 위쪽에, 보디영역(112)보다 불순물농도가 높은 제 2 도전형(예를 들어 P+형)의 보디콘택트영역(114)이 형성된다.
다음으로 레지스트패턴(1300)을 제거한 후, 도 10의 (e) 및 (f)에 나타내는 바와 같이, 제 2 영역(12)의 반도체층(110)을 피복하는 레지스트패턴(1400)을 마스크로 하여, 제 1 영역(11)의 반도체층(110) 표면부에 제 1 도전형의 불순물(예를 들어 N형 인)(1450)을 이온 주입한다. 이로써 제 1 영역(11)의 반도체층(110) 표면부에, 바꾸어 말하면 제 1 영역(11)의 보디영역(112) 위쪽에, 제 1 도전형(예를 들어 N+형)의 소스영역(113A)이 형성된다.
다음에, 레지스트패턴(1400)을 제거한 후, 도 11의 (a) 및 (b)에 나타내는 바와 같이, 반도체층(110) 전체 표면부에 제 1 도전형의 불순물(예를 들어 N형 인)(1500)을 이온 주입한다. 이로써 제 2 영역(12)의 반도체층(110) 표면부에 제 1 도전형(예를 들어 N+형)의 소스영역(113B)이 형성된다. 여기서 제 2 영역(12)의 반도체층(110)에 있어서 소스영역(113B)의 깊이는 보디콘택트영역(114) 깊이보다 얕다. 즉 N+형의 소스영역(113B)이 P+형의 보디콘택트영역(114) 상부에 형성되도록 이온 주입을 실시한다. 또 제 2 영역(12)의 소스영역(113B) 두께는 제 1 영역(11)의 소스영역(113A) 두께보다 얇다. 즉 보디콘택트영역(114)의 P형과 반대도전형인 N형 불순물(인)을 주입하기 때문이다. 또한 본 실시형태에서 소스영역(113B)은, 제 2 영역(12)의 보디콘택트영역(114) 전면을 피복하도록 형성된다. 그리고 소스영역(113A)의 불순물농도는, 이온 주입된 불순물(1450)과 불순물(1500)을 합한 것이다.
다음으로 도 11의 (c) 및 (d)에 나타내는 바와 같이, 예를 들어 드라이에칭을 이용하여 트렌치(500) 내의 종형 게이트전극(120) 상 실리콘산화막(1100) 및 절연물질(140) 각각의 일부분을 제거한다. 이로써 트렌치(500) 내의 종형 게이트전 극(120) 상에 오목부(500b)가 형성됨과 동시에, 종형 게이트전극(120)과 공통전극(170)(도 11의 (e) 및 (f) 참조)을 전기적으로 절연시키기 위해, 종형 게이트전극(120) 상에 실리콘산화막(1100)을 매입절연막(130)으로서 잔존시킬 수 있다.
또 도 11의 (c) 및 (d)에 나타내는, 종형 게이트전극(120) 상의 실리콘산화막(1100) 및 절연물질(140)에 대한 에칭은, 제 1 영역(11)의 오목부(500b) 벽면에 소스영역(113A)이 노출되면서 제 2 영역(12)의 오목부(500b) 벽면에 보디콘택트영역(114) 및 소스영역(113B)이 노출되도록 실시된다. 구체적으로는, 트렌치(500) 내의 실리콘산화막(1100) 및 절연물질(140)의 에칭은, 반도체층(110) 표면에서 예를 들어 100～300nm 정도 아래쪽까지 실시된다.
다음으로 도 11의 (e) 및 (f)에 나타내는 바와 같이, 오목부(500b) 내의 매입절연막(130) 위를 포함하는 반도체층(110) 표면 상에, 금속확산방지막(160) 및 배선용 도전막(예를 들어 알루미늄막)(150)을 순차 퇴적시킨 후, 알루미늄막(150) 및 금속확산방지막(160)을 패터닝하여 공통전극(170)을 형성한다. 이로써 제 1 영역(11)의 오목부(500b) 벽면에서, 소스영역(113A)과 공통전극(170)이 전기적으로 접속한다. 또 물론, 소스영역(113A)은, 그 상면에서도 공통전극(170)과 전기적으로 접속된다. 또한 제 2 영역(12)의 오목부(500b) 벽면에서, 보디콘택트영역(114) 및 소스영역(113B)의 각각과 공통전극(170)이 전기적으로 접속된다. 즉 제 2 영역(12)의 게이트 트렌치(500) 벽면에서, 소스영역(113B) 및 보디콘택트영역(114) 각각을 확실하게 전극(170)에 공통 접속시킬 수 있다. 또 물론, 소스영역(113B)은 그 상면에서도 공통전극(170)과 전기적으로 접속된다.
이상 설명한 제 1 실시형태에 의하면, 보디영역(112)과의 전기적 접촉을 취하기 위한 제 2 영역(12)에서, 보디영역(112)(정확하게는 보디영역(112) 상부의 보디콘택트영역(114)) 위쪽에, 트랜지스터로서 기능하는 제 1 영역(11)의 소스영역(113A)과 전기적으로 접속하는 소스영역(113B)이 형성된다. 즉, 트렌치(500) 근방에서도, 보디콘택트영역(114)의 표면이 반도체층(110) 표면이 되는 것이 아닌, 소스영역(113B)의 표면이 반도체층(110) 표면이 된다. 이로써 장치의 소형화에 따라 게이트전극(120)간 거리가 짧아진 경우에도, 보디콘택트영역(114)의 배치면적을 작게 하는 일없이, 공통전극(170)과 소스영역과의 접촉면적을 충분히 확보할 수 있다. 따라서 소스영역의 접촉저항을 증대시키는 일없이, 소형화를 도모할 수 있는 종형게이트 반도체장치를 실현할 수 있다.
또 제 1 실시형태에 의하면, 제 2 영역(12)의 보디영역(112)(정확하게는 보디영역(112) 상부의 보디콘택트영역(114))과의 전기적 접촉을, 트렌치(500) 내의 게이트전극(120) 상 오목부(500b)(도 11의 (d) 및 (f) 참조) 벽면에서 취할 수 있으므로, 공통전극(170)과 보디콘택트영역(114))과의 접촉면적을 충분히 확보할 수 있다. 이로써 트랜지스터 동작 시에 보디영역(112) 내에 전위차가 발생하는 것을 억제할 수 있으므로, 기생 바이폴라트랜지스터가 동작하는 것을 방지할 수 있다.
또한 제 1 실시형태에 의하면, 소스영역(113A 및 113B)은 반도체층(110)의 전체 표면부 및 각 트렌치(500) 벽부에 형성된다. 바꾸어 말하면, 소스영역(113A 및 113B) 각각의 표면은 도 5에 나타내는 바와 같이, 반도체층(110) 표면이 됨과 동시에, 소스영역(113A 및 113B) 각각은 게이트전극(120) 상의 오목부(500b) 벽면 에 노출된다. 따라서 이 각 노출부분과 소스영역(113A 및 113B) 각각의 표면(상면)이 공통전극(170)과 접하게 되며, 이로써 공통전극(170)과 소스영역의 접촉면적을 보다 증대시킬 수 있으므로, 소스영역의 접촉저항을 보다 저감할 수 있다. 구체적으로는, 종래 기술과 같이 소스영역이 반도체층(110) 전체 표면부에 형성되지 않는 경우에 비해, 즉, 제 2 영역(12)의 보디콘택트영역(114) 위쪽에 소스영역이 형성되지 않는 경우에 비해, 트랜지스터의 온 저항을 저감할 수 있다.
또 제 1 실시형태에 의하면, 제 1 영역(11) 및 제 2 영역(12) 양쪽에서 소스영역(113A 및 113B)과의 전기적 접촉을 취할 수 있음과 더불어, 제 2 영역(12)에서 보디영역(112)(보디콘택트영역(114))과의 전기적 접촉을 소스영역(113B)과 공통으로 취할 수 있으므로, 게이트전극(120)의 피치를 좁게 할 수 있으며, 이로써 장치의 보다 나은 소형화를 도모할 수 있다.
또한 제 1 실시형태에 의하면, 제 2 영역(12)의 소스영역(113B) 두께가 제 1 영역(11)의 소스영역(113A) 두께보다 작으므로, 제 2 영역(12)에서의 게이트 트렌치(500) 깊이가, 제 1 영역(11)에서의 게이트 트렌치(500) 깊이와 동일할 경우에도, 제 2 영역(12)의 트렌치(500)(정확하게는 오목부(500b)) 벽면에서 소스영역(113B) 및 보디콘택트영역(114) 각각과의 전기적 접촉을 확실하게 취할 수 있다.
또 제 1 실시형태에 의하면, 소스영역(113B)이 제 2 영역(12)의 보디콘택트영역(114) 전면을 피복하므로, 트렌치(500) 상부에 오목부(500b)가 잔존하도록 게이트전극(120)을 형성함으로써, 제 1 영역(11) 및 제 2 영역(12) 양쪽의 오목부(500b) 벽면에서 소스영역(113A 및 113B)과의 전기적 접촉을 취할 수 있다.
또한 제 1 실시형태에 의하면, 제 2 영역(12)의 보디영역(112) 상부에, 보디영역(112)의 다른 부분보다 불순물농도가 높은 보디콘택트영역(114)을 형성하므로, 보디영역(112)과의 전기적 접촉을 보다 확실하게 취할 수 있다.
또 제 1 실시형태에 의하면, 트렌치(500)를 형성한 후에 소스영역(113A 및 113B)을 형성하므로, 소스영역 형성 후의 열처리 공정을 저감할 수 있다. 이로써 소스영역(113A 및 113B)에서의 불순물확산 제어가 가능해지며, 그 결과 디바이스크기 제어를 확실하게 실행할 수 있으므로, 설계대로의 트랜지스터 특성을 얻기가 용이해진다.
또한 제 1 실시형태에 의하면, 제 2 영역(12)의 소스영역(113B) 형성 시에, 반도체층(110)에서의 소스영역(113A 및 113B)이 될 부분에, 이온주입을 이용하여 불순물을 동시에 도입한다. 즉, 반도체층(110) 전면에 이온주입을 실시하므로, 별도의 리소그래피 공정을 추가하는 일없이, 소스영역(113B)을 형성할 수 있다.
여기서 제 1 실시형태에 있어서, 도 10의 (c) 및 (d)에 나타내는 보디콘택트영역(114) 형성공정 후에, 도 10의 (e) 및 (f)에 나타내는 제 1 영역(11)의 소스영역(113A) 형성공정을 실시했다. 그러나 이 대신, 제 1 영역(11)의 소스영역(113A) 형성공정 후에, 보디콘택트영역(114) 형성공정을 실시해도 좋음은 물론이다.
제 2 실시형태
이하, 본 발명의 제 2 실시형태에 관한 종형게이트 반도체장치 및 그 제조방법에 대해, 도면을 참조하면서 설명한다. 여기서 본 실시형태의 종형게이트 반도체장치는, 제 1 실시형태와 마찬가지로, 소스영역의 접촉저항을 증대시키는 일없 이, 장치의 소형화를 도모할 수 있도록 하는 것을 목적으로 하는 것이다.
본 실시형태가 제 1 실시형태와 다른 점은, 제 2 영역(12)에서, 상대적으로 낮은 불순물농도(예를 들어 1017개/㎤의 오더)를 갖는 보디영역(112) 상부에, 상대적으로 높은 불순물농도(예를 들어 5×1019～1×1020개/㎤ 정도)를 갖는 영역(제 1 실시형태의 보디콘택트영역(114))을 형성하지 않는 점이다(도 11의 (b) 및 도 13의 (b) 참조). 단 본 실시형태에서 제 2 영역(12)의 보디영역(112)은 공통전극(170)과 충분히 오믹접촉 가능한 불순물농도(예를 들어 1018개/㎤의 오더)를 갖는 것으로 한다.
본 실시형태의 종형게이트 반도체장치의 제조방법은, 도 10의 (a) 및 (b)에 나타내는 공정까지는 제 1 실시형태와 마찬가지이다. 즉 본 실시형태에서는 우선, 도 7의 (a)～(f), 도 8의 (a)～(f), 도 9의 (a)～(f), 그리고 도 10의 (a) 및 (b) 각각에 나타내는 제 1 실시형태와 마찬가지의 각 공정을 실시한다. 또 이하에 설명하는 도 12의 (a)～(f) 및 도 13의 (a), (b)는, 본 실시형태의 종형게이트 반도체장치 제조방법에서의 도 10의 (a) 및 (b)에 나타내는 공정 뒤의 각 공정을 나타내는 단면도이다. 여기서 도 12의 (a), (c), (e) 및 도 13의 (a)는 트랜지스터로서 기능하는 제 1 영역(11)이 형성되는 양상을 나타내며, 도 12의 (b), (d), (f) 및 도 13의 (b)는 트랜지스터 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역(12)이 형성되는 양상을 나타낸다. 전술한 바와 같이 제 1 영역(11) 및 제 2 영역(12)은 트렌치 게이트가 이어지는 방향을 따라 교대로 또 서로 인접하도록 배열된다. 또 도 12의 (a)～(f) 및 도 13의 (a), (b)에서, 도 3, 도 4의 (a) 및 도 4의 (b) 등과 동일한 구성요소에는 동일 부호를 부여함으로써 상세한 설명을 생략한다.
구체적으로 본 실시형태에서는, 도 10의 (a) 및 (b)에 나타내는 공정을 실시한 후, 보디콘택트영역 형성용 불순물 주입(제 1 실시형태의 도 10의 (c) 및 (d)에 나타내는 공정)을 실시하는 일없이, 제 2 영역(12)의 반도체층(110)을 피복하는 레지스트패턴(1400)을 마스크로 하여, 제 1 영역(11)의 반도체층(110) 표면부에 제 1 도전형 불순물(예를 들어 N형 인)(1450)을 이온 주입한다. 이로써 제 1 영역(11)의 반도체층(110) 표면부에, 바꾸어 말하면 제 1 영역(11)의 보디영역(112) 위쪽에, 제 1 도전형(예를 들어 N+형)의 소스영역(113A)이 형성된다.
다음으로, 레지스트패턴(1400)을 제거한 후, 도 12의 (c) 및 (d)에 나타내는 바와 같이, 반도체층(110) 전체 표면부에 제 1 도전형 불순물(예를 들어 N형 인)(1500)을 이온 주입한다. 이로써 제 2 영역(12)의 반도체층(110) 표면부에, 바꾸어 말하면 제 2 영역(12)의 보디영역(112) 위쪽에, 제 1 도전형(예를 들어 N+형)의 소스영역(113B)이 형성된다. 여기서 제 2 영역(12)의 소스영역(113B)의 두께는 제 1 영역(11)의 소스영역(113A) 두께보다 작다. 또 본 실시형태에서 소스영역(113B)은, 제 2 영역(12)의 보디영역(112) 전면을 피복하도록 형성된다.
다음에, 도 12의 (e) 및 (f)에 나타내는 바와 같이, 예를 들어 드라이에칭을 이용하여 트렌치(500) 내에서의 종형 게이트전극(120) 상 실리콘산화막(1100) 및 절연물질(140) 각각의 일부분을 제거한다. 이로써 트렌치(500) 내의 종형 게이트전극(120) 상에 오목부(500b)가 형성됨과 동시에, 종형 게이트전극(120)과 공통전극(170)(도 13의 (a) 및 (b) 참조)을 전기적으로 절연시키기 위해, 종형 게이트전 극(120) 상에 실리콘산화막(1100)을 매입절연막(130)으로서 잔존시킬 수 있다.
여기서 도 12의 (e) 및 (f)에 나타내는, 종형 게이트전극(120) 상의 실리콘산화막(1100) 및 절연물질(140)에 대한 에칭은, 제 1 영역(11)의 오목부(500b) 벽면에 소스영역(113A)이 노출되며 또 제 2 영역(12)의 오목부(500b) 벽면에 보디영역(112) 및 소스영역(113B)이 노출되도록 실시된다. 구체적으로는, 트렌치(500) 내에서 실리콘산화막(1100) 및 절연물질(140)의 드라이에칭은, 반도체층(110) 표면에서 예를 들어 100～300nm 정도 아래쪽까지 이루어진다.
다음으로 도 13의 (a) 및 (b)에 나타내는 바와 같이, 오목부(500b) 내의 매입절연막(130) 위를 포함하는 반도체층(110) 표면 상에, 금속확산방지막(160) 및 배선용 도전막(예를 들어 알루미늄막)(150)을 순차 퇴적시킨 후, 알루미늄막(150) 및 금속확산방지막(160)을 패터닝하여 공통전극(170)을 형성한다. 이로써 제 1 영역(11)의 오목부(500b) 벽면에서, 소스영역(113A)과 공통전극(170)이 전기적으로 접속한다. 또 제 2 영역(12)의 오목부(500b) 벽면에서, 보디영역(112) 및 소스영역(113B) 각각과 공통전극(170)이 전기적으로 접속한다. 즉 제 2 영역(12)의 게이트 트렌치(500) 벽면에서 소스영역(113B) 및 보디영역(112) 각각을 확실하게 전극(170)에 공통 접속시킬 수 있다.
이상 설명한 제 2 실시형태에 의하면, 제 1 실시형태와 마찬가지 효과를 얻을 수 있을 뿐 아니라, 보디콘택트영역 형성공정이 필요 없게 되므로 공정을 간략화 할 수 있다.
여기서, 제 1 및 제 2 실시형태에 있어서, 종형게이트 반도체장치가 N채널 종형게이트 DMOS트랜지스터일 경우를 예로 하여 설명해왔으나, 종형게이트 반도체장치가 P채널 종형게이트 DMOS트랜지스터라도 됨은 물론이다. P채널 종형게이트 DMOS트랜지스터를 대상으로 할 경우, 이상의 설명에서 제 1 도전형 및 제 2 도전형이 각각 P형 및 N형으로 되므로, 소스영역, 드레인영역 및 반도체기판이 P형으로 되고, 보디영역 및 보디콘택트영역이 N형으로 됨은 물론이다.
또 제 1 및 제 2 실시형태에 있어서, 제 2 영역(12)의 소스영역(113B) 두께를 제 1 영역(11)의 소스영역(113A) 두께보다 작게 설정했다. 그러나 이 대신 예를 들어 제 1 영역(11)의 트렌치(500) 깊이와 제 2 영역(12)의 트렌치(500) 깊이를 다른 깊이로 설정함으로써(단, 제 2 영역(12)의 트렌치(500) 벽면에 보디영역(112) 또는 보디콘택트영역(114)이 노출되는 것으로 한다), 소스영역(113A) 두께와 소스영역(113B) 두께를 동일 두께로 설정해도 된다.
또한 제 1 및 제 2 실시형태에 있어서, 제 2 영역(12)의 보디영역(112) 또는 보디콘택트영역(114) 상 전면에 걸쳐 소스영역(113B)을 형성했으나, 이 대신 보디영역(112) 또는 보디콘택트영역(114) 표면(상면)을 부분적으로 피복하도록 소스영역(113B)을 형성해도 된다. 이 경우 보디영역(112) 또는 보디콘택트영역(114)과 공통전극(170)의 전기적 접속을 제 2 영역(12)의 트렌치(500)(정확하게는 오목부(500b)) 벽면에서 취하는 것만이 아닌, 보디영역(112) 또는 보디콘택트영역(114)에서의 소스영역(113B)이 형성되지 않은 부분의 표면(제 2 영역(12)의 반도체층(110) 표면)과 공통전극(170)을 전기적으로 접속시켜도 된다.
또 제 1 및 제 2 실시형태 모두에 있어서, 게이트전극(120)이 매입되는 트렌 치의 폭 및 이 트렌치간 피치 양쪽을 0.25㎛로 설정함과 더불어 이 트렌치의 깊이를 1.25㎛로 설정했다. 그러나 각 실시형태의 트렌치MOS는 미세구조에 적합한 것으로, 트렌치의 폭 및 이 트렌치간 피치 양쪽을 0.25㎛ 이하로 설정함과 더불어 트렌치의 아스펙트비를 5 이상으로 설정해도 된다. 이와 같이 트렌치 폭 등을 미세화함으로써, 트렌치 수를 1500개 이상으로 설정할 수도 있다.
또한 제 1 및 제 2 실시형태에 있어서, 도 14의 (a)에 나타내는 바와 같이, 각 실시형태의 N채널 종형게이트 DMOS트랜지스터의 트렌치 홈이 복수 개 형성됨으로써 구성된 트랜지스터부의 주변에, Si에피택셜기판(100) 위쪽에서 Si산화막(210)에 의해 절연 분리되어 형성된, 예를 들어 폴리실리콘으로 이루어지는 N/P/N구조의 제너다이오드(200)를 형성해도 된다. 여기서 도 14의 (a)는 종형게이트 반도체장치의 단면도로서, 예를 들어 도 3에 나타내는 트랜지스터 부분에 추가로, 그 횡방향(게이트가 이어지는 방향에 직교하는 방향)의 부분을 함께 나타낸다. 또 제너다이오드(200)는, 도 14의 (b)에 나타내는 바와 같이, N채널 종형게이트 DMOS트랜지스터의 게이트전극 소스전극 간에 보호용 다이오드로서 접속된다. 이로써 트랜지스터의 정전파괴강도를 향상시킬 수 있다.
그리고 게이트전극(120)이 매입되는 트렌치는 실제로 1500개 정도 형성된다. 또 도 14의 (a)에 나타내는 바와 같이, 트랜지스터 부분 위에는 공통전극(170)으로서 알루미늄막(정확하게는 금속확산방지막(160) 및 알루미늄막(150)의 적층막)이 형성된다. 공통전극(170)은, N형 폴리실리콘으로 이루어지는 반도체층인 소스영역(113)에 접속된다. 또한 소스영역(113)은, P형 폴리실리콘으로 이루어지는 반도체 층인 보디영역(112)으로 이어진다. 또 보디영역(112)은, N형 폴리실리콘으로 이루어지는 반도체층인 드레인영역(111)으로 이어진다. 그리고 드레인영역(111)은 드레인전극에 전기적으로 접속된다. 한편 제너다이오드(200)의 각 N형 반도체영역은, 제너다이오드(200) 상의 층간절연막에 형성된 콘택트홀을 통해 공통전극(170)과 전기적으로 접속된다.
또 폴리실리콘으로 이루어지는 제너다이오드(200)는, 게이트전극(120)의 형성과 동시에 비도프 폴리실리콘을 형성하며, 이 폴리실리콘의 소정 영역에 불순물을 주입함으로써 제작할 수 있다.
본 발명은, 종형게이트 반도체장치에 관하며, 특히 DC-DC변환기 등의 전자기기 등에 적용했을 경우에, 소스영역의 접촉저항을 증대시키는 일없이 장치의 소형화를 도모할 수 있다는 효과를 얻을 수 있어, 실용적 가치가 매우 높다.

Claims (32)

  1. 트랜지스터로서 기능하는 제 1 영역과, 상기 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역이 서로 인접하여 배치된 종형 트렌치게이트 반도체장치에 있어서,
    상기 제 1 영역은, 드레인영역과, 상기 드레인영역 위쪽에 형성된 상기 보디영역과, 상기 보디영역 위쪽에 형성된 제 1 소스영역과, 상기 제 1 소스영역 및 상기 보디영역에 형성되며 또 게이트전극이 매입된 트렌치를 구비하며,
    상기 보디영역은 상기 제 2 영역까지 연재됨과 더불어, 상기 제 2 영역의 상기 보디영역 위쪽에, 상기 제 1 소스영역과 전기적으로 접속하는 제 2 소스영역이 형성되고,
    상기 트렌치는 상기 제 1 영역과 인접하는 상기 제2 영역까지 연재하여 형성됨과 더불어 상기 제2 소스영역 및 상기 제 2 영역의 상기 보디영역에도 형성되며,
    상기 게이트전극은, 상기 트렌치 상부에 오목부가 남도록 형성되고,
    상기 제 2 영역의 상기 보디영역은 상기 오목부 벽면에 노출되고, 또 이 노출부분에서 전기적 접촉이 취해지는 것을 특징으로 하는 종형게이트 반도체장치.
  2. 청구항 1에 있어서,
    상기 제 2 소스영역의 두께는 상기 제 1 소스영역 두께보다 작은 것을 특징으로 하는 종형게이트 반도체장치.
  3. 청구항 1에 있어서,
    상기 제 2 소스영역은 상기 제 2 영역의 상기 보디영역 전면을 피복하는 것을 특징으로 하는 종형게이트 반도체장치.
  4. 청구항 1에 있어서,
    상기 제 2 영역의 상기 보디영역에서 상기 제 2 소스영역 근방부분의 불순물농도는, 상기 제 2 영역의 상기 보디영역에서 그 밖의 부분의 불순물농도보다 높은 것을 특징으로 하는 종형게이트 반도체장치.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 트렌치는 상기 제 2 소스영역 및 상기 제 2 영역의 상기 보디영역에도 형성되며,
    상기 게이트전극은, 상기 트렌치 상부에 오목부가 남도록 형성되고,
    상기 제 1 소스영역 및 상기 제 2 소스영역의 각각은 상기 오목부 벽면에 노출되며, 또 이 각 노출부분 및 상기 각 소스영역의 상면에서 전기적 접촉이 취해지는 것을 특징으로 하는 종형게이트 반도체장치.
  7. 청구항 1에 있어서,
    상기 제 2 영역의 상기 보디영역은, 그 상부에 상대적으로 불순물농도가 높은 고농도영역을 가지며,
    상기 고농도영역은 상기 오목부 벽면에 노출되고, 또 이 노출부분에서 전기적 접촉이 취해지는 것을 특징으로 하는 종형게이트 반도체장치.
  8. 청구항 1에 있어서,
    상기 제 2 소스영역 및 상기 제 2 영역의 상기 보디영역 각각은 상기 오목부 벽면에 노출되고, 또 이 각 노출부분에서 전기적 접촉이 취해지는 것을 특징으로 하는 종형게이트 반도체장치.
  9. 청구항 1에 있어서,
    상기 오목부에는, 상기 게이트전극과의 사이에 절연층을 개재하고 다른 전극이 형성되며,
    상기 다른 전극은, 상기 오목부 벽면에서 상기 제 2 소스영역 및 상기 제 2 영역의 상기 보디영역과 접하는 것을 특징으로 하는 종형게이트 반도체장치.
  10. 트랜지스터로서 기능하는 제 1 영역과, 상기 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역이 서로 인접하여 배치된 종형 트렌치게이트 반도체장치에 있어서,
    상기 제 1 영역은, 드레인영역과, 상기 드레인영역 위쪽에 형성된 상기 보디영역과, 상기 보디영역 위쪽에 형성된 제 1 소스영역과, 상기 제 1 소스영역 및 상기 보디영역에 형성되며 또 게이트전극이 매입된 트렌치를 구비하며,
    상기 보디영역은 상기 제 2 영역까지 연재됨과 더불어, 상기 트렌치는 상기 제 2 영역의 상기 보디영역까지 연재하여 형성되고,
    상기 게이트전극은, 상기 트렌치 상부에 오목부가 남도록 형성되며,
    상기 제 2 영역의 상기 보디영역은 상기 오목부 벽면에 노출되고, 또 이 노출부분에서 전기적 접촉이 취해지는 것을 특징으로 하는 종형게이트 반도체장치.
  11. 청구항 10에 있어서,
    상기 제 2 영역의 상기 보디영역 위쪽에, 상기 제 1 소스영역과 전기적으로 접속하는 제 2 소스영역이 형성되며,
    상기 오목부에는, 상기 게이트전극과의 사이에 절연층을 개재하고 다른 전극이 형성되며,
    상기 다른 전극은, 상기 오목부 벽면에서 상기 제 2 소스영역 및 상기 제 2 영역의 상기 보디영역과 접하는 것을 특징으로 하는 종형게이트 반도체장치.
  12. 청구항 11에 있어서,
    상기 다른 전극은, 상기 제 1 소스영역 및 상기 제 2 소스영역 각각의 상면과 접하는 것을 특징으로 하는 종형게이트 반도체장치.
  13. 청구항 10에 있어서,
    상기 제 2 영역의 상기 보디영역 위쪽에, 상기 제 1 소스영역과 전기적으로 접속하며, 또 상기 제 1 영역의 소스영역보다 얇은 제 2 소스영역이 형성되는 것을 특징으로 하는 종형게이트 반도체장치.
  14. 청구항 10에 있어서,
    상기 제 2 영역의 상기 보디영역은, 그 상부에 상대적으로 불순물농도가 높 은 고농도영역을 가지며,
    상기 고농도영역은 상기 오목부 벽면에 노출되고, 또 이 노출부분에서 전기적 접촉이 취해지는 것을 특징으로 하는 종형게이트 반도체장치.
  15. 청구항 14에 있어서,
    상기 오목부에는, 상기 게이트전극과의 사이에 절연층을 개재하고 다른 전극이 형성되며,
    상기 다른 전극은, 상기 오목부 벽면에서 상기 고농도영역과 접하는 것을 특징으로 하는 종형게이트 반도체장치.
  16. 트랜지스터로서 기능하는 제 1 영역과, 상기 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역이 서로 인접하여 배치된 종형 트렌치게이트 반도체장치의 제조방법에 있어서,
    상기 제 1 영역 및 상기 제 2 영역 각각이 될 반도체영역에 드레인영역을 형성함과 더불어, 상기 반도체영역에서의 상기 드레인영역 위쪽에 보디영역을 형성하는 제 1 공정과,
    상기 제 1 영역 및 상기 제 2 영역의 상기 보디영역에 트렌치를 형성하는 제 2 공정과,
    상기 반도체영역에서 상기 제 1 영역의 상기 보디영역 위쪽에 제 1 소스영역을 형성하는 제 3 공정과,
    상기 반도체영역에서 상기 제 2 영역의 상기 보디영역 위쪽에 제 2 소스영역을 형성하는 제 4 공정을 구비하며,
    상기 제 1 소스영역과 상기 제 2 소스영역은 서로 전기적으로 접속하도록 형성되는 것을 특징으로 하는 종형게이트 반도체장치의 제조방법.
  17. 청구항 16에 있어서,
    상기 제 4 공정은, 상기 반도체영역에서의 상기 제 1 소스영역 및 상기 제 2 소스영역 각각이 될 부분에 불순물을 동시에 도입하는 공정을 포함하는 것을 특징으로 하는 종형게이트 반도체장치의 제조방법.
  18. 청구항 16에 있어서,
    상기 제 2 소스영역은, 상기 제 2 영역의 상기 보디영역 전면을 피복하도록 형성되는 것을 특징으로 하는 종형게이트 반도체장치의 제조방법.
  19. 청구항 16에 있어서,
    상기 제 2 영역의 상기 보디영역 상부에, 상대적으로 불순물농도가 높은 고농도영역을 형성하는 공정을 추가로 구비하는 것을 특징으로 하는 종형게이트 반도체장치의 제조방법.
  20. 청구항 16에 있어서,
    상기 제 2 공정 후에,
    상기 트렌치 상부에 오목부가 남으면서, 이 오목부 벽면에 상기 제 2 영역의 상기 보디영역이 노출되도록 상기 트렌치 내에 게이트전극을 형성하는 공정과,
    상기 오목부에, 상기 제 2 영역의 상기 보디영역과 전기적으로 접속하는 다른 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 종형게이트 반도체장치의 제조방법.
  21. 청구항 16에 있어서,
    상기 제 2 공정은, 상기 트렌치를 상기 제 2 영역의 상기 보디영역에도 형성하는 공정을 포함하며,
    상기 제 2 공정 및 상기 제 4 공정 후에,
    상기 트렌치 상부에 오목부가 남으면서, 이 오목부 벽면에 상기 제 2 소스영역이 노출되도록 상기 트렌치 내에 게이트전극을 형성하는 공정과,
    상기 오목부에, 상기 제 2 소스영역과 전기적으로 접속되는 다른 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 종형게이트 반도체장치의 제조방법.
  22. 청구항 16에 있어서,
    상기 제 2 공정은, 상기 트렌치를 상기 제 2 영역의 상기 보디영역에도 형성하는 공정을 포함하며,
    상기 제 2 공정 및 상기 제 4 공정 후에,
    상기 트렌치 상부에 오목부가 남으면서, 이 오목부 벽면에 상기 제 2 영역의 상기 보디영역 및 상기 제 2 소스영역이 노출되도록 상기 트렌치 내에 게이트전극을 형성하는 공정과,
    상기 오목부에, 상기 제 2 영역의 상기 보디영역 및 상기 제 2 소스영역 각각과 전기적으로 접속되는 다른 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 종형게이트 반도체장치의 제조방법.
  23. 트랜지스터로서 기능하는 제 1 영역과, 상기 트랜지스터의 보디영역과의 전기적 접촉을 취하기 위한 제 2 영역이 서로 인접하여 배치된 종형 트렌치게이트 반도체장치의 제조방법에 있어서,
    상기 제 1 영역 및 상기 제 2 영역 각각이 될 반도체영역에 드레인영역을 형성함과 더불어, 상기 반도체영역에서의 상기 드레인영역 위쪽에 보디영역을 형성하는 공정과,
    상기 제 1 영역 및 상기 제 2 영역 각각의 상기 보디영역에 트렌치를 형성하는 공정과,
    상기 트렌치 상부에 오목부가 남으면서 이 오목부 벽면에 상기 제 2 영역의 상기 보디영역이 노출되도록 상기 트렌치 내에 게이트전극을 형성하는 공정과,
    상기 오목부에, 상기 제 2 영역의 상기 보디영역과 전기적으로 접속하는 다른 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 종형게이트 반도체장치의 제조방법.
  24. 청구항 23에 있어서,
    상기 제 2 영역의 상기 보디영역 상부에, 상대적으로 불순물농도가 높은 고농도영역을 형성하는 공정을 추가로 구비하는 것을 특징으로 하는 종형게이트 반도체장치의 제조방법.
  25. 청구항 24에 있어서,
    상기 고농도영역은 상기 오목부 벽면에 노출되는 것을 특징으로 하는 종형게이트 반도체장치의 제조방법.
  26. 청구항 1 또는 청구항 10에 있어서,
    상기 트렌치 폭은 0.25㎛ 이하이며,
    상기 트렌치의 아스펙트비는 3.2 이상 12 이하인 것을 특징으로 하는 종형게이트 반도체장치.
  27. 삭제
  28. 드레인영역인 제 1 도전형의 제 1 반도체층과,
    상기 제 1 반도체층 위에 형성되며, 보디영역인 제 2 도전형의 제 2 반도체층과,
    상기 제 2 반도체층 위에 형성되며, 소스영역인 제 1 도전형의 제 3 반도체층과,
    상기 제 2 반도체층 및 상기 제 3 반도체층에 형성된 트렌치와,
    상기 트렌치에 매입된 게이트전극과,
    상기 제 3 반도체층 상에 형성된 전극을 구비하며,
    상기 게이트전극이 이어지는 방향을 따라 형성되는 상기 제 3 반도체층의 일부분에는, 상기 제 3 반도체층 표면까지는 달하지 않으면서 상기 트렌치 벽면에 노출되는 제 2 도전형의 제 4 반도체층이 형성되고,
    상기 제 4 반도체층은, 상기 게이트전극과는 전기적으로 분리됨과 더불어 상기 트렌치 상부에서 상기 전극과 전기적으로 접속되는 것을 특징으로 하는 종형게이트 반도체장치.
  29. 드레인영역인 제 1 도전형의 제 1 반도체층과,
    상기 제 1 반도체층 위에 형성되며, 보디영역인 제 2 도전형의 제 2 반도체층과,
    상기 제 2 반도체층 위에 형성되며, 소스영역인 제 1 도전형의 제 3 반도체층과,
    상기 제 2 반도체층 및 상기 제 3 반도체층에 형성된 트렌치와,
    상기 트렌치에 매입된 게이트전극과,
    상기 트렌치 내의 상기 게이트전극 상에 형성된 매입절연막과,
    상기 제 3 반도체층 및 상기 매입절연막 상에 형성된 전극을 구비하며,
    상기 게이트전극이 이어지는 방향을 따라 형성되는 상기 제 3 반도체층의 일부분에는, 상기 제 3 반도체층 표면까지는 달하지 않으면서 상기 트렌치 벽면에 노출되는 제 2 도전형의 제 4 반도체층이 형성되고,
    상기 제 4 반도체층은, 상기 트렌치 상부에서 상기 전극과 전기적으로 접속되는 것을 특징으로 하는 종형게이트 반도체장치.
  30. 청구항 28 또는 청구항 29에 있어서,
    상기 제 3 반도체층에는, 상기 트렌치가 연재되는 방향을 따라 상기 제 4 반도체층이 주기적으로 형성되는 것을 특징으로 하는 종형게이트 반도체장치.
  31. 청구항 28 또는 청구항 29에 있어서,
    상기 트렌치는 간극을 두고 반복 형성되며,
    상기 각 트렌치 폭은 0.25㎛ 이하이고,
    상기 각 트렌치간 피치는 0.25㎛ 이하인 것을 특징으로 하는 종형게이트 반도체장치.
  32. 청구항 31에 있어서,
    상기 각 트렌치의 아스펙트비는 3.2 이상 12 이하인 것을 특징으로 하는 종형게이트 반도체장치.
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