JP2009266961A - 半導体装置 - Google Patents
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Abstract
【課題】 ソース領域とソース配線との接触面積の増大を図ることができる、半導体装置を提供すること。
【解決手段】 エピタキシャル層３にＰ型のボディ領域５を形成し、エピタキシャル層３の表層部にボディ領域５に接するＮ+型のソース領域９を形成する。また、エピタキシャル層３の表面３１から掘り下げることにより、ソース領域９およびボディ領域５を貫通するゲートトレンチ６を形成する。このゲートトレンチ６には、その表面８１がエピタキシャル層３の表面３１よりも一段低く形成されたゲート電極８を埋設する。また、ゲート電極８の表面８１を、平面視でゲートトレンチ６内に設けられるように絶縁膜１１で被覆する。そして、エピタキシャル層３上に形成されたソース配線１４とソース領域９とをコンタクト（接触）させて電気的に接続する。
【選択図】図１
【解決手段】 エピタキシャル層３にＰ型のボディ領域５を形成し、エピタキシャル層３の表層部にボディ領域５に接するＮ+型のソース領域９を形成する。また、エピタキシャル層３の表面３１から掘り下げることにより、ソース領域９およびボディ領域５を貫通するゲートトレンチ６を形成する。このゲートトレンチ６には、その表面８１がエピタキシャル層３の表面３１よりも一段低く形成されたゲート電極８を埋設する。また、ゲート電極８の表面８１を、平面視でゲートトレンチ６内に設けられるように絶縁膜１１で被覆する。そして、エピタキシャル層３上に形成されたソース配線１４とソース領域９とをコンタクト（接触）させて電気的に接続する。
【選択図】図１
Description
本発明は、半導体装置に関する。
たとえば、トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）は、低オン抵抗特性を有するパワーＭＯＳＦＥＴとして知られている。
図４は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
図４は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
半導体装置１０１は、Ｎ+型の基板１０２を備えている。基板１０２上には、エピタキシャル層１０３が積層されている。エピタキシャル層１０３は、基層部がＮ-型の低濃度ドレイン領域１０４をなしている。エピタキシャル層１０３の表層部には、Ｐ型のボディ領域１０５が低濃度ドレイン領域１０４に接して形成されている。
エピタキシャル層１０３には、複数のゲートトレンチ１０６がその表面から掘り下がって形成されている。複数のゲートトレンチ１０６は、一定の間隔を空けて、互いに平行をなして同一方向に延びている。ゲートトレンチ１０６は、ボディ領域１０５を貫通し、その最深部が低濃度ドレイン領域１０４に達している。ゲートトレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。
エピタキシャル層１０３には、複数のゲートトレンチ１０６がその表面から掘り下がって形成されている。複数のゲートトレンチ１０６は、一定の間隔を空けて、互いに平行をなして同一方向に延びている。ゲートトレンチ１０６は、ボディ領域１０５を貫通し、その最深部が低濃度ドレイン領域１０４に達している。ゲートトレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。
ボディ領域１０５の表層部には、Ｎ+型のソース領域１０９が形成されている。また、ボディ領域１０５の表層部には、ゲートトレンチ１０６に対して間隔を空けた位置に、Ｐ+型のボディコンタクト領域１１０がソース領域１０９を層厚方向に貫通して形成されている。
エピタキシャル層１０３上には、層間絶縁膜１１１が積層されている。層間絶縁膜１１１には、ボディコンタクト領域１１０およびその周囲のソース領域１０９の一部と対向する位置に、コンタクトホール１１２が形成されている。コンタクトホール１１２には、ボディコンタクト領域１１０の表面全域およびソース領域１０９の表面の一部が臨んでいる。
エピタキシャル層１０３上には、層間絶縁膜１１１が積層されている。層間絶縁膜１１１には、ボディコンタクト領域１１０およびその周囲のソース領域１０９の一部と対向する位置に、コンタクトホール１１２が形成されている。コンタクトホール１１２には、ボディコンタクト領域１１０の表面全域およびソース領域１０９の表面の一部が臨んでいる。
そして、層間絶縁膜１１１上には、ソース配線１１３が形成されている。ソース配線１１３は、その一部がコンタクトホール１１２に入り込んでいる。これにより、ソース配線１１３は、コンタクトホール１１２内において、ソース領域１０９およびボディコンタクト領域１１０の表面に跨ってコンタクト（バッティングコンタクト）している。
基板１０２の裏面には、ドレイン電極１１５が形成されている。
基板１０２の裏面には、ドレイン電極１１５が形成されている。
ソース配線１１３が接地され、ドレイン電極１１５に適当な大きさの正電圧が印加されつつ、ゲート電極１０８の電位（ゲート電圧）が制御されることにより、ボディ領域１０５におけるゲート絶縁膜１０７との界面近傍にチャネルが形成されて、ソース領域１０９とドレイン電極１１５との間に電流が流れる。
特開２００６−２０２９３１号公報
トレンチゲート型ＶＤＭＯＳＦＥＴでは、単位セル面積を縮小するセルシュリンクにより、さらなる低オン抵抗化を図ることができる。
しかしながら、セルシュリンクが進むにつれて、ゲートトレンチ１０６とボディコンタクト領域１１０との間の間隔が小さくなる。これに伴い、ソース領域１０９におけるコンタクトホール１１２に臨む部分の面積が小さくなるので、ソース領域１０９とソース配線１１３との接触面積が小さくなる。その結果、ソース領域１０９とソース配線１１３との接触抵抗が高くなる。この接触抵抗の高抵抗化は、オン抵抗の低減の妨げになる。
しかしながら、セルシュリンクが進むにつれて、ゲートトレンチ１０６とボディコンタクト領域１１０との間の間隔が小さくなる。これに伴い、ソース領域１０９におけるコンタクトホール１１２に臨む部分の面積が小さくなるので、ソース領域１０９とソース配線１１３との接触面積が小さくなる。その結果、ソース領域１０９とソース配線１１３との接触抵抗が高くなる。この接触抵抗の高抵抗化は、オン抵抗の低減の妨げになる。
そこで、本発明の目的は、ソース領域とソース配線との接触面積の増大を図ることができる、半導体装置を提供することである。
上記目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層に形成された第１導電型のボディ領域と、前記半導体層の表層部に形成され、前記ボディ領域に接する第２導電型のソース領域と、前記半導体層の表面から堀り下がり、前記ソース領域および前記ボディ領域を貫通するゲートトレンチと、前記ゲートトレンチに埋設され、その表面が前記半導体層の表面よりも一段低く形成された低表面部を少なくとも前記ゲートトレンチの側面に対向する部分に有するゲート電極と、平面視で前記ゲートトレンチ内に設けられ、前記ゲート電極の表面を被覆する絶縁膜と、前記半導体層上に形成され、前記ソース領域に電気的に接続されたソース配線とを備える、半導体装置である。
この構成によれば、ゲートトレンチに埋設されるゲート電極は、少なくともゲートトレンチの側面に対向する部分に、半導体層の表面よりも一段低く形成された低表面部を有している。ゲート電極の表面は、絶縁膜により被覆されている。その絶縁膜は、平面視でゲートトレンチ内に設けられている。したがって、少なくともゲートトレンチ外において、ソース領域は、絶縁膜により覆われていない。すなわち、半導体層の表面と同一の表面をなすソース領域の表面は、その全域が絶縁膜から露出している。そのため、ソース配線を、ソース領域の少なくとも表面全域に接触させることができる。ソース配線がソース領域の表面の一部のみに接触する構成と比較して、ソース領域とソース配線との接触面積を増大させることができるので、ソース領域とソース配線との接触抵抗を低減することができる。その結果、ソース領域を含むトランジスタのオン抵抗を低減することができる。
また、前記絶縁膜は、請求項２に記載されているように、前記低表面部を被覆する部分の表面が前記半導体層の表面よりも低いことが好ましい。
この構成によれば、絶縁膜における、ゲート電極の低表面部を被覆する部分の表面が半導体層の表面よりも低いため、ゲートトレンチの側面の一部をなすソース領域の側面は、その一部が絶縁膜により覆われていない。そのため、ゲートトレンチ内にソース配線を入り込ませて、ソース配線をソース領域の表面のみならず、ソース領域の側面にも接触させることができる。その結果、ソース領域とソース配線との接触面積を一層増大させることができるので、ソース領域とソース配線との接触抵抗を一層低減することができる。
この構成によれば、絶縁膜における、ゲート電極の低表面部を被覆する部分の表面が半導体層の表面よりも低いため、ゲートトレンチの側面の一部をなすソース領域の側面は、その一部が絶縁膜により覆われていない。そのため、ゲートトレンチ内にソース配線を入り込ませて、ソース配線をソース領域の表面のみならず、ソース領域の側面にも接触させることができる。その結果、ソース領域とソース配線との接触面積を一層増大させることができるので、ソース領域とソース配線との接触抵抗を一層低減することができる。
さらに、前記ゲート電極は、請求項３に記載されているように、その全体が前記低表面部であってもよい。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴの単位セルがマトリクス状に配置された構造を有している。なお、図１では、複数の単位セルのうちの一部が示されている。
半導体装置１の基体をなすＮ+型のシリコン基板２上には、シリコン基板２よりもＮ型不純物が低濃度にドーピングされたシリコンからなる、Ｎ-型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ-型の低濃度ドレイン領域４をなしている。また、エピタキシャル層３には、低濃度ドレイン領域４上に、Ｐ型のボディ領域５が低濃度ドレイン領域４に接して形成されている。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴの単位セルがマトリクス状に配置された構造を有している。なお、図１では、複数の単位セルのうちの一部が示されている。
半導体装置１の基体をなすＮ+型のシリコン基板２上には、シリコン基板２よりもＮ型不純物が低濃度にドーピングされたシリコンからなる、Ｎ-型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ-型の低濃度ドレイン領域４をなしている。また、エピタキシャル層３には、低濃度ドレイン領域４上に、Ｐ型のボディ領域５が低濃度ドレイン領域４に接して形成されている。
エピタキシャル層３には、ゲートトレンチ６がその表面３１から掘り下がって形成されている。ゲートトレンチ６は、図１では図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向（図１の紙面に垂直な方向）に延びている。ゲートトレンチ６は、互いに対向する平面状の１対の側面６１と、１対の側面６１の下端において、これらを連設する曲面状の底面６２とが一体的に形成される断面視略Ｕ字状に形成されている。断面視略Ｕ字状のゲートトレンチ６は、ボディ領域５を層厚方向に貫通し、その最深部（底面６２）が低濃度ドレイン領域４に達している。
ゲートトレンチ６内には、酸化シリコンからなるゲート絶縁膜７が形成されている。ゲート絶縁膜７は、ゲートトレンチ６の側面６１でソース領域９（後述する）の一部（具体的には、ソース領域９の深さ方向下部より上側部分。また、以下の説明においてこの部分を「ソース領域９の側面１２」という。）を露出させるように、ゲートトレンチ６の内面（側面６１および底面６２）を覆っている。
そして、ゲート絶縁膜７の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋めることにより、ゲートトレンチ６内にゲート電極８が埋設されている。ゲート電極８は、その表面８１が平面状に形成されている。表面８１は、ゲートトレンチ６の深さ方向における位置が、エピタキシャル層３の表面３１よりも一段低く、具体的には、ゲート絶縁膜７における側面６１に対向する部分の上端と略同じ高さに位置している。つまり、ゲート電極８は、その全体が表面３１よりも一段低く形成された低表面部である。
エピタキシャル層３の表層部には、各ゲートトレンチ６間の全域に、Ｎ+型のソース領域９が形成されている。すなわち、ゲートトレンチ６およびソース領域９は、ゲート幅（図１の紙面に垂直な方向）と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。ソース領域９は、ボディ領域５に接している。
また、エピタキシャル層３には、各ゲートトレンチ６間に、複数のＰ+型のボディコンタクト領域１０が形成されている。具体的には、各ゲートトレンチ６間において、ボディコンタクト領域１０は、ゲートトレンチ６と間隔を空けた位置に、ゲート幅に沿う方向に等間隔で形成されている。ボディコンタクト領域１０は、ソース領域９を層厚方向に貫通している。
また、エピタキシャル層３には、各ゲートトレンチ６間に、複数のＰ+型のボディコンタクト領域１０が形成されている。具体的には、各ゲートトレンチ６間において、ボディコンタクト領域１０は、ゲートトレンチ６と間隔を空けた位置に、ゲート幅に沿う方向に等間隔で形成されている。ボディコンタクト領域１０は、ソース領域９を層厚方向に貫通している。
ゲートトレンチ６内において、ゲート電極８の表面８１には、酸化シリコンからなる絶縁膜１１が積層されている。絶縁膜１１は、その表面２１が平面状に形成されており、ゲートトレンチ６の深さ方向における表面２１の位置が、エピタキシャル層３の表面３１よりも低くされる厚みで形成されている。このような厚みで形成される絶縁膜１１は、平面視でゲートトレンチ６外に食み出ず、ゲートトレンチ６内に設けられている。
エピタキシャル層３上には、導電性材料（たとえば、アルミニウム）からなるソース配線１４が形成されている。そして、ソース配線１４の導電性材料がゲートトレンチ６に入り込むことにより、ソース配線１４は、エピタキシャル層３の表面３１において、ソース領域９の表面全域にコンタクト（接触）するとともに、ゲートトレンチ６内において、ソース領域９の側面１２における絶縁膜１１から露出する部分にコンタクト（接触）している。また、ソース配線１４は、ボディコンタクト領域１０にコンタクトしている。これにより、ソース配線１４は、ソース領域９およびボディコンタクト領域１０と電気的に接続されている。
シリコン基板２の裏面には、ドレイン電極１６が形成されている。
ソース配線１４が接地され、ドレイン電極１６に適当な大きさの正電圧が印加されつつ、ゲート電極８の電位（ゲート電圧）が制御されることにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルが形成されて、ソース領域９とドレイン電極１６との間に電流が流れる。
ソース配線１４が接地され、ドレイン電極１６に適当な大きさの正電圧が印加されつつ、ゲート電極８の電位（ゲート電圧）が制御されることにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルが形成されて、ソース領域９とドレイン電極１６との間に電流が流れる。
図２Ａ〜２Ｉは、図１に示す半導体装置１の製造方法を工程順に示す模式的な断面図である。
まず、図２Ａに示すように、エピタキシャル成長法により、シリコン基板２上に、エピタキシャル層３が形成される。次いで、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ2（酸化シリコン）からなる犠牲酸化膜１７が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）により、犠牲酸化膜１７上にＳｉＮ（窒化シリコン）層が形成され、このＳｉＮ層がパターニングされることによって、ゲートトレンチ６を形成すべき部分と対向する部分に開口を有するハードマスク１８が形成される。そして、ハードマスク１８を利用して、犠牲酸化膜１７およびエピタキシャル層３がエッチングされることにより、底面６２および１対の側面６１を有するゲートトレンチ６が形成される。
まず、図２Ａに示すように、エピタキシャル成長法により、シリコン基板２上に、エピタキシャル層３が形成される。次いで、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ2（酸化シリコン）からなる犠牲酸化膜１７が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）により、犠牲酸化膜１７上にＳｉＮ（窒化シリコン）層が形成され、このＳｉＮ層がパターニングされることによって、ゲートトレンチ６を形成すべき部分と対向する部分に開口を有するハードマスク１８が形成される。そして、ハードマスク１８を利用して、犠牲酸化膜１７およびエピタキシャル層３がエッチングされることにより、底面６２および１対の側面６１を有するゲートトレンチ６が形成される。
次いで、熱酸化処理により、図２Ｂに示すように、ゲートトレンチ６の内面（底面６２および側面６１）に酸化膜２０が形成される。
続いて、ＣＶＤ（Chemical Vapor Deposition）法により、図２Ｃに示すように、エピタキシャル層３上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層１９が形成される。ゲートトレンチ６内は、そのポリシリコンの堆積層１９により埋め尽くされる。
続いて、ＣＶＤ（Chemical Vapor Deposition）法により、図２Ｃに示すように、エピタキシャル層３上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層１９が形成される。ゲートトレンチ６内は、そのポリシリコンの堆積層１９により埋め尽くされる。
そして、エッチバックにより、図２Ｄに示すように、堆積層１９は、ゲートトレンチ６外に存在する部分が除去されるとともに、ゲートトレンチ６内の上側に存在する部分が除去される。これにより、ゲートトレンチ６内に、ほぼ平坦な表面８１を有するゲート電極８が得られる。その後、ハードマスク１８および犠牲酸化膜１７が除去され、酸化膜２０におけるゲート電極８が露出する部分が除去されることにより、ゲート絶縁膜７が得られる。
次いで、ＴＥＯＳ（Tetraethoxysilane テトラエトキシシラン）を原料とするＣＶＤ法により、エピタキシャル層３上に、ＳｉＯ2（酸化シリコン）の堆積層２２が形成される。ゲートトレンチ６内は、その堆積層２２により埋め尽くされる。そして、エッチバックにより、図２Ｅに示すように、堆積層２２のゲートトレンチ６外に存在する部分が除去される。これにより、エピタキシャル層３の表面３１と面一な表面を有する堆積層２２が得られる。
その後、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）がエピタキシャル層３にその表面３１から注入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図２Ｆに示すように、エピタキシャル層３の表層部にボディ領域５が形成される。また、エピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。
次いで、イオン注入法により、Ｎ型不純物（たとえば、ヒ素イオン）がエピタキシャル層３にその表面３１から注入される。そして、Ｎ型不純物を拡散させるための熱処理が行われることにより、図２Ｆに示すように、エピタキシャル層３の表層部にソース領域９が形成される。さらに、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）がエピタキシャル層３にその表面３１から注入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図２Ｆに示すように、ソース領域９を貫通してボディ領域５に接するボディコンタクト領域１０が形成される。
その後、ＣＶＤ法により、図２Ｇに示すように、エピタキシャル層３上に層間絶縁膜１５が形成される。
さらに、フォトリソグラフィにより、層間絶縁膜１５上にマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、図２Ｈに示すように、層間絶縁膜１５が選択的に除去されるとともに、堆積層２２を形成する酸化シリコンとエピタキシャル層３を形成するシリコンとのエッチングレートの差を利用して、堆積層２２の一部が除去される。これにより、エピタキシャル層３の表面３１よりも、全体として一段低い表面２１を有する絶縁膜１１が形成される。
さらに、フォトリソグラフィにより、層間絶縁膜１５上にマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、図２Ｈに示すように、層間絶縁膜１５が選択的に除去されるとともに、堆積層２２を形成する酸化シリコンとエピタキシャル層３を形成するシリコンとのエッチングレートの差を利用して、堆積層２２の一部が除去される。これにより、エピタキシャル層３の表面３１よりも、全体として一段低い表面２１を有する絶縁膜１１が形成される。
その後、スパッタ法により、エピタキシャル層３上に、導電性材料が付着される。導電性材料は、層間絶縁膜１５の除去された部分を埋め尽くし、層間絶縁膜１５上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１５上の導電性材料がパターニングされる。これにより、図２Ｉに示すように、ソース配線１４が形成される。また、スパッタ法により、シリコン基板２の裏面にドレイン電極１６が形成される。その結果、図１に示す半導体装置１が得られる。
以上のように、この半導体装置１では、ゲートトレンチ６に埋設されるゲート電極８は、その全体がエピタキシャル層３の表面３１よりも一段低く形成された低表面部である。ゲート電極８の表面８１は、絶縁膜１１により被覆されている。その絶縁膜１１は、平面視でゲートトレンチ６外に食み出ず、ゲートトレンチ６内に設けられている。したがって、ゲートトレンチ６外において、ソース領域９は、絶縁膜１１で覆われていない。すなわち、エピタキシャル層３の表面３１と同一の表面をなすソース領域の表面は、その全域が絶縁膜１１から露出している。そのため、ソース配線１４を、ソース領域９の表面全域に接触させることができる。
ソース配線１４を、ソース領域９の表面全域に接触させることができるので、従来（たとえば、図３参照。）のように、ソース配線１１３が、コンタクトホール１１２に臨むソース領域１０９の表面の一部のみに接触する構成と比較して、ソース領域９とソース配線１４との接触面積を増大させることができる。
そのため、ソース領域９とソース配線１４との接触抵抗を低減することができる。その結果、ソース領域９を含むトランジスタのオン抵抗を低減することができる。
そのため、ソース領域９とソース配線１４との接触抵抗を低減することができる。その結果、ソース領域９を含むトランジスタのオン抵抗を低減することができる。
さらに、この半導体装置１では、絶縁膜１１は、ゲートトレンチ６の深さ方向における表面２１の位置が、エピタキシャル層３の表面３１よりも低くされる厚みで形成されている。これにより、ゲートトレンチ６の側面６１の一部をなすソース領域９の側面１２は、その一部が絶縁膜１１により覆われていない。そのため、ゲートトレンチ６内にソース配線１４を入り込ませて、ソース配線１４をソース領域９の表面のみならず、ソース領域９の側面１２にも接触させることができる。その結果、ソース領域９とソース配線１４との接触面積を一層増大させることができるので、ソース領域９とソース配線１４との接触抵抗を一層低減することができる。
また、ゲート電極８の表面８１が全体として平面状に形成されるため、製造工程において、ポリシリコンの堆積層１９をエッチバックするだけで、エピタキシャル層３の表面３１よりも一段低い表面８１を有するゲート電極８を容易に形成することができる。
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の実施形態では、ゲート電極８は、その表面８１全体がエピタキシャル層３の表面３１よりも一段低く形成された低表面部であるとして説明したが、図３に示す半導体装置４１のように、ゲートトレンチ６の側面６１に対向する所定幅Ｗの対向部２３の表面８２のみが、表面３１よりも一段低く形成されている構成であってもよい。この場合、１対の対向部２３で挟まれる中央部２４の表面８３は、たとえば、エピタキシャル層３の表面３１と面一になるように形成されていてもよく、表面３１よりも低くなるように形成されていてもよい。
また、絶縁膜１１は、その表面２１がエピタキシャル層３の表面３１と面一になるように形成されていてもよい。
また、前述の実施形態では、第１導電型がＰ型であり、第２導電型がＮ型である場合を取り上げたが、第１導電型がＮ型であり、第２導電型がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
また、前述の実施形態では、第１導電型がＰ型であり、第２導電型がＮ型である場合を取り上げたが、第１導電型がＮ型であり、第２導電型がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
３ エピタキシャル層（半導体層）
５ ボディ領域
６ ゲートトレンチ
８ ゲート電極
９ ソース領域
１１ 絶縁膜
１４ ソース配線
２１ 表面（絶縁膜の表面）
２３ 対向部
３１ 表面（半導体層の表面）
４１ 半導体装置
６１ 側面（ゲートトレンチの側面）
８１ 表面（ゲート電極の表面）
８２ 表面（ゲート電極の表面）
３ エピタキシャル層（半導体層）
５ ボディ領域
６ ゲートトレンチ
８ ゲート電極
９ ソース領域
１１ 絶縁膜
１４ ソース配線
２１ 表面（絶縁膜の表面）
２３ 対向部
３１ 表面（半導体層の表面）
４１ 半導体装置
６１ 側面（ゲートトレンチの側面）
８１ 表面（ゲート電極の表面）
８２ 表面（ゲート電極の表面）
Claims (3)
- 半導体層と、
前記半導体層に形成された第１導電型のボディ領域と、
前記半導体層の表層部に形成され、前記ボディ領域に接する第２導電型のソース領域と、
前記半導体層の表面から堀り下がり、前記ソース領域および前記ボディ領域を貫通するゲートトレンチと、
前記ゲートトレンチに埋設され、その表面が前記半導体層の表面よりも一段低く形成された低表面部を少なくとも前記ゲートトレンチの側面に対向する部分に有するゲート電極と、
平面視で前記ゲートトレンチ内に設けられ、前記ゲート電極の表面を被覆する絶縁膜と、
前記半導体層上に形成され、前記ソース領域に電気的に接続されたソース配線とを備える、半導体装置。 - 前記絶縁膜は、前記低表面部を被覆する部分の表面が前記半導体層の表面よりも低い、請求項１に記載の半導体装置。
- 前記ゲート電極は、その全体が前記低表面部である、請求項１または２に記載の半導体装置。
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|---|---|---|---|---|
| KR20190092667A (ko) * | 2018-01-30 | 2019-08-08 | 매그나칩 반도체 유한회사 | 전력 반도체 소자 및 이의 제조방법 |
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| JP2001085685A (ja) * | 1999-09-13 | 2001-03-30 | Shindengen Electric Mfg Co Ltd | トランジスタ |
| JP2004063625A (ja) * | 2002-07-26 | 2004-02-26 | Toko Inc | 半導体装置の製造方法 |
| JP2005209807A (ja) * | 2004-01-21 | 2005-08-04 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
-
2008
- 2008-04-23 JP JP2008112877A patent/JP2009266961A/ja active Pending
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