JP2009246224A - 半導体装置 - Google Patents
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Abstract
【解決手段】エピタキシャル層3の表層部には、ソース領域9が形成されている。ソース領域9には、溝11がその表面から掘り下がって形成されている。エピタキシャル層3上には、絶縁膜12が積層されている。絶縁膜12には、少なくとも溝11と対向する位置に、コンタクトホール13が層厚方向に貫通して形成されている。コンタクトホール13には、コンタクトプラグ15が埋設されている。コンタクトプラグ15は、その底部が溝11に入り込み、ソース領域9にコンタクトしている。すなわち、コンタクトプラグ15は、ソース領域9の表面だけでなく、ソース領域9に形成された溝11の底面および側面と接触している。
【選択図】図1
Description
図3は、従来のトレンチゲート型VDMOSFETを備える半導体装置の模式的な断面図である。
エピタキシャル層103には、複数のゲートトレンチ106がその表面から掘り下がって形成されている。複数のゲートトレンチ106は、一定の間隔を空けて、互いに平行をなして同一方向に延びている。ゲートトレンチ106は、ボディ領域105を貫通し、その最深部が低濃度ドレイン領域104に達している。ゲートトレンチ106内には、ゲート絶縁膜107を介して、N型不純物が高濃度にドープされたポリシリコンからなるゲート電極108が埋設されている。
エピタキシャル層103上には、層間絶縁膜111が積層されている。層間絶縁膜111には、ボディコンタクト領域110およびその周囲のソース領域109の一部と対向する位置に、コンタクトホール112が形成されている。そして、層間絶縁膜111上には、ソース配線113が形成されている。ソース配線113は、その一部がコンタクトホール112に入り込んでいる。これにより、コンタクトホール112内には、コンタクトプラグ114が形成されており、このコンタクトプラグ114は、ソース領域109およびボディコンタクト領域110の表面に跨ってコンタクト(バッティングコンタクト)している。
ソース配線113が接地され、ドレイン電極115に適当な大きさの正電圧が印加されつつ、ゲート電極108の電位(ゲート電圧)が制御されることにより、ボディ領域105におけるゲート絶縁膜107との界面近傍にチャネルが形成されて、ソース領域109とドレイン電極115との間に電流が流れる。
しかしながら、セルシュリンクが進むにつれて、ゲートトレンチ106とボディコンタクト領域110との間の間隔が小さくなる。これに伴い、ソース領域109におけるコンタクトホール112に臨む部分の面積が小さくなるので、ソース領域109とコンタクトプラグ114との接触面積が小さくなる。その結果、ソース領域109とコンタクトプラグ114との接触抵抗が高くなる。この接触抵抗の高抵抗化は、オン抵抗の低減の妨げになる。
そこで、本発明の目的は、ソース領域とコンタクトプラグとの接触面積の増大を図ることができる、半導体装置を提供することである。
図1は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
半導体装置1は、トレンチゲート型VDMOSFETの単位セルがマトリクス状に配置された構造を有している。
半導体装置1の基体をなすN+型のシリコン基板2上には、シリコン基板2よりもN型不純物が低濃度にドーピングされたシリコンからなる、N−型のエピタキシャル層3が積層されている。エピタキシャル層3の基層部は、エピタキシャル成長後のままの状態を維持し、N−型の低濃度ドレイン領域4をなしている。また、エピタキシャル層3には、低濃度ドレイン領域4上に、P型のボディ領域5が低濃度ドレイン領域4に接して形成されている。
また、エピタキシャル層3には、各ゲートトレンチ6間に、複数のP+型のボディコンタクト領域10が形成されている。具体的には、各ゲートトレンチ6間において、ボディコンタクト領域10は、ゲートトレンチ6と間隔を空けた位置に、ゲート幅に沿う方向に等間隔で形成されている。ボディコンタクト領域10は、ソース領域9を層厚方向に貫通している。
絶縁膜12上には、導電性材料(たとえば、アルミニウム)からなるソース配線14が形成されている。そして、ソース配線14の導電性材料がコンタクトホール13に入り込み、その導電性材料がコンタクトホール13を埋め尽くすことにより、コンタクトプラグ15がコンタクトホール13に埋設されている。コンタクトプラグ15は、その底部が溝11に入り込み、ソース領域9にコンタクト(接触)するとともに、ボディコンタクト領域10にコンタクトしている。これにより、コンタクトプラグ15を介して、ソース領域9およびボディコンタクト領域10とソース配線14とが電気的に接続されている。
ソース配線14が接地され、ドレイン電極16に適当な大きさの正電圧が印加されつつ、ゲート電極8の電位(ゲート電圧)が制御されることにより、ボディ領域5におけるゲート絶縁膜7との界面近傍にチャネルが形成されて、ソース領域9とドレイン電極16との間に電流が流れる。
たとえば、溝11は、ゲートトレンチ6とボディコンタクト領域10との各間において、複数本形成されていてもよい。
また、第1導電型がP型であり、第2導電型がN型である場合を取り上げたが、第1導電型がN型であり、第2導電型がP型であってもよい。
2 シリコン基板(ドレイン領域)
3 エピタキシャル層(半導体層)
4 低濃度ドレイン領域(ドレイン領域)
5 ボディ領域
8 ゲート電極
9 ソース領域
11 溝
12 絶縁膜
13 コンタクトホール
14 ソース配線(配線)
15 コンタクトプラグ
Claims (2)
- 第1導電型の半導体層と、
前記半導体層の表層部に形成された第2導電型のソース領域と、
前記ソース領域にその表面から掘り下がって形成された溝と、
前記半導体層上に積層され、前記半導体層の表面を被覆する絶縁膜と、
前記絶縁膜を少なくとも前記溝と対向する位置において層厚方向に貫通して形成されたコンタクトホールと、
前記絶縁膜上に形成された配線と、
前記コンタクトホールに埋設されて、底部が前記溝に入り込み、前記配線と前記ソース領域とを電気的に接続するコンタクトプラグとを含む、半導体装置。 - 前記半導体層に形成され、前記ソース領域に接する第1導電型のボディ領域と、
前記ボディ領域に対して前記ソース領域と反対側に形成され、前記ボディ領域に接する第2導電型のドレイン領域と、
前記ボディ領域および前記ソース領域を層厚方向に貫通して設けられるゲート電極とを含む、請求項1に記載の半導体装置。
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