JP2009246225A - 半導体装置 - Google Patents
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Abstract
【解決手段】エピタキシャル層3には、プラグ埋設用トレンチ10がその表面から掘り下がって形成されている。プラグ埋設用トレンチ10は、ソース領域9を層厚方向に貫通している。エピタキシャル層3上には、絶縁膜12が積層されている。絶縁膜12には、コンタクトホール13が層厚方向に貫通して形成されている。コンタクトホール13の側面は、プラグ埋設用トレンチ10の側面に連続している。プラグ埋設用トレンチ10およびコンタクトホール13には、ソース配線14に接続されたコンタクトプラグ15が埋設されている。
【選択図】図1
Description
図3は、従来のトレンチゲート型VDMOSFETを備える半導体装置の模式的な断面図である。
エピタキシャル層103には、複数のゲートトレンチ106がその表面から掘り下がって形成されている。複数のゲートトレンチ106は、一定の間隔を空けて、互いに平行をなして同一方向に延びている。ゲートトレンチ106は、ボディ領域105を貫通し、その最深部が低濃度ドレイン領域104に達している。ゲートトレンチ106内には、ゲート絶縁膜107を介して、N型不純物が高濃度にドープされたポリシリコンからなるゲート電極108が埋設されている。
エピタキシャル層103上には、層間絶縁膜111が積層されている。層間絶縁膜111には、ボディコンタクト領域110およびその周囲のソース領域109の一部と対向する位置に、コンタクトホール112が形成されている。そして、層間絶縁膜111上には、ソース配線113が形成されている。ソース配線113は、その一部がコンタクトホール112に入り込んでいる。これにより、コンタクトホール112内には、コンタクトプラグ114が形成されており、このコンタクトプラグ114は、ソース領域109およびボディコンタクト領域110の表面に跨ってコンタクト(バッティングコンタクト)している。
ソース配線113が接地され、ドレイン電極115に適当な大きさの正電圧が印加されつつ、ゲート電極108の電位(ゲート電圧)が制御されることにより、ボディ領域105におけるゲート絶縁膜107との界面近傍にチャネルが形成されて、ソース領域109とドレイン電極115との間に電流が流れる。
しかしながら、セルシュリンクが進むにつれて、ゲートトレンチ106とボディコンタクト領域110との間の間隔が小さくなる。これに伴い、ソース領域109におけるコンタクトホール112に臨む部分の面積が小さくなるので、ソース領域109とコンタクトプラグ114との接触面積が小さくなる。その結果、ソース領域109とコンタクトプラグ114との接触抵抗が高くなる。この接触抵抗の高抵抗化は、オン抵抗の低減の妨げになる。
また、ボディ領域とトレンチの最深部との間に、第1導電型のボディコンタクト領域が介在されている。このボディコンタクト領域は、たとえば、トレンチ内からトレンチの最深部の周囲に第1導電型不純物をドープすることにより形成することができる。そして、ボディコンタクト領域の形成後に、トレンチにコンタクトプラグを埋設することにより、ボディコンタクト領域に対するコンタクトプラグのコンタクトを確実に達成することができる。
また、トレンチの最深部は、ソース領域の最深部よりも半導体層の基層側に位置している。したがって、ボディ領域が第2導電型のドレイン領域上に形成され、ボディ領域およびソース領域を層厚方向に貫通するゲート電極が設けられる構成では、ボディコンタクト領域は、ドレイン領域に近い位置に形成されることになる。そのため、たとえば、誘導負荷におけるターンオフ時に発生するフライバック電圧により、ドレイン領域、ゲート電極およびソース領域からなる縦型トランジスタに大きな逆起電圧が印加されたときには、ドレイン領域とボディコンタクト領域との間にアバランシェ電流が流れる。これにより、ドレイン領域、ボディ領域およびソース領域により形成される寄生バイポーラトランジスタがオンになるのを防止することができ、その寄生バイポーラトランジスタがオンすることによる熱破壊(アバランシェ破壊)を防止することができる。その結果、アバランシェ耐量を向上することができる。
また、ボディ領域とトレンチの最深部との間に、第1導電型のボディコンタクト領域が介在されている。このボディコンタクト領域は、たとえば、トレンチ内からトレンチの最深部の周囲に第1導電型不純物をドープすることにより形成することができる。そして、ボディコンタクト領域の形成後に、トレンチにコンタクトプラグを埋設することにより、ボディコンタクト領域に対するコンタクトプラグのコンタクトを確実に達成することができる。
また、トレンチの最深部は、ソース領域の最深部よりも半導体層の基層側に位置している。したがって、ボディコンタクト領域は、ドレイン領域に近い位置に形成されることになる。そのため、たとえば、誘導負荷におけるターンオフ時に発生するフライバック電圧により、ドレイン領域、ゲート電極およびソース領域からなる縦型トランジスタに大きな逆起電圧が印加されたときには、ドレイン領域とボディコンタクト領域との間にアバランシェ電流が流れる。これにより、ドレイン領域、ボディ領域およびソース領域により形成される寄生バイポーラトランジスタがオンになるのを防止することができ、その寄生バイポーラトランジスタがオンすることによる熱破壊(アバランシェ破壊)を防止することができる。その結果、アバランシェ耐量を向上することができる。
図1は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
半導体装置1は、トレンチゲート型VDMOSFETの単位セルがマトリクス状に配置された構造を有している。
半導体装置1の基体をなすN+型のシリコン基板2上には、シリコン基板2よりもN型不純物が低濃度にドーピングされたシリコンからなる、N−型のエピタキシャル層3が積層されている。エピタキシャル層3の基層部は、エピタキシャル成長後のままの状態を維持し、N−型の低濃度ドレイン領域4をなしている。また、エピタキシャル層3には、低濃度ドレイン領域4上に、P型のボディ領域5が低濃度ドレイン領域4に接して形成されている。
また、エピタキシャル層3には、各ゲートトレンチ6間に、複数のプラグ埋設用トレンチ10がエピタキシャル層3の表面から掘り下がって形成されている。具体的には、各ゲートトレンチ6間において、プラグ埋設用トレンチ10は、ゲートトレンチ6と間隔を空けた位置に、ゲート幅に沿う方向に等間隔で形成されている。プラグ埋設用トレンチ10は、底側ほど先細りとなる略円錐形状をなし、その側面がエピタキシャル層3の表面と直交する方向に対して所定角度(たとえば、5〜45度)で傾斜している。プラグ埋設用トレンチ10の最深部は、ソース領域9の最深部よりもエピタキシャル層3の基層側に位置している。
エピタキシャル層3上には、エピタキシャル層3とエッチング選択比を有する絶縁材料(たとえば、酸化シリコンまたは窒化シリコン)からなる絶縁膜12が積層されている。絶縁膜12には、プラグ埋設用トレンチ10と対向する位置に、略円柱状のコンタクトホール13が層厚方向に貫通して形成されている。コンタクトホール13の側面は、プラグ埋設用トレンチ10の側面に連続している。
ソース配線14が接地され、ドレイン電極16に適当な大きさの正電圧が印加されつつ、ゲート電極8の電位(ゲート電圧)が制御されることにより、ボディ領域5におけるゲート絶縁膜7との界面近傍にチャネルが形成されて、ソース領域9とドレイン電極16との間に電流が流れる。
まず、図2Aに示すように、エピタキシャル成長法により、シリコン基板2上に、エピタキシャル層3が形成される。次に、フォトリソグラフィおよびエッチングにより、エピタキシャル層3にゲートトレンチ6が形成される。その後、熱酸化処理により、ゲートトレンチ6の内面にゲート絶縁膜7が形成される。そして、CVD(Chemical Vapor Deposition)法により、エピタキシャル層3およびゲート絶縁膜7上に、N型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成される。ゲートトレンチ6内は、そのポリシリコンの堆積層により埋め尽くされる。そして、エッチバックにより、ポリシリコンの堆積層のゲートトレンチ6外に存在する部分が除去される。これにより、ゲートトレンチ6に埋設されたゲート電極8が得られる。
次いで、イオン注入法により、N型不純物(たとえば、ヒ素イオン)がエピタキシャル層3にその表面から注入される。そして、N型不純物を拡散させるための熱処理が行われることにより、図2Cに示すように、エピタキシャル層3の表層部にソース領域9が形成される。
次いで、イオン注入法により、絶縁膜12をマスクとして、コンタクトホール13を介して、P型不純物がプラグ埋設用トレンチ10の側面からエピタキシャル層3に注入される。そして、P型不純物を拡散させるための熱処理が行われることにより、図2Fに示すように、プラグ埋設用トレンチ10の最深部の周囲にボディコンタクト領域11が形成される。
その後、めっき法により、絶縁膜12上に導電性材料が付着される。導電性材料は、プラグ埋設用トレンチ10およびコンタクトホール13を埋め尽くし、絶縁膜12上に薄膜を形成するように付着(堆積)される。そして、フォトリソグラフィおよびエッチングにより、絶縁膜12上の導電性材料の薄膜がパターニングされる。これにより、ソース配線14およびコンタクトプラグ15が形成される。また、めっき法により、シリコン基板2の裏面にドレイン電極16が形成される。その結果、図1に示す半導体装置1が得られる。
また、ボディ領域5とプラグ埋設用トレンチ10の最深部との間に、P型のボディコンタクト領域11が介在されている。このボディコンタクト領域11は、前述したように、プラグ埋設用トレンチ10内からプラグ埋設用トレンチ10の最深部の周囲にP型不純物をドープすることにより形成される。そして、ボディコンタクト領域11の形成後に、プラグ埋設用トレンチ10にコンタクトプラグ15を埋設することにより、ボディコンタクト領域11に対するコンタクトプラグ15のコンタクトを確実に達成することができる。
また、ボディ領域5がN−型の低濃度ドレイン領域4上に形成され、ボディ領域5およびソース領域9を層厚方向に貫通するゲート電極8が設けられている。そして、プラグ埋設用トレンチ10の最深部は、ソース領域9の最深部よりもエピタキシャル層3の基層側に位置している。したがって、ボディコンタクト領域11は、低濃度ドレイン領域4に近い位置に形成されることになる。そのため、たとえば、誘導負荷におけるターンオフ時に発生するフライバック電圧により、低濃度ドレイン領域4、ゲート電極8およびソース領域9からなるトレンチゲート型VDMOSFETに大きな逆起電圧が印加されたときには、低濃度ドレイン領域4とボディコンタクト領域11との間にアバランシェ電流が流れる。これにより、低濃度ドレイン領域4、ボディ領域5およびソース領域9により形成される寄生バイポーラトランジスタがオンになるのを防止することができ、その寄生バイポーラトランジスタがオンすることによる熱破壊(アバランシェ破壊)を防止することができる。その結果、アバランシェ耐量を向上することができる。
たとえば、第1導電型がP型であり、第2導電型がN型である場合を取り上げたが、第1導電型がN型であり、第2導電型がP型であってもよい。
また、本発明は、トレンチゲート型VDMOSFETを備える構成に限らず、プレーナゲート型VDMOSFETを備える構成に適用されてもよいし、LDMOSFET(Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor)を備える構成に適用されてもよい。
2 シリコン基板(ドレイン領域)
3 エピタキシャル層(半導体層)
4 低濃度ドレイン領域(ドレイン領域)
5 ボディ領域
8 ゲート電極
9 ソース領域
10 プラグ埋設用トレンチ(トレンチ)
11 ボディコンタクト領域
12 絶縁膜
13 コンタクトホール
14 ソース配線(配線)
15 コンタクトプラグ
Claims (3)
- 半導体層と、
前記半導体層に形成された第1導電型のボディ領域と、
前記半導体層の表層部に形成され、前記ボディ領域に接する第2導電型のソース領域と、
前記半導体層にその表面から掘り下がって形成され、前記ソース領域を層厚方向に貫通し、その最深部が前記ソース領域の最深部よりも前記半導体層の基層側に位置するトレンチと、
前記半導体層に形成され、前記ボディ領域と前記トレンチの前記最深部との間に介在された第1導電型のボディコンタクト領域と、
前記半導体層上に積層され、前記半導体層の表面を被覆する絶縁膜と、
前記絶縁膜を前記トレンチと対向する位置において層厚方向に貫通して形成され、その側面が前記トレンチの側面に連続するコンタクトホールと、
前記絶縁膜上に形成された配線と、
前記トレンチおよび前記コンタクトホールを埋め尽くし、前記配線に接続されたコンタクトプラグとを含む、半導体装置。 - 前記トレンチの側面は、前記半導体層の表面と直交する方向に対して傾斜している、請求項1に記載の半導体装置。
- 半導体層と、
前記半導体層に形成された第1導電型のボディ領域と、
前記半導体層の表層部に形成され、前記ボディ領域に接する第2導電型のソース領域と、
前記ボディ領域に対して前記ソース領域と反対側に形成され、前記ボディ領域に接する第2導電型のドレイン領域と、
前記ボディ領域および前記ソース領域を層厚方向に貫通して設けられるゲート電極と、
前記半導体層にその表面から掘り下がって形成され、前記ソース領域を層厚方向に貫通し、その最深部が前記ソース領域の最深部よりも前記半導体層の基層側に位置するトレンチと、
前記半導体層に形成され、前記ボディ領域と前記トレンチの前記最深部との間に介在された第1導電型のボディコンタクト領域と、
前記トレンチに埋設されたコンタクトプラグとを含み、
前記トレンチの側面は、前記半導体層の表面と直交する方向に対して傾斜している、半導体装置。
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