JP2014030050A - 半導体装置 - Google Patents
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Abstract
【解決手段】 エピタキシャル層3の基層部にN型のドレイン領域4を形成する。また、エピタキシャル層3に、その表面31から堀下がり、最深部がドレイン領域4に達するゲートトレンチ6を形成する。ゲートトレンチ6の側方には、P型のボディ領域5を形成し、エピタキシャル層3の表層部には、ボディ領域5に接するN+型のソース領域9を形成する。また、ゲートトレンチ6には、ゲート絶縁膜7を介してゲート電極8を埋設する。そして、ドレイン領域4にゲートトレンチ6の底面62からエピタキシャル層3の層厚方向に離間したP型領域11を形成する。
【選択図】図1
Description
図9は、従来のトレンチゲート型VDMOSFETの模式的な断面図である。
半導体装置101は、N+型の基板102を備えている。基板102上には、エピタキシャル層103が積層されている。エピタキシャル層103は、基層部がN型のドレイン領域104をなしている。エピタキシャル層103には、P型のボディ領域105が表面側からドレイン領域104に接して形成されている。
本発明の目的は、ゲートトレンチの角部やその周辺に電流が集中することを抑止でき、しかも簡易に形成することのできる半導体装置およびその製造方法を提供することにある。
第1導電型領域により、トレンチ底面へ向かう電流の流れが阻止される。これにより、ドレイン領域をトレンチの側面に向けて流れる電流は、トレンチの角部(トレンチの側面と底面とにより形成される稜線付近の部分)を回避して流れる。そのため、トレンチの角部やその周辺への電流の集中を抑制できる。その結果、ゲート絶縁膜の絶縁破壊を抑制することができる。
また、請求項2に記載の発明は、前記第1導電型領域は、前記トレンチの底面と側面とにより形成される角部に対向する第1領域と、前記トレンチの底面の中央部に対向する第2領域とを有し、前記第1領域は、前記第2領域よりも第1導電型の不純物濃度が高い、請求項1に記載の半導体装置である。
また、請求項4に記載の発明のように、前記半導体装置は、前記半導体層を支持する第2導電型の基板をさらに備え、前記第1導電型領域が前記基板に接していてもよい。
図1は、本発明の第1の実施形態に係る半導体装置の模式的な断面図である。
半導体装置1は、トレンチゲート型VDMOSFETの単位セルがマトリクス状に配置された構造を有している。なお、図1では、複数の単位セルのうちの一部が示されている。
そして、ゲート絶縁膜7の内側をN型不純物が高濃度にドーピングされたポリシリコンで埋めることにより、ゲートトレンチ6内にゲート電極8が埋設されている。
エピタキシャル層3には、ドレイン領域4にゲートトレンチ6の底面62からエピタキシャル層3の層厚方向に離間して、P型不純物を含むP型領域11が形成されている。P型領域11は、エピタキシャル層3の一部として基板2の表面21に接している。P型領域11は、ドレイン領域4の表面21からゲートトレンチ6の底面62に向かってその中央部が膨出するように形成されている。すなわち、P型領域11は、ゲート幅と直交する方向(図1における左右方向)において、その中央部から両端部にかけてエピタキシャル層3の層厚方向における厚さが連続的に薄くなる断面視半楕円形状に形成されている。
すなわち、ゲートトレンチ6およびソース領域9は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域9上に、そのソース領域9に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域10は、ゲート幅と直交する方向に隣接する2つのユニットセル間に跨って少なくとも1つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極8が一定のゲート幅を有するように設定されている。
ゲート電極8には、層間絶縁膜13に形成されたコンタクトホール(図示せず)を介して、ゲート配線16が電気的に接続されている。
そして、半導体装置1を動作させるには、図1に示すように、ソース配線14を接地し、ドレイン電極17に適当な大きさの正電圧を印加する。これにより、N型のドレイン領域4とP型のボディ領域5との接合(pn接合)が逆方向バイアス状態となり、すなわち、ソース−ドレイン間が逆バイアス状態となる。この状態から、ゲート電極8の電位を制御することにより、ボディ領域5におけるゲート絶縁膜7との界面近傍に電子を誘起させてチャネルを形成することができる。
ドレイン電極17からの電流は、基板2およびドレイン領域4をゲートトレンチ6の底面62へ向かって流れる。
半導体装置1では、ゲートトレンチ6の底面62からエピタキシャル層3の層厚方向に離間して、ゲートトレンチ6よりも幅広のP型領域11が形成されている。ソース−ドレイン間の導通状態では、N型のドレイン領域4とP型領域11との接合(pn接合)が逆バイアス状態になっている。
まず、図2Aに示すように、基板2上に、基板2の表面21を選択的に露出させる開口18を有するSiO2からなるマスク12が形成される。次いで、図2Bに示すように、開口18から露出する表面21に対して、P型不純物(たとえば、ホウ素イオン)が垂直方向に入射される。これにより、P型不純物が、開口18を介して基板2の表層部に注入される。P型不純物を注入するときの注入エネルギーは、たとえば、10k〜100keVであり、ドーズ量は、たとえば、1E11〜1E14cm−2である。
続いて、基板2が、たとえば、900〜1150℃でアニール処理される。これにより、基板2に注入されたP型不純物がエピタキシャル層3へ拡散し、図2Dに示すように、基板2に接するP型領域11がエピタキシャル層3内に形成される。
次いで、熱酸化処理により、図2Fに示すように、ゲートトレンチ6の内面(底面62および側面61)およびエピタキシャル層3の表面31に酸化膜23が形成される。
続いて、CVD(Chemical Vapor Deposition:化学気相成長)法により、エピタキシャル層3上に、ゲート電極の材料としてのポリシリコンの堆積層(図示せず)が形成される。ゲートトレンチ6は、この堆積層により埋め尽くされ、エピタキシャル層3は、酸化膜23を介して堆積層により覆われる。
次いで、イオン注入法により、P型不純物(たとえば、ホウ素イオン)が、酸化膜23の表面を介してエピタキシャル層3の内部に注入される。そして、P型不純物を拡散させるための熱処理(ドライブイン拡散処理)が、たとえば、900〜1100℃で行なわれる。これにより、図2Hに示すように、ゲートトレンチ6の側方に、ゲートトレンチ6の上端から底部に至るボディ領域5が形成される。また、ゲートトレンチ6の底部から基板2に至るエピタキシャル層3の基層部には、ボディ領域5と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域4が形成される。
その後、CVD法により、エピタキシャル層3上に層間絶縁膜13が積層される。そして、フォトリソグラフィおよびエッチングにより、図2Jに示すように、層間絶縁膜13にコンタクトホール15が形成される。
上記のように、P型領域11を形成するには、まず、基板2上にマスク12が形成される(図2A参照。)。次いで、P型不純物が、所定の注入条件(注入エネルギーおよびドーズ量)で基板2の表層部に注入される(図2B参照。)。次いで、基板2上にエピタキシャル層3が形成される(図2C参照。)。そして、基板2が所定温度でアニール処理されることにより、エピタキシャル層3内にP型領域11が形成される(図2D参照。)。
図3は、本発明の第2の実施形態に係る半導体装置の模式的な断面図である。図3において、図1に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
第1領域24は、P型領域11のゲート幅と直交する方向(図3における左右方向)における両端部に形成されている。第1領域24は、エピタキシャル層3の層厚方向においてゲートトレンチ6の角部63に対向している。また、第1領域24は、たとえば、2E16〜2E18cm−3のP型不純物濃度を有している。
つまり、半導体装置41では、ソース−ドレイン間の導通状態において、N型のドレイン領域4とP型領域11との接合(pn接合)が逆バイアス状態になっている。したがって、ドレイン電極17から底面62へ向かう電流は、図3の矢印ID3で示されるように、底面62に対向するP型領域11を避けるように流れ、ボディ領域5に形成されたチャネルへ流れる。そのため、ゲートトレンチ6の角部63やその周辺への電流の集中を抑制することができる。その結果、ゲート絶縁膜7の絶縁破壊を抑制することができる。
図4A〜図4Lは、図3に示す半導体装置41の製造方法を工程順に示す模式的な断面図である。
続いて、基板2が、たとえば、900〜1150℃でアニール処理される。これにより、図4Eに示すように、基板2に注入されたP型不純物が、基板2の表層部におけるイオンの濃度分布を維持したままエピタキシャル層3へ拡散し、基板2に接するP型領域11がエピタキシャル層3内に形成される。イオンの濃度分布を維持したままP型不純物が拡散するので、P型領域11には、ゲート幅と直交する方向における両端部の第1領域24と、第1領域24により挟まれる第2領域25とが形成される。
続いて、CVD(Chemical Vapor Deposition:化学気相成長)法により、エピタキシャル層3上に、ゲート電極の材料としてのポリシリコンの堆積層(図示せず)が形成される。ゲートトレンチ6は、この堆積層により埋め尽くされ、エピタキシャル層3は、酸化膜23を介して堆積層により覆われる。
次いで、イオン注入法により、P型不純物(たとえば、ホウ素イオン)が、酸化膜23の表面を介してエピタキシャル層3の内部に注入される。そして、P型不純物を拡散させるための熱処理(ドライブイン拡散処理)が、たとえば、900〜1000℃で行なわれる。これにより、図4Iに示すように、ゲートトレンチ6の側方に、ゲートトレンチ6の上端から底部に至るボディ領域5が形成される。また、ゲートトレンチ6の底部から基板2に至るエピタキシャル層3の基層部には、ボディ領域5と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域4が形成される。
その後、CVD法により、エピタキシャル層3上に層間絶縁膜13が積層される。そして、フォトリソグラフィおよびエッチングにより、図4Kに示すように、層間絶縁膜13にコンタクトホール15が形成される。
上記のように、第1領域24および第2領域25を有するP型領域11を形成するには、まず、基板2上にマスク12が形成される(図4A参照。)。次いで、P型不純物が、所定の注入条件(注入エネルギーおよびドーズ量)で基板2の表層部に垂直注入される(図4B参照。)。次いで、P型不純物が、所定の注入条件(注入エネルギーおよびドーズ量)、かつ、所定の傾斜角度で、基板2の表層部に傾斜注入される(図4C参照。)。次いで、基板2上にエピタキシャル層3が形成される(図4D参照。)。そして、基板2が所定温度でアニール処理されることにより、エピタキシャル層3内に、第1領域24と第2領域25とを有するP型領域11が形成される(図4E参照。)。
図5は、本発明の第3の実施形態に係る半導体装置の模式的な断面図である。図5において、図1に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
つまり、半導体装置51では、ソース−ドレイン間の導通状態において、N型のドレイン領域4とP型領域11との接合(pn接合)が逆バイアス状態になっている。したがって、ドレイン電極17から底面62へ向かう電流は、図5の矢印ID5で示されるように、底面62に対向するP型領域11を避けるように流れ、ボディ領域5に形成されたチャネルへ流れる。そのため、ゲートトレンチ6の角部63やその周辺への電流の集中を抑制することができる。その結果、ゲート絶縁膜7の絶縁破壊を抑制することができる。
まず、図6Aに示すように、エピタキシャル成長法により、基板2の表面21に、エピタキシャル層3が形成される。
次いで、熱酸化処理により、エピタキシャル層3の表面31に、SiO2(酸化シリコン)からなる犠牲酸化膜28が形成される。その後、犠牲酸化膜28上にフォトレジスト29が形成される。次いで、フォトリソグラフィによるパターニングによって、エピタキシャル層3の層厚方向において、犠牲酸化膜28のゲートトレンチ6を形成すべき領域と対向する部分が除去される。これにより、図6Bに示すように、犠牲酸化膜28に開口30が形成される。
ゲートトレンチ6の形成後、犠牲酸化膜28を表面31の保護膜として残存させたまま、図6Cに示すように、ゲートトレンチ6内へ、P型不純物(たとえば、ホウ素イオン)がゲートトレンチ6の深さ方向に入射される。これにより、P型不純物が、開口30を介してゲートトレンチ6の底面62を形成する底壁に注入される。P型不純物を注入するときの注入エネルギーは、たとえば、20k〜100keVであり、ドーズ量は、たとえば、1E11〜1E13cm−2である。
続いて、CVD(Chemical Vapor Deposition:化学気相成長)法により、エピタキシャル層3上に、ゲート電極の材料としてのポリシリコンの堆積層(図示せず)が形成される。ゲートトレンチ6は、この堆積層により埋め尽くされ、エピタキシャル層3は、酸化膜23を介して堆積層により覆われる。
次いで、イオン注入法により、P型不純物(たとえば、ホウ素イオン)が、酸化膜23の表面を介してエピタキシャル層3の内部に注入される。そして、P型不純物を拡散させるための熱処理(ドライブイン拡散処理)が、たとえば、900〜1100℃で行なわれる。これにより、図6Gに示すように、ゲートトレンチ6の側方に、ゲートトレンチ6の上端から底部に至るボディ領域5が形成される。また、ゲートトレンチ6の底部から基板2に至るエピタキシャル層3の基層部には、ボディ領域5と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域4が形成される。
その後、CVD法により、エピタキシャル層3上に層間絶縁膜13が積層される。そして、フォトリソグラフィおよびエッチングにより、図6Iに示すように、層間絶縁膜13にコンタクトホール15が形成される。
上記のように、P型領域11を形成するには、P型不純物が、所定の注入条件(注入エネルギーおよびドーズ量)で、ゲートトレンチ6の底壁に注入される(図6C参照。)。そして、基板2が所定温度でアニール処理されることにより、エピタキシャル層3内にP型領域11が形成される(図6D参照。)。
また、イオンを注入するときにエピタキシャル層3の表面31を保護するための保護膜として、ゲートトレンチ6の形成に利用した犠牲酸化膜28が利用される。そして、ゲートトレンチ6の形成に連続してP型領域11が形成される。エピタキシャル層3の表面31を保護するための保護膜を別途形成する必要がないので、工程数を減らすことができ、製造コストを低減することができる。
図7の半導体装置71では、P型領域11は、ゲートトレンチ6の底面62および基板2の表面21それぞれからエピタキシャル層3の層厚方向に離間して形成されている。P型領域11は、ゲート幅と直交する方向(図7における左右方向)において、その中央部から両端部にかけてエピタキシャル層3の層厚方向における厚さが連続的に薄くなる断面視楕円形状に形成されている。また、P型領域11は、互いにP型不純物の異なる第1領域24と、第2領域25とを有している。
第2領域25は、P型領域11のゲート幅と直交する方向(図7における左右方向)における中央部に形成され、第1領域24により挟まれている。第2領域25は、エピタキシャル層3の層厚方向において、ゲートトレンチ6の角部63により挟まれる中央部64に対向している。また、第2領域25は、第1領域24よりも低いP型不純物濃度、たとえば、1E16〜1E18cm−3を有している。つまり、この半導体装置41では、第1領域24のP型不純物濃度は、第2領域25のP型不純物濃度よりも高い。
つまり、半導体装置71では、ソース−ドレイン間の導通状態において、N型のドレイン領域4とP型領域11との接合(pn接合)が逆バイアス状態になっている。したがって、ドレイン電極17から底面62へ向かう電流は、図7の矢印ID7で示されるように、底面62に対向するP型領域11を避けるように流れ、ボディ領域5に形成されたチャネルへ流れる。そのため、ゲートトレンチ6の角部63やその周辺への電流の集中を抑制することができる。その結果、ゲート絶縁膜7の絶縁破壊を抑制することができる。
図8A〜図8Kは、図7に示す半導体装置71の製造方法を工程順に示す模式的な断面図である。
次いで、熱酸化処理により、エピタキシャル層3の表面31に、SiO2(酸化シリコン)からなる犠牲酸化膜28が形成される。その後、犠牲酸化膜28上にフォトレジスト29が形成される。次いで、フォトリソグラフィによるパターニングによって、エピタキシャル層3の層厚方向において、犠牲酸化膜28のゲートトレンチ6を形成すべき領域と対向する部分が除去される。これにより、図8Bに示すように、犠牲酸化膜28に開口30が形成される。
ゲートトレンチ6の形成後、犠牲酸化膜28を表面31の保護膜として残存させたまま、図8Cに示すように、ゲートトレンチ6内へ、P型不純物(たとえば、ホウ素イオン)がゲートトレンチ6の深さ方向に入射される。これにより、P型不純物が、開口30を介してゲートトレンチ6の底面62を形成する底壁に注入される。P型不純物を注入するときの注入エネルギーは、たとえば、20k〜100keVであり、ドーズ量は、たとえば、1E11〜1E13cm−2である。
続いて、CVD(Chemical Vapor Deposition:化学気相成長)法により、エピタキシャル層3上に、ゲート電極の材料としてのポリシリコンの堆積層(図示せず)が形成される。ゲートトレンチ6は、この堆積層により埋め尽くされ、エピタキシャル層3は、酸化膜23を介して堆積層により覆われる。
次いで、イオン注入法により、P型不純物(たとえば、ホウ素イオン)が、酸化膜23の表面を介してエピタキシャル層3の内部に注入される。そして、P型不純物を拡散させるための熱処理(ドライブイン拡散処理)が、たとえば、900〜1100℃で行なわれる。これにより、図8Hに示すように、ゲートトレンチ6の側方に、ゲートトレンチ6の上端から底部に至るボディ領域5が形成される。また、ゲートトレンチ6の底部から基板2に至るエピタキシャル層3の基層部には、ボディ領域5と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域4が形成される。
その後、CVD法により、エピタキシャル層3上に層間絶縁膜13が積層される。そして、フォトリソグラフィおよびエッチングにより、図8Jに示すように、層間絶縁膜13にコンタクトホール15が形成される。
上記のように、第1領域24および第2領域25を有するP型領域11を形成するには、P型不純物が、所定の注入条件(注入エネルギーおよびドーズ量)で、ゲートトレンチ6の底壁に注入される(図8C参照。)。次いで、P型不純物が、所定の注入条件(注入エネルギーおよびドーズ量)で、エピタキシャル層3におけるゲートトレンチ6の角部63に注入される(図8D参照。)。そして、基板2が所定温度でアニール処理されることにより、エピタキシャル層3内に、第1領域24および第2領域25を有するP型領域11が形成される(図8E参照。)。
たとえば、半導体装置1、41、51および71の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置1、41、51および71において、P型の部分がN型であり、N型の部分がP型であってもよい。
2 基板
3 エピタキシャル層(半導体層)
4 ドレイン領域
5 ボディ領域
6 ゲートトレンチ
7 ゲート絶縁膜
8 ゲート電極
9 ソース領域
11 P型領域(第1導電型領域)
12 マスク
21 表面(基板の表面)
24 第1領域
25 第2領域
26 側面(マスクの側面)
27 角部(基板表層部の角部)
31 表面(半導体層の表面)
41 半導体装置
51 半導体装置
61 側面(ゲートトレンチの側面)
62 底面(ゲートトレンチの底面)
63 角部(ゲートトレンチの角部)
71 半導体装置
Claims (4)
- 半導体層と、
前記半導体層の基層部に形成された第2導電型のドレイン領域と、
前記半導体層にその表面から掘り下がって形成され、導電性の部材が埋設され、かつ、最深部が前記ドレイン領域に対向するトレンチと、
前記半導体層において、前記トレンチの側方に形成された第1導電型のボディ領域と、
前記半導体層の表層部に形成され、前記ボディ領域に接する第2導電型のソース領域と、
ゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ドレイン領域に前記トレンチの底面から前記半導体層の層厚方向に離間して形成され、前記ドレイン領域を流れる電流が前記トレンチの底面へ向かって流れるのを妨げるための第1導電型領域とを備え、
前記第1導電型領域の素子平面視における面積は、前記トレンチが素子平面視に占める面積よりも大である、半導体装置。 - 前記第1導電型領域は、前記トレンチの底面と側面とにより形成される角部に対向する第1領域と、前記トレンチの底面の中央部に対向する第2領域とを有し、
前記第1領域は、前記第2領域よりも第1導電型の不純物濃度が高い、請求項1に記載の半導体装置。 - 前記第1導電型領域は、前記ドレイン領域の表面から前記トレンチに向かってその中心が膨出するように形成されている、請求項1または2に記載の半導体装置。
- 前記半導体層を支持する第2導電型の基板をさらに備え、
前記第1導電型領域が前記基板に接している、請求項1〜3のいずれか一項に記載の半導体装置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017005140A (ja) * | 2015-06-11 | 2017-01-05 | トヨタ自動車株式会社 | 絶縁ゲート型スイッチング装置とその製造方法 |
CN108780809A (zh) * | 2016-09-14 | 2018-11-09 | 富士电机株式会社 | Rc-igbt及其制造方法 |
CN108780814A (zh) * | 2016-09-14 | 2018-11-09 | 富士电机株式会社 | 半导体装置及其制造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10005772A1 (de) * | 2000-02-10 | 2001-08-23 | Infineon Technologies Ag | Trench-MOSFET |
JP2006310621A (ja) * | 2005-04-28 | 2006-11-09 | Nec Electronics Corp | 半導体装置 |
-
2013
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10005772A1 (de) * | 2000-02-10 | 2001-08-23 | Infineon Technologies Ag | Trench-MOSFET |
JP2006310621A (ja) * | 2005-04-28 | 2006-11-09 | Nec Electronics Corp | 半導体装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017005140A (ja) * | 2015-06-11 | 2017-01-05 | トヨタ自動車株式会社 | 絶縁ゲート型スイッチング装置とその製造方法 |
CN108780809A (zh) * | 2016-09-14 | 2018-11-09 | 富士电机株式会社 | Rc-igbt及其制造方法 |
CN108780814A (zh) * | 2016-09-14 | 2018-11-09 | 富士电机株式会社 | 半导体装置及其制造方法 |
JPWO2018052098A1 (ja) * | 2016-09-14 | 2018-12-27 | 富士電機株式会社 | 半導体装置およびその製造方法 |
US10749025B2 (en) | 2016-09-14 | 2020-08-18 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
Also Published As
Publication number | Publication date |
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