JP4094945B2 - トレンチ二重拡散金属酸化膜半導体セル - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、金属酸化膜半導体電界効果トランジスタに関し、特に、トレンチ構造を有する二重拡散金属酸化膜半導体トランジスタに関する。
【０００２】
【従来の技術】
二重拡散金属酸化膜半導体（Doubled diffused metal-oxide-semiconductor transistor：以下、ＤＭＯＳという。）トランジスタは、連続する２回の拡散プロセスを同じエッジに対して適用することによってトランジスタ領域を形成した金属酸化膜半導体電界効果トランジスタ（Metal On Semiconductor Field Effect Transistor：以下、ＭＯＳトランジスタという。）の一種である。ＤＭＯＳトランジスタは、通常、パワー集積回路の用途（power integrated circuit applications）における高電圧及び高電流素子を実現するパワートランジスタとして採用されている。ＤＭＯＳトランジスタは、低い順方向電圧降下が要求されるときに、単位面積当たりの電流値がより大きい。
【０００３】
一般的なディスクリートＤＭＯＳ回路は、並列に製造された２つ以上の個別のＤＭＯＳトランジスタセルを備える。各ＤＭＯＳトランジスタセルは、同じドレイン接続（基板）を共有し、各ＤＭＯＳトランジスタセルの全てのソースは、互いに金属により接続され、各ＤＭＯＳトランジスタセルのゲートは、互いにポリシリコンにより接続されている。これにより、ディスクリートＤＭＯＳ回路は、たとえ複数の小さなトランジスタのマトリクスから構成されていても、まるで単一の大きなトランジスタであるかのように動作する。ディスクリートＤＭＯＳ回路においては、トランジスタマトリクスがゲート電流によりオンになったとき、トランジスタの単位面積当たりの導電率を最大にすることが望ましい。
【０００４】
１つの特別な種類のＤＭＯＳトランジスタとしては、所謂トレンチＤＭＯＳトランジスタがあり、トレンチＤＭＯＳトランジスタでは、チャネルが垂直に形成され、ゲートは、ソースとドレイン間に延びるトレンチ内に形成される。トレンチは、内壁が薄い酸化層で覆われ、ポリシリコンで埋められており、これにより電流が抑制されず、固有のオン抵抗値をより小さくすることができる。ＤＭＯＳトランジスタの具体例は、米国特許第５，０７２，２６６号明細書、第５，５４１，４２５号明細書、第５，８６６，９３１号明細書にも開示されている。
【０００５】
【発明が解決しようとする課題】
従来のＤＭＯＳ回路におけるセル密度は、約１００Ｍ／ｉｎ２に制限されていた。このセル密度では、隣接するトレンチ間の距離は、約２．０μｍ（ミクロン）となる。このような制限は、ＤＭＯＳトランジスタのソース領域がｎ型キャリアを適切に拡散させるのに十分な水平方向の寸法を有さなくてはならないために生じる。
【０００６】
ここで、ソース領域の水平方向の寸法を縮小することにより、トランジスタセルのセル密度を高めたトレンチＤＭＯＳ回路の実現が望まれている。
【０００７】
【課題を解決するための手段】
本発明に係るトレンチ二重拡散金属酸化膜半導体トランジスタセルは、第１の伝導型の基板と、基板上に形成された第２の伝導型のボディ領域とを備える。ボディ領域及び基板には、少なくとも１つのトレンチが形成されている。トレンチの内壁には、絶縁層が形成されており、絶縁層上には、導電性電極が形成されている。トレンチに隣接するボディ領域の一部には、第１の伝導型のソース領域が形成されている。ソース領域は、不純物として燐がドープされた第１の層と、第１の層上に形成され、不純物としてヒ素が、第１の層にドープされている燐の濃度よりも高くドープされた第２の層とを有する。
【０００８】
本発明の一実施の形態においては、ソース領域の第１の層の少なくとも一部は、導電性電極の表面レベルよりも下の深さに延びている。他の実施の形態においては、ソース領域の第１の層の実質的に全体は、導電性電極の表面レベルよりも下の深さに延びている。更なる他の実施の形態においては、ソース領域の第１の層の少なくとも一部は、導電性電極の表面レベルよりも下の深さに延びており、ソース領域の第２の層の実質的に全体は、導電性電極の表面レベルよりも下の深さに延びていない。
【０００９】
本発明の一実施の形態においては、ボディ領域は、下位にあるボディ領域の一部よりも不純物濃度が高いコンタクト領域を有する。コンタクト領域は、下位にあるボディ領域の一部との電気的接触を実現する。
【００１０】
本発明の特定の実施の形態においては、第１の層は、燐の濃度が５×１０１７〜１×１０１８ｃｍ−３であり、第２の層は、ヒ素の濃度が４×１０１９〜８×１０１９ｃｍ−３である。
【００１１】
【発明の実施の形態】
図１は、従来の１つのトレンチＤＭＯＳトランジスタセル（以下、単にトランジスタセルという。）５０の平面図である。図２の断面図に示すように、トランジスタセル５０は、互いに隣接して設けられた２つの個々の二重拡散金属酸化膜半導体トランジスタ（Doubled diffused metal-oxide-semiconductor transistor：以下、ＤＭＯＳトランジスタ又は単にトランジスタという。）２０、２２からなる。本発明のこの特定の実施の形態では、トランジスタセル５０は、水平断面において矩形形状を有している。トランジスタ２０、２２は、ｎ ＋ 基板１００上に形成されており、このｎ ＋ 基板１００上には、ｎ型不純物が低濃度にドープされたｎエピタキシャル層１０４が成長されている。更に、ｎエピタキシャル層１０４内に形成された各トランジスタ２０、２２には、逆の伝導性を有するボディ領域１１６が設けられている。ボディ領域１１６は、ｐ型不純物が高濃度にドープされたコンタクト領域１１６ａを備え、このコンタクト領域１１６ａは、下層に存在するボディ領域１１６を上層の金属層に電気的に接続する。ボディ領域１１６の殆どの部分（コンタクト領域１１６ａを除く）の上に形成されたｎエピタキシャル層１４０は、ソースとして機能する。更に、各トランジスタ２０、２２は、ｎエピタキシャル層１０４に形成された矩形のトレンチ１２４を備え、トレンチ１２４は、この構造の上面において開口しており、トランジスタセルの外周を画定している。トレンチ１２４の内壁には、ゲート酸化層１３０が形成されている。トレンチ１２４には、ポリシリコン、すなわち多結晶シリコンが埋め込まれている。ｎ ＋ 基板１００、すなわち半導体基板１００の背面には、ドレイン電極が接続されており、２つのソース領域１４０とボディ領域１１６には、ソース電極が接続されており、トレンチ１２４に埋め込まれたポリシリコンには、ゲート電極が接続されている。
【００１２】
図１及び図２に示す金属酸化膜半導体電界効果トランジスタ（Metal Oxide Semiconductor Field- Effect Transistor：以下、ＭＯＳトランジスタという。）においては、ゲートは、垂直方向に延びるトレンチ内に形成されている。このような構造は、多くの場合、トレンチ縦型ＤＭＯＳＦＥＴ（trench vertical DMOSFET）と呼ばれる。このように、このトランジスタが「縦型」と呼ばれる理由は、ドレインコンタクトが基板の背面又は下面に形成され、ソースからドレインへのチャネル電流が略垂直に流れるからである。これにより、屈折又は屈曲した電流経路又は寄生電界の発生に起因する抵抗の上昇が最小限に抑制される。更に、このトランジスタの名称に「二重拡散（接頭辞「Ｄ」により表されている）」が含まれている理由は、ソース領域とは逆の伝導型を有する、先に拡散形成されたボディ領域の一部の表面のエピタキシャル材料にソース領域が拡散形成されているためである。この構造は、トレンチの内壁をゲートによる電流制御に使用し、これにより実質的に垂直に電流を流す。上述のように、このＭＯＳトランジスタは、特に、所定の水平方向のシリコン領域（transverse silicon area）を流れる電流を最大にするパワースイッチングトランジスタとして適している。
【００１３】
ここで、トランジスタセル５０は、トランジスタの基本的動作に対しては、必ずしも矩形形状を有している必要はなく、いかなる多角形形状を有していてもよい。なお、レイアウトの観点からは、正方形形状及び正多角形形状が最も好ましい。若しくは、トランジスタセル５０は、図１、２に示すような閉じたセル形状に代えて、開いたセル形状又は縞模様の形状を有していてもよい。トランジスタセルの様々な形状については、上述した参考文献に開示されている。
【００１４】
上述のように、従来のＤＭＯＳ回路のセル密度は、約１００Ｍ／ｉｎ２に制限されている。このような制限は、以下の理由から生じる。製造プロセスにおいて、トレンチに埋め込まれたポリシリコン層１２４は、その厚さを最適化するとともに、ボディ領域１１６の表面上にゲート酸化層１３０の一部が露出するようにエッチングされる。しかしながら、ポリシリコンの成膜プロセス及びエッチングプロセスの両方とも、正確に制御することが困難であるため、表面全体に亘って均一な厚さを有するポリシリコン層１２４を実現することは困難である。この結果、図２に示すように、トレンチに埋め込まれたポリシリコン層１２４の表面の高さは、通常、隣接するソース領域１４０の表面の高さよりも低くなる。また、垂直方向において、ソース領域１４０がトレンチに埋め込まれたポリシリコン層１２４に重なり、ソースからドレインへの連続した導電経路を確実に形成することも重要である。すなわち、ソース領域１４０は、ポリシリコン層１２４の表面よりも下の深さに延びている必要がある。このような重なりを確実するためには、ソース領域１４０は、ポリシリコン層１２４の表面がソース領域１４０の表面と同じ高さになってしまうような深さよりも深く形成する必要がある。このように、ソース領域１４０の深さを増すと、これに対応して、水平方向の寸法も大きくする必要がある。これは、ｎ型不純物が全方向に拡散し、したがって、不純物をより深く拡散させると、結果的に不純物が水平方向にも広く拡散してしまうためである。このため、単一の基板上に製造できるトランジスタセルのセル密度は、ソース領域１４０の水平方向の寸法によって制限される。
【００１５】
そこで、本発明では、それぞれ不純物濃度が異なる２つの部分から構成されるソース領域を形成することにより、ソース領域の水平方向の寸法を縮小する。図３に本発明の一実施の形態として示すトレンチＤＭＯＳトランジスタは、ｎ型不純物が高濃度にドープされた基板２００上に成長され、ｎ型不純物が低濃度にドープされたエピタキシャル層２０４を備える。トレンチＤＭＯＳトランジスタは、コンタクト領域２１６ａを有するｐ型不純物がドープされたボディ領域２１６と、ｎ型不純物がドープされたソース領域２４０と、内壁にゲート酸化層２３０が形成され、ポリシリコンが埋め込まれたトレンチ２２４とを備える。ドレイン電極、ソース電極、ゲート電極は、従来と同様の手法によって形成されている。
【００１６】
図３に示すように、ソース領域２４０は、ｎ型不純物が低濃度にドープされた低濃度層２４１と、その上のｎ型不純物が高濃度にドープされた高濃度層２４３とを備える。例えば、本発明の一実施の形態においては、低濃度層２４１は、１×１０１８ｃｍ−３の不純物濃度を有しており、高濃度層２４３は、５×１０１９ｃｍ−３の不純物濃度を有している。低濃度層２４１は、トレンチ２２４に埋め込まれたポリシリコンと垂直方向において重なり、これにより、チャネルは連続した導電経路を形成し、一方、高濃度層２４３は、拡散が起こる一次層（primary layer）として機能する。これにより、ソース領域２４０の拡散が起こる有効厚さは、図２に示す従来のトレンチＤＭＯＳトランジスタにおけるソース領域１４０の厚さよりも薄くなり、ソース領域２４０の水平方向の寸法を小さくすることができる。例えば、本発明により、隣接するトレンチ間の間隔を、セル密度が約２００Ｍセル／ｉｎ ２ に相当する１．３μｍに縮めることができることが、実際に確認された。
【００１７】
最初は、本発明に基づくトレンチＤＭＯＳトランジスタのオン抵抗は、従来のトレンチＤＭＯＳトランジスタのオン抵抗よりも大きいと判断されるかもしれないが、トレンチＤＭＯＳトランジスタがオンになるときには、低濃度層２４１全体が電荷蓄積モードで動作するためであり、オン抵抗は従来のトレンチＤＭＯＳトランジスタよりも大きくなることはないということが分かった。
【００１８】
図３に示すトレンチＤＭＯＳトランジスタは、従来のいかなる手法を用いても製造することができる。以下では、一連の製造工程の一実施の形態を説明するが、これは例示的なものであり、本発明に基づくトレンチＤＭＯＳトランジスタの製造は、以下に説明する工程に限定されるものではない。
【００１９】
図４（ａ）〜図４（ｆ）は、図３に示すトレンチＤＭＯＳトランジスタを製造するための一連の工程を説明する図である。まず、図４（ａ）に示すように、従来と同様のｎ＋基板４００にｎエピタキシャル層４０４を成長させる。ｎエピタキシャル層４０４は、３０Ｖデバイスの場合、通常、５．５μｍの厚さに形成する。次に、イオン注入及び拡散プロセスによって、ｐボディ領域４１６を形成する。ｐ型不純物の注入は、基板全体に亘って均一に行われるので、マスクは不要である。ｐボディ領域４１６は、４０〜６０ｋｅＶでホウ素が注入され、ドーズ量が約５．５×１０１３ｃｍ−３となる。
【００２０】
次に、図４（ｂ）に示すように、ｐボディ領域４１６の表面を酸化層で覆い、マスク層を形成し、このマスク層を従来と同様の手法で露光及びパターン化し、マスク部分４２０を残す。マスク部分４２０は、トレンチ４２４の位置を画定するために使用される。次に、マスク開口部を介して反応性イオンエッチングによって、トレンチ４２４をドライエッチングする。トレンチ４２４の深さは、例えば１．５〜２．５μｍに形成する。
【００２１】
次に、図４（ｃ）に示すように、エッチングされたトレンチ４２４の側壁を平坦化する。まず、反応性イオンエッチングプロセスにおけるダメージを除去するために、例えばドライ化学エッチング(dry chemical etch)を用い、トレンチの側壁から酸化物の薄膜（通常、５００〜１０００Å）を取り除く。次に、トレンチ４２４及びマスク部分４２０上に犠牲酸化シリコン層４５０を形成する。次に、緩衝酸化膜エッチング(buffered oxide etch)又はＨＦエッチングにより犠牲酸化シリコン層４５０及びマスク部分４２０を除去し、トレンチ４２４の側壁を可能な限り平坦にする。
【００２２】
次に、図４（ｄ）に示すように、構造体全体にゲート酸化層４３０を堆積させ、このゲート酸化層４３０により、トレンチ４２４の内壁及びｐボディ領域４１６の表面を覆う。ゲート酸化層４３０の厚さは、例えば５００〜８００Åである。次に、トレンチ４２４内にポリシリコン４５２、すなわち多結晶シリコンを埋め込む。ここで、ポリシリコン層を堆積する前に、ポリシリコンには、その抵抗率を通常２０Ω／ｍ以下の範囲に低減するために、通常、塩化燐をドープし、又はヒ素又は燐を注入する。幾つかの実施の形態においては、ポリシリコンを２回の工程に分けて堆積させることができる。すなわち、第１の工程において、不純物がドープされていないポリシリコン層をトレンチ４２４の内壁に堆積させる。次に、この不純物がドープされていないポリシリコン層上に、不純物がドープされたポリシリコン層を堆積させる。ここで、多くの場合、不純物がドープされたポリシリコン層の厚さは、不純物がドープされていないポリシリコン層の厚さよりも厚くする。例えば、ポリシリコン層全体の厚さを８０００Åとし、不純物がドープされたポリシリコン層の厚さと、不純物がドープされていないポリシリコン層の厚さの比を７：１としてもよい。不純物がドープされていないポリシリコン層は、ゲート酸化層４３０を介してｐボディ領域４１６に不純物が拡散するのを防ぐ緩衝層として用いられる。
【００２３】
次に、図４（ｅ）に示すように、ポリシリコン４５２を、その厚さを最適化するとともに、ｐボディ領域４１６の表面上に拡がっているゲート酸化層４３０の部分を露出させるために、エッチングする。次に、フォトレジストマスキングプロセスにより、パターンを有するマスク層４６０を形成する。パターンを有するマスク層４６０は、ソース領域４４０を画定する。次に、２回のイオン注入プロセス及び１回の拡散プロセスにより、ソース領域４４０を形成する。このソース領域４４０は、２００ｋｅＶで燐が注入され、例えばドーズ量が約５×１０１７〜１×１０１８ｃｍ−３となる。次に、８０ｋｅＶでヒ素が注入され、ドーズ量が約４×１０１９〜８×１０１９ｃｍ−３となる。このイオン注入の後、燐が約０．４５μｍの深さまで拡散する。一方、ヒ素は、拡散係数が小さく、打込みエネルギも小さいため、約０．１５μｍの深さまでしか拡散しない。このように、ソース領域４４０は、燐が低濃度にドープされた層、すなわち図３の低濃度層２４１と、この層の上のヒ素が高濃度にドープされた層、すなわち図３の高濃度層２４３とから構成される。換言すると、図３に示すように、ソース領域２４０の低濃度２４１の少なくとも一部又は実質的に全部が、トレンチ２２４に埋め込まれ、エッチングされた後のポリシリコン（図４（ｅ）では４５２で示す）の表面レベルよりも下の深さに延び、ソース領域２４０の高濃度層２４３の実質的に全体が、ポリシリコンの表面レベルよりも下の深さに延びていないように、上述したエッチング、２回のイオン注入プロセス及び１回の拡散プロセスを行う。次に、マスク層４６０を従来と同様の手法を用いて取り除き、図４（ｆ）に示す構造が完成する。
【００２４】
トレンチＤＭＯＳトランジスタは、従来と同様に、ソース及びゲート電極に関連したＢＰＳＧ（ Boro-Phospho-Silicate-Glasses ）領域を画定するために、この構造上にＢＰＳＧ層を形成及びパターン化することにより完成する。更に、基板の底面には、ドレインコンタクト層を形成する。最後に、パッドマスクを用いて、パッドコンタクトを形成する。
【００２５】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、特許請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明に基づいて、上述の実施の形態とは各半導体基板の伝導性が逆のトレンチＤＭＯＳトランジスタを製造することもできる。
【図面の簡単な説明】
【００２６】
【図１】従来のトレンチＤＭＯＳトランジスタの個別のセルの平面図である。
【図２】図１に示すトレンチＤＭＯＳトランジスタセルのＡ−Ａ’線における断面図である。
【図３】本発明に基づくトレンチＤＭＯＳトランジスタの断面図である。
【図４ａ】図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｂ】図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｃ】図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｄ】図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｅ】図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｆ】図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【発明の属する技術分野】
本発明は、金属酸化膜半導体電界効果トランジスタに関し、特に、トレンチ構造を有する二重拡散金属酸化膜半導体トランジスタに関する。
【０００２】
【従来の技術】
二重拡散金属酸化膜半導体（Doubled diffused metal-oxide-semiconductor transistor：以下、ＤＭＯＳという。）トランジスタは、連続する２回の拡散プロセスを同じエッジに対して適用することによってトランジスタ領域を形成した金属酸化膜半導体電界効果トランジスタ（Metal On Semiconductor Field Effect Transistor：以下、ＭＯＳトランジスタという。）の一種である。ＤＭＯＳトランジスタは、通常、パワー集積回路の用途（power integrated circuit applications）における高電圧及び高電流素子を実現するパワートランジスタとして採用されている。ＤＭＯＳトランジスタは、低い順方向電圧降下が要求されるときに、単位面積当たりの電流値がより大きい。
【０００３】
一般的なディスクリートＤＭＯＳ回路は、並列に製造された２つ以上の個別のＤＭＯＳトランジスタセルを備える。各ＤＭＯＳトランジスタセルは、同じドレイン接続（基板）を共有し、各ＤＭＯＳトランジスタセルの全てのソースは、互いに金属により接続され、各ＤＭＯＳトランジスタセルのゲートは、互いにポリシリコンにより接続されている。これにより、ディスクリートＤＭＯＳ回路は、たとえ複数の小さなトランジスタのマトリクスから構成されていても、まるで単一の大きなトランジスタであるかのように動作する。ディスクリートＤＭＯＳ回路においては、トランジスタマトリクスがゲート電流によりオンになったとき、トランジスタの単位面積当たりの導電率を最大にすることが望ましい。
【０００４】
１つの特別な種類のＤＭＯＳトランジスタとしては、所謂トレンチＤＭＯＳトランジスタがあり、トレンチＤＭＯＳトランジスタでは、チャネルが垂直に形成され、ゲートは、ソースとドレイン間に延びるトレンチ内に形成される。トレンチは、内壁が薄い酸化層で覆われ、ポリシリコンで埋められており、これにより電流が抑制されず、固有のオン抵抗値をより小さくすることができる。ＤＭＯＳトランジスタの具体例は、米国特許第５，０７２，２６６号明細書、第５，５４１，４２５号明細書、第５，８６６，９３１号明細書にも開示されている。
【０００５】
【発明が解決しようとする課題】
従来のＤＭＯＳ回路におけるセル密度は、約１００Ｍ／ｉｎ２に制限されていた。このセル密度では、隣接するトレンチ間の距離は、約２．０μｍ（ミクロン）となる。このような制限は、ＤＭＯＳトランジスタのソース領域がｎ型キャリアを適切に拡散させるのに十分な水平方向の寸法を有さなくてはならないために生じる。
【０００６】
ここで、ソース領域の水平方向の寸法を縮小することにより、トランジスタセルのセル密度を高めたトレンチＤＭＯＳ回路の実現が望まれている。
【０００７】
【課題を解決するための手段】
本発明に係るトレンチ二重拡散金属酸化膜半導体トランジスタセルは、第１の伝導型の基板と、基板上に形成された第２の伝導型のボディ領域とを備える。ボディ領域及び基板には、少なくとも１つのトレンチが形成されている。トレンチの内壁には、絶縁層が形成されており、絶縁層上には、導電性電極が形成されている。トレンチに隣接するボディ領域の一部には、第１の伝導型のソース領域が形成されている。ソース領域は、不純物として燐がドープされた第１の層と、第１の層上に形成され、不純物としてヒ素が、第１の層にドープされている燐の濃度よりも高くドープされた第２の層とを有する。
【０００８】
本発明の一実施の形態においては、ソース領域の第１の層の少なくとも一部は、導電性電極の表面レベルよりも下の深さに延びている。他の実施の形態においては、ソース領域の第１の層の実質的に全体は、導電性電極の表面レベルよりも下の深さに延びている。更なる他の実施の形態においては、ソース領域の第１の層の少なくとも一部は、導電性電極の表面レベルよりも下の深さに延びており、ソース領域の第２の層の実質的に全体は、導電性電極の表面レベルよりも下の深さに延びていない。
【０００９】
本発明の一実施の形態においては、ボディ領域は、下位にあるボディ領域の一部よりも不純物濃度が高いコンタクト領域を有する。コンタクト領域は、下位にあるボディ領域の一部との電気的接触を実現する。
【００１０】
本発明の特定の実施の形態においては、第１の層は、燐の濃度が５×１０１７〜１×１０１８ｃｍ−３であり、第２の層は、ヒ素の濃度が４×１０１９〜８×１０１９ｃｍ−３である。
【００１１】
【発明の実施の形態】
図１は、従来の１つのトレンチＤＭＯＳトランジスタセル（以下、単にトランジスタセルという。）５０の平面図である。図２の断面図に示すように、トランジスタセル５０は、互いに隣接して設けられた２つの個々の二重拡散金属酸化膜半導体トランジスタ（Doubled diffused metal-oxide-semiconductor transistor：以下、ＤＭＯＳトランジスタ又は単にトランジスタという。）２０、２２からなる。本発明のこの特定の実施の形態では、トランジスタセル５０は、水平断面において矩形形状を有している。トランジスタ２０、２２は、ｎ ＋ 基板１００上に形成されており、このｎ ＋ 基板１００上には、ｎ型不純物が低濃度にドープされたｎエピタキシャル層１０４が成長されている。更に、ｎエピタキシャル層１０４内に形成された各トランジスタ２０、２２には、逆の伝導性を有するボディ領域１１６が設けられている。ボディ領域１１６は、ｐ型不純物が高濃度にドープされたコンタクト領域１１６ａを備え、このコンタクト領域１１６ａは、下層に存在するボディ領域１１６を上層の金属層に電気的に接続する。ボディ領域１１６の殆どの部分（コンタクト領域１１６ａを除く）の上に形成されたｎエピタキシャル層１４０は、ソースとして機能する。更に、各トランジスタ２０、２２は、ｎエピタキシャル層１０４に形成された矩形のトレンチ１２４を備え、トレンチ１２４は、この構造の上面において開口しており、トランジスタセルの外周を画定している。トレンチ１２４の内壁には、ゲート酸化層１３０が形成されている。トレンチ１２４には、ポリシリコン、すなわち多結晶シリコンが埋め込まれている。ｎ ＋ 基板１００、すなわち半導体基板１００の背面には、ドレイン電極が接続されており、２つのソース領域１４０とボディ領域１１６には、ソース電極が接続されており、トレンチ１２４に埋め込まれたポリシリコンには、ゲート電極が接続されている。
【００１２】
図１及び図２に示す金属酸化膜半導体電界効果トランジスタ（Metal Oxide Semiconductor Field- Effect Transistor：以下、ＭＯＳトランジスタという。）においては、ゲートは、垂直方向に延びるトレンチ内に形成されている。このような構造は、多くの場合、トレンチ縦型ＤＭＯＳＦＥＴ（trench vertical DMOSFET）と呼ばれる。このように、このトランジスタが「縦型」と呼ばれる理由は、ドレインコンタクトが基板の背面又は下面に形成され、ソースからドレインへのチャネル電流が略垂直に流れるからである。これにより、屈折又は屈曲した電流経路又は寄生電界の発生に起因する抵抗の上昇が最小限に抑制される。更に、このトランジスタの名称に「二重拡散（接頭辞「Ｄ」により表されている）」が含まれている理由は、ソース領域とは逆の伝導型を有する、先に拡散形成されたボディ領域の一部の表面のエピタキシャル材料にソース領域が拡散形成されているためである。この構造は、トレンチの内壁をゲートによる電流制御に使用し、これにより実質的に垂直に電流を流す。上述のように、このＭＯＳトランジスタは、特に、所定の水平方向のシリコン領域（transverse silicon area）を流れる電流を最大にするパワースイッチングトランジスタとして適している。
【００１３】
ここで、トランジスタセル５０は、トランジスタの基本的動作に対しては、必ずしも矩形形状を有している必要はなく、いかなる多角形形状を有していてもよい。なお、レイアウトの観点からは、正方形形状及び正多角形形状が最も好ましい。若しくは、トランジスタセル５０は、図１、２に示すような閉じたセル形状に代えて、開いたセル形状又は縞模様の形状を有していてもよい。トランジスタセルの様々な形状については、上述した参考文献に開示されている。
【００１４】
上述のように、従来のＤＭＯＳ回路のセル密度は、約１００Ｍ／ｉｎ２に制限されている。このような制限は、以下の理由から生じる。製造プロセスにおいて、トレンチに埋め込まれたポリシリコン層１２４は、その厚さを最適化するとともに、ボディ領域１１６の表面上にゲート酸化層１３０の一部が露出するようにエッチングされる。しかしながら、ポリシリコンの成膜プロセス及びエッチングプロセスの両方とも、正確に制御することが困難であるため、表面全体に亘って均一な厚さを有するポリシリコン層１２４を実現することは困難である。この結果、図２に示すように、トレンチに埋め込まれたポリシリコン層１２４の表面の高さは、通常、隣接するソース領域１４０の表面の高さよりも低くなる。また、垂直方向において、ソース領域１４０がトレンチに埋め込まれたポリシリコン層１２４に重なり、ソースからドレインへの連続した導電経路を確実に形成することも重要である。すなわち、ソース領域１４０は、ポリシリコン層１２４の表面よりも下の深さに延びている必要がある。このような重なりを確実するためには、ソース領域１４０は、ポリシリコン層１２４の表面がソース領域１４０の表面と同じ高さになってしまうような深さよりも深く形成する必要がある。このように、ソース領域１４０の深さを増すと、これに対応して、水平方向の寸法も大きくする必要がある。これは、ｎ型不純物が全方向に拡散し、したがって、不純物をより深く拡散させると、結果的に不純物が水平方向にも広く拡散してしまうためである。このため、単一の基板上に製造できるトランジスタセルのセル密度は、ソース領域１４０の水平方向の寸法によって制限される。
【００１５】
そこで、本発明では、それぞれ不純物濃度が異なる２つの部分から構成されるソース領域を形成することにより、ソース領域の水平方向の寸法を縮小する。図３に本発明の一実施の形態として示すトレンチＤＭＯＳトランジスタは、ｎ型不純物が高濃度にドープされた基板２００上に成長され、ｎ型不純物が低濃度にドープされたエピタキシャル層２０４を備える。トレンチＤＭＯＳトランジスタは、コンタクト領域２１６ａを有するｐ型不純物がドープされたボディ領域２１６と、ｎ型不純物がドープされたソース領域２４０と、内壁にゲート酸化層２３０が形成され、ポリシリコンが埋め込まれたトレンチ２２４とを備える。ドレイン電極、ソース電極、ゲート電極は、従来と同様の手法によって形成されている。
【００１６】
図３に示すように、ソース領域２４０は、ｎ型不純物が低濃度にドープされた低濃度層２４１と、その上のｎ型不純物が高濃度にドープされた高濃度層２４３とを備える。例えば、本発明の一実施の形態においては、低濃度層２４１は、１×１０１８ｃｍ−３の不純物濃度を有しており、高濃度層２４３は、５×１０１９ｃｍ−３の不純物濃度を有している。低濃度層２４１は、トレンチ２２４に埋め込まれたポリシリコンと垂直方向において重なり、これにより、チャネルは連続した導電経路を形成し、一方、高濃度層２４３は、拡散が起こる一次層（primary layer）として機能する。これにより、ソース領域２４０の拡散が起こる有効厚さは、図２に示す従来のトレンチＤＭＯＳトランジスタにおけるソース領域１４０の厚さよりも薄くなり、ソース領域２４０の水平方向の寸法を小さくすることができる。例えば、本発明により、隣接するトレンチ間の間隔を、セル密度が約２００Ｍセル／ｉｎ ２ に相当する１．３μｍに縮めることができることが、実際に確認された。
【００１７】
最初は、本発明に基づくトレンチＤＭＯＳトランジスタのオン抵抗は、従来のトレンチＤＭＯＳトランジスタのオン抵抗よりも大きいと判断されるかもしれないが、トレンチＤＭＯＳトランジスタがオンになるときには、低濃度層２４１全体が電荷蓄積モードで動作するためであり、オン抵抗は従来のトレンチＤＭＯＳトランジスタよりも大きくなることはないということが分かった。
【００１８】
図３に示すトレンチＤＭＯＳトランジスタは、従来のいかなる手法を用いても製造することができる。以下では、一連の製造工程の一実施の形態を説明するが、これは例示的なものであり、本発明に基づくトレンチＤＭＯＳトランジスタの製造は、以下に説明する工程に限定されるものではない。
【００１９】
図４（ａ）〜図４（ｆ）は、図３に示すトレンチＤＭＯＳトランジスタを製造するための一連の工程を説明する図である。まず、図４（ａ）に示すように、従来と同様のｎ＋基板４００にｎエピタキシャル層４０４を成長させる。ｎエピタキシャル層４０４は、３０Ｖデバイスの場合、通常、５．５μｍの厚さに形成する。次に、イオン注入及び拡散プロセスによって、ｐボディ領域４１６を形成する。ｐ型不純物の注入は、基板全体に亘って均一に行われるので、マスクは不要である。ｐボディ領域４１６は、４０〜６０ｋｅＶでホウ素が注入され、ドーズ量が約５．５×１０１３ｃｍ−３となる。
【００２０】
次に、図４（ｂ）に示すように、ｐボディ領域４１６の表面を酸化層で覆い、マスク層を形成し、このマスク層を従来と同様の手法で露光及びパターン化し、マスク部分４２０を残す。マスク部分４２０は、トレンチ４２４の位置を画定するために使用される。次に、マスク開口部を介して反応性イオンエッチングによって、トレンチ４２４をドライエッチングする。トレンチ４２４の深さは、例えば１．５〜２．５μｍに形成する。
【００２１】
次に、図４（ｃ）に示すように、エッチングされたトレンチ４２４の側壁を平坦化する。まず、反応性イオンエッチングプロセスにおけるダメージを除去するために、例えばドライ化学エッチング(dry chemical etch)を用い、トレンチの側壁から酸化物の薄膜（通常、５００〜１０００Å）を取り除く。次に、トレンチ４２４及びマスク部分４２０上に犠牲酸化シリコン層４５０を形成する。次に、緩衝酸化膜エッチング(buffered oxide etch)又はＨＦエッチングにより犠牲酸化シリコン層４５０及びマスク部分４２０を除去し、トレンチ４２４の側壁を可能な限り平坦にする。
【００２２】
次に、図４（ｄ）に示すように、構造体全体にゲート酸化層４３０を堆積させ、このゲート酸化層４３０により、トレンチ４２４の内壁及びｐボディ領域４１６の表面を覆う。ゲート酸化層４３０の厚さは、例えば５００〜８００Åである。次に、トレンチ４２４内にポリシリコン４５２、すなわち多結晶シリコンを埋め込む。ここで、ポリシリコン層を堆積する前に、ポリシリコンには、その抵抗率を通常２０Ω／ｍ以下の範囲に低減するために、通常、塩化燐をドープし、又はヒ素又は燐を注入する。幾つかの実施の形態においては、ポリシリコンを２回の工程に分けて堆積させることができる。すなわち、第１の工程において、不純物がドープされていないポリシリコン層をトレンチ４２４の内壁に堆積させる。次に、この不純物がドープされていないポリシリコン層上に、不純物がドープされたポリシリコン層を堆積させる。ここで、多くの場合、不純物がドープされたポリシリコン層の厚さは、不純物がドープされていないポリシリコン層の厚さよりも厚くする。例えば、ポリシリコン層全体の厚さを８０００Åとし、不純物がドープされたポリシリコン層の厚さと、不純物がドープされていないポリシリコン層の厚さの比を７：１としてもよい。不純物がドープされていないポリシリコン層は、ゲート酸化層４３０を介してｐボディ領域４１６に不純物が拡散するのを防ぐ緩衝層として用いられる。
【００２３】
次に、図４（ｅ）に示すように、ポリシリコン４５２を、その厚さを最適化するとともに、ｐボディ領域４１６の表面上に拡がっているゲート酸化層４３０の部分を露出させるために、エッチングする。次に、フォトレジストマスキングプロセスにより、パターンを有するマスク層４６０を形成する。パターンを有するマスク層４６０は、ソース領域４４０を画定する。次に、２回のイオン注入プロセス及び１回の拡散プロセスにより、ソース領域４４０を形成する。このソース領域４４０は、２００ｋｅＶで燐が注入され、例えばドーズ量が約５×１０１７〜１×１０１８ｃｍ−３となる。次に、８０ｋｅＶでヒ素が注入され、ドーズ量が約４×１０１９〜８×１０１９ｃｍ−３となる。このイオン注入の後、燐が約０．４５μｍの深さまで拡散する。一方、ヒ素は、拡散係数が小さく、打込みエネルギも小さいため、約０．１５μｍの深さまでしか拡散しない。このように、ソース領域４４０は、燐が低濃度にドープされた層、すなわち図３の低濃度層２４１と、この層の上のヒ素が高濃度にドープされた層、すなわち図３の高濃度層２４３とから構成される。換言すると、図３に示すように、ソース領域２４０の低濃度２４１の少なくとも一部又は実質的に全部が、トレンチ２２４に埋め込まれ、エッチングされた後のポリシリコン（図４（ｅ）では４５２で示す）の表面レベルよりも下の深さに延び、ソース領域２４０の高濃度層２４３の実質的に全体が、ポリシリコンの表面レベルよりも下の深さに延びていないように、上述したエッチング、２回のイオン注入プロセス及び１回の拡散プロセスを行う。次に、マスク層４６０を従来と同様の手法を用いて取り除き、図４（ｆ）に示す構造が完成する。
【００２４】
トレンチＤＭＯＳトランジスタは、従来と同様に、ソース及びゲート電極に関連したＢＰＳＧ（ Boro-Phospho-Silicate-Glasses ）領域を画定するために、この構造上にＢＰＳＧ層を形成及びパターン化することにより完成する。更に、基板の底面には、ドレインコンタクト層を形成する。最後に、パッドマスクを用いて、パッドコンタクトを形成する。
【００２５】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、特許請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明に基づいて、上述の実施の形態とは各半導体基板の伝導性が逆のトレンチＤＭＯＳトランジスタを製造することもできる。
【図面の簡単な説明】
【００２６】
【図１】従来のトレンチＤＭＯＳトランジスタの個別のセルの平面図である。
【図２】図１に示すトレンチＤＭＯＳトランジスタセルのＡ−Ａ’線における断面図である。
【図３】本発明に基づくトレンチＤＭＯＳトランジスタの断面図である。
【図４ａ】図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｂ】図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｃ】図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｄ】図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｅ】図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｆ】図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
Claims (24)
- 第１の伝導型の基板と、
上記基板上に形成された第２の伝導型のボディ領域と、
上記ボディ領域及び基板に形成された少なくとも１つのトレンチと、
上記トレンチの内壁に形成された絶縁層と、
上記トレンチ内において、上記絶縁層上に設けられた導電性電極と、
上記トレンチに隣接する上記ボディ領域の一部に形成された第１の伝導型のソース領域とを備え、
上記ソース領域は、不純物として燐がドープされた第１の層と、該第１の層上に形成され、不純物としてヒ素が、該第１の層にドープされている燐の濃度よりも高くドープされた第２の層とを有することを特徴とするトレンチ二重拡散金属酸化膜半導体トランジスタセル。 - 上記ソース領域の第１の層の少なくとも一部は、上記導電性電極の表面レベルよりも下の深さに延びていることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記ソース領域の第１の層の実質的に全体は、上記導電性電極の表面レベルよりも下の深さに延びていることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記ソース領域の第１の層の少なくとも一部は、上記導電性電極の表面レベルよりも下の深さに延びており、該ソース領域の第２の層の実質的に全体は、該導電性電極の表面レベルよりも下の深さに延びていないことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記ボディ領域は、下位にあるボディ領域の一部よりも不純物濃度が高く、該下位にあるボディ領域の一部との電気的接触を実現するコンタクト領域を有することを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記第１の層は、燐の濃度が５×１０１７〜１×１０１８ｃｍ−３であり、上記第２の層は、ヒ素の濃度が４×１０１９〜８×１０１９ｃｍ−３であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記基板の上記ボディ領域とは反対側の面に形成されたドレイン電極を更に備える請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記絶縁層は、酸化層であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記導電性電極は、ポリシリコンを含むことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記ポリシリコンは、不純物を含むことを特徴とする請求項９記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記ポリシリコンは、不純物がドープされていない層と、不純物がドープされた層とを含むことを特徴とする請求項９記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 第１の伝導型の基板上に形成された複数のトレンチ二重拡散金属酸化膜半導体電界効果トランジスタセルを備え、
上記複数のトレンチ二重拡散金属酸化膜半導体電界効果トランジスタセルは、
上記第１の伝導型の基板と、
上記基板上に形成された第２の伝導型のボディ領域と、
上記ボディ領域及び基板に形成された少なくとも１つのトレンチと、
上記トレンチの内壁に形成された絶縁層と、
上記トレンチ内において、上記絶縁層上に設けられた導電性電極と、
上記トレンチに隣接する上記ボディ領域の一部に形成された第１の伝導型のソース領域
とを備え、
上記ソース領域は、不純物として燐がドープされた第１の層と、該第１の層上に形成され、不純物としてヒ素が、該第１の層にドープされている燐の濃度よりも高くドープされた第２の層とを有することを特徴とするトレンチ二重拡散金属酸化膜半導体トランジスタ構造。 - 上記ソース領域の第１の層の少なくとも一部は、上記導電性電極の表面レベルよりも下の深さに延びていることを特徴とする請求項１２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記ソース領域の第１の層の実質的に全体は、上記導電性電極の表面レベルよりも下の深さに延びていることを特徴とする請求項１２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記ソース領域の第１の層の少なくとも一部は、上記導電性電極の表面レベルよりも下の深さに延びており、該ソース領域の第２の層の実質的に全体は、該導電性電極の表面レベルよりも下の深さに延びていないことを特徴とする請求項１２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記ボディ領域は、下位にあるボディ領域の一部よりも不純物濃度が高く、該下位にあるボディ領域の一部との電気的接触を実現するコンタクト領域を有することを特徴とする請求項１２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記第１の層は、燐の濃度が５×１０１７〜１×１０１８ｃｍ−３であり、上記第２の層は、ヒ素の濃度が４×１０１９〜８×１０１９ｃｍ−３であることを特徴とする請求項１２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記複数のトレンチ二重拡散金属酸化膜半導体電界効果トランジスタセルは、上記基板の上記ボディ領域とは反対側の面に形成されたドレイン電極を更に備えることを特徴する請求項１２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記絶縁層は、酸化層であることを特徴とする請求項１２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記導電性電極は、ポリシリコンを含むことを特徴とする請求項１２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記ポリシリコンは、不純物を含むことを特徴とする請求項２０記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記ポリシリコンは、不純物がドープされていないポリシリコン層と、不純物がドープされているポリシリコン層とを有することを特徴とする請求項２０記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記複数のトレンチ二重拡散金属酸化膜半導体トランジスタセルの少なくとも１つは、閉じたセル形状を有していることを特徴とする請求項１２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記複数のトレンチ二重拡散金属酸化膜半導体トランジスタセルの少なくとも１つは、開いたセル形状を有していることを特徴とする請求項１２記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
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