JP6740986B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Description

本発明は、炭化珪素（以下、ＳｉＣという）にて構成されるＭＯＳ構造の半導体素子を有したＳｉＣ半導体装置およびその製造方法に関する。
従来より、大電流が流せるようにチャネル密度を高くした構造として、トレンチゲート構造を有するＳｉＣ半導体装置がある。このＳｉＣ半導体装置は、ｎ型ドリフト層の上にｐ型ベース領域とｎ＋型ソース領域とが順に形成され、ｎ＋型ソース領域の表面からｐ型ベース領域を貫通してｎ＋型ドリフト層に達するようにトレンチゲートが形成された構造とされる。具体的には、ｎ型ドリフト層の上にｐ型ベース領域をエピタキシャル成長させたのち、ｐ型ベース領域に対してｎ型不純物をイオン注入で打ち返すことでｐ型ベース領域の一部をｎ型に反転させ、ｎ＋型ソース領域を形成している（例えば、特許文献１参照）。
国際公開第２０１６／０６３６４４号パンフレット
しかしながら、ｎ＋型ソース領域の全域を高濃度のｎ型不純物層によって形成しているため、負荷短絡時の飽和電流値が大きくなり、ＳｉＣ半導体装置の短絡耐量を得ることができない。
本発明は上記点に鑑みて、短絡耐量を向上することが可能なＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置は、ＳｉＣで構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型のＳｉＣからなるドリフト層（２、３、５）と、ドリフト層の上に形成された第２導電型のＳｉＣからなるベース領域（６）と、ベース領域の上に形成され、ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型のＳｉＣからなるソース領域（８）と、ソース領域の表面からベース領域よりも深く形成されたゲートトレンチ（１１）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１２）と該ゲート絶縁膜の上に配置されたゲート電極（１３）とを備えて構成され、一方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、コンタクトホールを通じて、ソース領域にオーミック接触させられたソース電極（１５）と、基板の裏面側に形成されたドレイン電極（１６）と、を含む半導体素子を備えている。そして、ソース領域は、ベース領域側の方がソース電極にオーミック接触させられる表面側よりも低不純物濃度で構成されている。
このように、ソース領域のうちのベース領域側を低濃度とし、ソース電極側をそれよりも高濃度とている。このように、ソース領域のうちのベース領域側に低濃度となる領域を備えることで、負荷短絡時の飽和電流値を小さくすることが可能となり、ＳｉＣ半導体装置の短絡耐量を向上させることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第１実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。 図1に示すＳｉＣ半導体装置の斜視断面図である。 ｎ型ソース領域の全域を高濃度とした場合の電子電流密度をシミュレーションにより調べた結果を示す図である。 ｎ型ソース領域を第１ソース領域および第２ソース領域で構成した場合の電子電流密度をシミュレーションにより調べた結果を示す図である。 第１ソース領域の不純物濃度を変化させて、ドレイン電流の変化をシミュレーションにより調べた結果を示す図である。 第１ソース領域のｎ型不純物濃度とオン抵抗との関係についてシミュレーションにより調べた結果を示す図である。 ｎ型ソース領域の全域を高不純物濃度とした場合について、逆導通時の電圧分布を調べた結果を示した図である。 第１ソース領域をｐ型ベース領域に接するように形成した場合について、逆導通時の電圧分布を調べた結果を示した図である。 ノンドープ層を備えた場合について、逆導通時の電圧分布を調べた結果を示した図である。 図１に示すＳｉＣ半導体装置の製造工程を示した斜視断面図である。 図１０Ａに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。 図１０Ｂに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。 図１０Ｃに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。 図１０Ｄに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。 図１０Ｅに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。 図１０Ｆに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。 他の実施形態で説明するＳｉＣ半導体装置の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、半導体素子として、図１および図２に示すトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたものである。これらの図に示す縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下では、図１および図２に示すように、縦型ＭＯＳＦＥＴの幅方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの奥行方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向として説明する。
図１および図２に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型層２が形成されている。ｎ＋型基板１は、表面が（０００１）Ｓｉ面とされ、例えばｎ型不純物濃度が５．９×１０１８／ｃｍ３とされ、厚さが１００μｍとされている。ｎ−型層２は、例えばｎ型不純物濃度が７．０×１０１５〜１．０×１０１６／ｃｍ３とされ、厚さが８．０μｍとされている。
ｎ−型層２の上には、ＳｉＣからなるＪＦＥＴ部３と電界ブロック層４が形成されており、ｎ−型層２は、ｎ＋型基板１から離れた位置においてＪＦＥＴ部３と連結されている。
ＪＦＥＴ部３と電界ブロック層４は、飽和電流抑制層を構成するものであり、共に、Ｘ方向に延設され、Ｙ方向において交互に繰り返し並べられて配置されている。つまり、ｎ＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と電界ブロック層４は、それぞれ複数の短冊状、つまりストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。
なお、本実施形態の場合、ＪＦＥＴ部３が電界ブロック層４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は電界ブロック層４の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の電界ブロック層４の間に配置された状態となっている。
ＪＦＥＴ部３のうちストライプ状とされている部分の各部、つまり各短冊状の部分は、幅が例えば０．２５μｍ、形成間隔となるピッチが例えば０．６〜２．０μｍとされている。また、ＪＦＥＴ部３の厚みは、例えば１．５μｍとされており、ｎ型不純物濃度は、ｎ−型層２よりも高くされていて、例えば５．０×１０１７〜２．０×１０１８／ｃｍ３とされている。
電界ブロック層４は、ｐ型不純物層によって構成されている。上記したように、電界ブロック層４は、ストライプ状とされており、ストライプ状とされた電界ブロック層４の各短冊状の部分は、幅が例えば０．１５μｍ、厚みが例えば１．４μｍとされている。また、電界ブロック層４は、例えばｐ型不純物濃度が３．０×１０１７〜１．０×１０１８／ｃｍ３とされている。本実施形態の場合、電界ブロック層４は、深さ方向においてｐ型不純物濃度が一定とされている。また、電界ブロック層４は、ｎ−型層２と反対側の表面がＪＦＥＴ部３の表面と同一平面とされている。
さらに、ＪＦＥＴ部３および電界ブロック層４の上には、ＳｉＣからなるｎ型電流分散層５が形成されている。ｎ型電流分散層５は、後述するようにチャネルを通じて流れる電流がＸ方向に拡散できるようにする層であり、例えば、ｎ−型層２よりもｎ型不純物濃度が高くされている。本実施形態では、ｎ型電流分散層５は、Ｙ方向に向けて延設されており、ｎ型不純物濃度がＪＦＥＴ部３と同じかそれよりも高くされ、例えば厚みが０．５μｍとされている。
なお、ここでは、ドリフト層を、便宜的にｎ−型層２、ＪＦＥＴ部３およびｎ型電流分散層５に分けて説明しているが、これらは共にドリフト層を構成する部分であり、互いに連結されている。
ｎ型電流分散層５の上にはＳｉＣからなるｐ型ベース領域６が形成されている。また、ｐ型ベース領域６の上には、ＳｉＣからなるノンドープ層７が形成され、さらにその上にはｎ型ソース領域８が形成されている。ｎ型ソース領域８は、ｐ型ベース領域６のうちｎ型電流分散層５と対応する部分の上に形成されている。
ｐ型ベース領域６は、電界ブロック層４よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えばｐ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．４〜０．６μｍとされている。
ノンドープ層７は、不純物をドープしていない層、もしくは、ｎ型不純物およびｐ型不純物を共にドープすることでキャリア濃度を低くした層である。ノンドープ層７の厚みは、０．０５〜０．２μｍとされている。ノンドープ層７は、ｎ型不純物およびｐ型不純物が共にドープされていないのが好ましいが、ドープされていたとしても、キャリア濃度が５．０×１０１５／ｃｍ３以下とされていれば良い。例えば、ノンドープ層７は、窒素（Ｎ）などのｎ型不純物が１．０×１０１６／ｃｍ３以下、好ましくは１．０×１０１５／ｃｍ３以下とされ、アルミニウム（Ａｌ）などのｐ型不純物が１．０×１０１６／ｃｍ３以下、好ましくは１．０×１０１５／ｃｍ３以下とされている。そして、ｐ型不純物とｎ型不純物の一方のみがドープされている場合には、不純物濃度が５．０×１０１５／ｃｍ３以下とされ、両方がドープされている場合には、互いに打ち消しあうことでキャリア濃度が５．０×１０１５／ｃｍ３以下となっている。
ｎ型ソース領域８は、ノンドープ層７およびｐ型ベース領域６側とこれらとは反対側、つまり素子表面側とでｎ型不純物濃度が異なった構造とされている。具体的には、ｎ型ソース領域８は、ノンドープ層７やｐ型ベース領域６側に配置された第１ソース領域８ａと、素子表面側に配置された第２ソース領域８ｂとを有した構成とされている。
第１ソース領域８ａは、第２ソース領域８ｂよりもｎ型不純物濃度が低くされており、本実施形態の場合はノンドープ層７と接している。第１ソース領域８ａは、例えばｎ型不純物濃度が２．０×１０１６〜１．０×１０１７／ｃｍ３以下とされ、厚みが０．２〜０．５μｍ、好ましくは０．３μｍ以上とされている。
第２ソース領域８ｂは、後述するソース電極１５とのコンタクトを取るための領域であり、ｎ型不純物が高濃度とされている。第２ソース領域８ｂは、例えばｎ型不純物濃度が１．０×１０１８〜５．０×１０１９／ｃｍ３とされ、厚みが０．１〜０．２μｍとされている。
また、ｐ型ベース領域６から下方に向けて、具体的にはＪＦＥＴ部３と電界ブロック層４の表面からｐ型ベース領域６の間であって、ｎ型電流分散層５が形成されていない部分に、ｐ型ディープ層９が形成されている。本実施形態では、ｐ型ディープ層９は、ＪＦＥＴ部３のうちのストライプ状の部分や電界ブロック層４の長手方向に対して交差する方向、ここではＹ方向を長手方向とした短冊状とされ、Ｘ方向に複数本並べられることでストライプ状にレイアウトされている。このｐ型ディープ層９を通じて、ｐ型ベース領域６や電界ブロック層４が電気的に接続されている。ｐ型ディープ層９の形成ピッチは、後述するトレンチゲート構造の形成間隔となるセルピッチと合わせてあり、隣り合うトレンチゲート構造の間にｐ型ディープ層９が配置されるようにしてある。
さらに、ｐ型ベース領域６上のうちｐ型ディープ層９と対応する位置、換言すればｎ型ソース領域８と異なる位置であってｎ型ソース領域８を挟んでトレンチゲート構造と反対側の位置に、ｐ型連結層１０が形成されている。ｐ型連結層１０は、ｐ型ベース領域６と後述するソース電極１５とを連結することで電気的に接続するための層である。本実施形態では、ｐ型連結層１０は、ｐ型ベース領域６側とその反対側、つまり素子表面側とでｐ型不純物濃度が異なった構造とされている。具体的には、ｐ型連結層１０は、ｐ型ベース領域６側に配置された第１領域１０ａと、素子表面側に配置された第２領域１０ｂとを有した構成とされている。
第１領域１０ａは、第１ソース領域８ａと同程度もしくは、より深く構成され、第２領域１０ｂよりもｐ型不純物濃度が低くされていて、ｐ型ベース領域６と接した構造とされている。第１領域１０ａは、例えばｐ型不純物濃度が２．０×１０１７〜１．０×１０１９／ｃｍ３とされ、厚みが０．２〜０．５μｍ、好ましくは０．３μｍ以上とされている。ただし、本実施形態の場合、第１領域１０ａを第１ソース領域８ａへのイオン注入によって形成していることから、キャリア濃度、つまりキャリアとして機能する分のｐ型不純物濃度が２．０×１０１７〜１．０×１０１９／ｃｍ３となるようにしている。
第２領域１０ｂは、第２ソース領域８ｂと同程度の深さで構成され、後述するソース電極１５とのコンタクトを取るための領域であり、ｐ型不純物が高濃度とされている。第２領域１０ｂは、例えばｐ型不純物濃度が２．０×１０１８〜１．０×１０２０／ｃｍ３とされ、厚みが０．２〜０．３μｍとされている。ただし、本実施形態の場合、第２領域１０ｂを第２ソース領域８ｂへのイオン注入によって形成していることから、キャリア濃度、つまりキャリアとして機能する分のｐ型不純物濃度が２．０×１０１８〜１．０×１０２０／ｃｍ３となるようにしている。
なお、後述するように、本実施形態では、ｎ型ソース領域８へのｐ型不純物のイオン注入によってｐ型連結層１０を形成している。その場合、第１領域１０ａや第２領域１０ｂのｐ型不純物濃度は、ｐ型不純物のうちキャリアとして機能する分の濃度のことを意味する。ｐ型不純物のうち、打ち込み前の第１ソース領域８ａに含まれているｎ型不純物とキャンセルされて、キャリアとしては機能しない。このため、イオン注入によってｐ型連結層１０を形成する場合、活性化率を加味して、例えば第１ソース領域８ａや第２ソース領域８ｂのｎ型不純物濃度の２〜１０倍のドーズ量でｐ型不純物を注入すれば、上記したｐ型不純物濃度が得られる。
さらに、ｎ型ソース領域８およびｐ型ベース領域６を貫通してｎ型電流分散層５に達するように、例えば幅が０．４μｍ、深さがｐ型ベース領域６とｎ型ソース領域８の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ１１が形成されている。このゲートトレンチ１１の側面と接するように上述したｐ型ベース領域６やノンドープ層７およびｎ型ソース領域８が配置されている。ゲートトレンチ１１は、図２のＸ方向を幅方向、ＪＦＥＴ部３や電界ブロック層４の長手方向と交差する方向、ここではＹ方向を長手方向、Ｚ方向を深さ方向とする短冊状のレイアウトで形成されている。そして、図１および図２には示していないが、ゲートトレンチ１１は、複数本がＸ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域６やノンドープ層７およびｎ型ソース領域８が配置されている。また、各ゲートトレンチ１１の中間位置に、ｐ型ディープ層９やｐ型連結層１０が配置されている。
このゲートトレンチ１１の側面の位置において、ｐ型ベース領域６およびノンドープ層７は、縦型ＭＯＳＦＥＴの作動時にｎ型ソース領域８とｎ型電流分散層５との間を繋ぐチャネル領域を形成する。このチャネル領域を含むゲートトレンチ１１の内壁面は、ゲート絶縁膜１２で覆われている。ゲート絶縁膜１２の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１３が形成されており、これらゲート絶縁膜１２およびゲート電極１３によってゲートトレンチ１１内が埋め尽くされ、トレンチゲート構造が構成されている。
また、ｎ型ソース領域８の表面やゲート電極１３の表面には、層間絶縁膜１４を介してソース電極１５や図示しないゲート配線層などが形成されている。ソース電極１５やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ型ソース領域８は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的には第２領域１０ｂと接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１５は、層間絶縁膜１４上に形成されることでＳｉＣ部分と電気的に絶縁されているが、層間絶縁膜１４に形成されたコンタクトホールを通じて、ｎ型ソース領域８およびｐ型ディープ層９と電気的に接触させられている。
一方、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１６が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１〜１．５Ｖとした状態で、ゲート電極１３に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、縦型ＭＯＳＦＥＴは、ゲート電圧Ｖｇが印加されることにより、ゲートトレンチ１１に接する部分のｐ型ベース領域６およびノンドープ層７にチャネル領域を形成する。これにより、ｎ型ソース領域８とｎ型電流分散層５との間が導通する。したがって、縦型ＭＯＳＦＥＴは、ｎ＋型基板１より、ｎ−型層２とＪＦＥＴ部３およびｎ型電流分散層５にて構成されるドリフト層を通じ、さらにチャネル領域からｎ型ソース領域８を通じて、ドレイン−ソース間に電流を流すという動作を行う。
また、このような半導体装置における縦型ＭＯＳＦＥＴを上アームと下アームそれぞれに配置したインバータ回路等に適用すると、縦型ＭＯＳＦＥＴに内蔵される寄生ダイオードが還流ダイオードとして働く。具体的には、ｎ−型層２などドリフト層を構成するｎ型層と電界ブロック層４やｐ型ベース領域６もしくはｐ型ディープ層９を含むｐ型層とによるＰＮ接合によって寄生ダイオードが構成され、これが還流ダイオードとして働く。
インバータ回路等は、直流電源を用いつつ交流モータ等の負荷に対して交流電流を供給する際に用いられる。例えば、インバータ回路等は、直流電源に対して上アームと下アームを直列接続したブリッジ回路を複数個並列接続し、各ブリッジ回路の上アームと下アームを交互に繰り返しオンオフさせることで、負荷に対して交流電流を供給する。
具体的には、インバータ回路等の各ブリッジ回路では、上アームの縦型ＭＯＳＦＥＴをオン、下アームの縦型ＭＯＳＦＥＴをオフすることで負荷に対して電流供給を行った後、上アームの縦型ＭＯＳＦＥＴをオフ、下アームの縦型ＭＯＳＦＥＴをオンして電流供給を停止する。また、各アームの縦型ＭＯＳＦＥＴのオンオフの切り替えの際には、オフされる側の縦型ＭＯＳＦＥＴに備えられる寄生ダイオードが還流ダイオードとして働き、還流電流をソース−ドレイン間に流すという逆導通時の動作を行う。このようにして、インバータ回路等による負荷の交流駆動が行われる。
このような動作を行うに当たり、負荷短絡が発生すると、例えば６００〜１２００Ｖもしくはそれ以上の電圧がドレイン−ソース間電圧Ｖｄｓとしてドレインに印加されることになる。このとき、ｎ型ソース領域８の全域が高濃度のｎ型不純物層によって構成されていると、負荷短絡時の飽和電流値が大きくなり、ＳｉＣ半導体装置の短絡耐量を得ることができなくなる。しかしながら、本実施形態のＳｉＣ半導体装置では、ｎ型ソース領域８を比較的低濃度とされた第１ソース領域８ａとそれよりも高濃度とされた第２ソース領域８ｂとによって構成していることから、負荷短絡時の飽和電流値を小さくすることが可能となる。これにより、ＳｉＣ半導体装置の短絡耐量を向上させることが可能となる。
ここで、シミュレーションにより、ｎ型ソース領域８の全域を高濃度とした場合と、本実施形態のように第１ソース領域８ａおよび第２ソース領域８ｂで構成した場合、それぞれについて、電子電流密度を調べた。図３および図４は、それぞれの結果を示した図である。図中ハッチングの間隔が狭い部分ほど、電子電流密度が高いことを示している。また、第１ソース領域８ａの不純物濃度を変化させて、ドレイン電流の変化を調べた。図５は、その結果を示している。
なお、図３〜図５のシミュレーションでは、ソース電圧Ｖｓを０Ｖ、ゲート電圧Ｖｇを２０Ｖ、ドレイン電圧Ｖｄを７５０Ｖとしている。また、図３のシミュレーションでは、ｎ型ソース領域８の全域のｎ型不純物濃度を１．０×１０１９／ｃｍ３としている。同様に、図４のシミュレーションでは、ｎ型ソース領域８を第１ソース領域８ａと第２ソース領域８ｂで構成しつつ、第１ソース領域８ａのｎ型不純物濃度を１．０×１０１６／ｃｍ３とし、第２ソース領域８ｂのｎ型不純物濃度を１．０×１０１９／ｃｍ３としている。図５のシミュレーションでは、ｎ型ソース領域８を第１ソース領域８ａと第２ソース領域８ｂで構成しつつ、第２ソース領域８ｂのｎ型不純物濃度を１．０×１０１９／ｃｍ３とし、第１ソース領域８ａのｎ型不純物濃度を変化させている。
図３に示すように、ｎ型ソース領域８の全域のｎ型不純物濃度を高濃度とした場合、ｎ型ソース領域８の全域において電子電流密度が高くなっていることが判る。これは、ｎ型ソース領域８が高濃度とされていることから、殆ど空乏化する領域が発生せず、ｎ型ソース領域８の全域において電流が流れているためと考えられる。
一方、図４に示すように、ｎ型ソース領域８を第１ソース領域８ａおよび第２ソース領域８ｂで構成した場合、第１ソース領域８ａにおいて、電子電流密度が小さくなっていることが判る。これは、第１ソース領域８ａが低濃度とされていることから、第１ソース領域８ａの広範囲に入り込むように空乏化が生じ、空乏化した部分において電流が流れなくなるためと考えられる。
このシミュレーション結果からも、ｎ型ソース領域８を第１ソース領域８ａおよび第２ソース領域８ｂによって構成することで、負荷短絡時における飽和電流値を低減できると言える。したがって、本実施形態の構造とすることで、ＳｉＣ半導体装置の短絡耐量を向上させることが可能になることが判る。
また、第１ソース領域８ａについては、第２ソース領域８ｂよりもｎ型不純物濃度が低ければ良いものの、ある程度の濃度でないと飽和電流値を所望値まで低下させることができない。具体的には、負荷短絡時のドレイン電流が１４０００Ａ／ｃｍ２以下となるようにすれば、所望の短絡耐量を得ることができる。そして、図５に示されるように、負荷短絡時のドレイン電流が１４０００Ａ／ｃｍ２以下となるのは、第１ソース領域８ａのｎ型不純物濃度が１．０×１０１７／ｃｍ３以下となる場合である。したがって、本実施形態のＳｉＣ半導体装置のように、第１ソース領域８ａのｎ型不純物濃度を１．０×１０１７／ｃｍ３以下とすることで、短絡耐量を向上させることが可能となる。
ただし、第１ソース領域８ａのｎ型不純物濃度が低すぎると、第１ソース領域８ａの抵抗値が大きくなり過ぎ、オン抵抗Ｒｏｎを増大させることになる。第１ソース領域８ａのｎ型不純物濃度とオン抵抗Ｒｏｎとの関係について調べたところ、図６に示す結果となった。ＳｉＣ半導体装置の高速スイッチング動作を鑑みると、オン抵抗Ｒｏｎについては１．２ｍΩｃｍ２以下であることが好ましい。図６の結果によれば、第１ソース領域８ａのｎ型不純物濃度が２．０×１０１６／ｃｍ３未満になると急激にオン抵抗Ｒｏｎが上昇するが、ｎ型不純物濃度がそれ以上であれば、オン抵抗Ｒｏｎを１．２ｍΩｃｍ２以下にできていた。したがって、本実施形態のＳｉＣ半導体装置のように、第１ソース領域８ａのｎ型不純物濃度を２．０×１０１６／ｃｍ３以上とすることで、オン抵抗Ｒｏｎの劣化を抑制することが可能となる。
このように、第１ソース領域８ａのｎ型不純物濃度を２．０×１０１６〜１．０×１０１７／ｃｍ３とすることで、短絡耐量を向上させつつ、オン抵抗Ｒｏｎの劣化を抑制することが可能となる。
さらに、本実施形態のＳｉＣ半導体装置では、ｐ型ベース領域６と第１ソース領域８ａとの間にノンドープ層７を備えるようにしている。このため、ゲート絶縁膜１２へのダメージを抑制できるという効果が得られる。この効果について、図７〜図９を参照して説明する。なお、図７〜図９は、それぞれ、ｎ型ソース領域８の全域を高不純物濃度とした場合、第１ソース領域８ａをｐ型ベース領域６に接するように形成した場合、ノンドープ層７を備えた本実施形態の構造の場合について、逆導通時の電圧分布を調べた結果を示している。逆導通時の条件としては、ゲート電圧Ｖｇを２０Ｖ、ドレイン−ソース間電圧Ｖｄｓを−５Ｖとしている。
逆通電時には、基本的には、縦型ＭＯＳＦＥＴに形成される寄生ダイオードが還流ダイオードとして働き、寄生ダイオードを通じて還流電流が流れる。そして、寄生ダイオードを構成するＰＮ接合のｐ型層側からｎ型層側に拡散した正孔とｎ型層中の電子が再結合する。このとき、再結合エネルギーが大きいために、エピタキシャル膜で構成されたｎ型層中の基底面転位（以下、ＢＰＤという）が拡張してシングルショックレースタッキングフォルト（以下、ＳＳＳＦという）という積層欠陥になる。ＢＰＤは線状欠陥であるために、ＳｉＣ半導体装置のセル領域内における占有面積が狭く、素子動作に及ぼす影響が殆ど無いが、ＳＳＳＦになると、積層欠陥となるためにセル領域内における占有面積が広くなり、素子動作に及ぼす影響が大きくなる。このため、逆導通時にも積極的にゲート電圧Ｖｇを印加してチャネル領域を形成し、チャネル領域を通じても還流電流が流れるようにすれば、還流電流を分散して再結合エネルギーを低減できるため、ＳＳＳＦの発生を抑制することが可能となる。ただし、チャネル領域を通じての還流電流の流れが発生することから、ｐ型ベース領域６とｎ型ソース領域８の間において、高い電界が掛かることになり、ホットエレクトロンを生じさせ、ゲート絶縁膜１２にダメージを与えるという現象が発生する。
具体的には、図７に示すように、ｐ型ベース領域６に接するように全域高濃度としたｎ型ソース領域８を形成する場合、逆導通時に、ＰＮ接合箇所において電位分布が生じ、ｎ型ソース領域８に高い電界が掛かる状態となる。ｐ型ベース領域６に接するようにｎ型ソース領域８を形成する場合、ｎ型ソース領域８に掛けられる電界によって、ｎ型ソース領域８のうちｐ型ベース領域６と接する部分に存在するキャリアが電界によって加速され、ホットエレクトロンとなる。これがゲート絶縁膜１２に衝突し、ゲート絶縁膜１２にダメージを与えるという課題を発生させる。特に、ｎ型ソース領域８の全域においてｎ型不純物濃度を高くすると、この課題が顕著になる。
一方、ノンドープ層７を備えていなくても、ｎ型ソース領域８に第１ソース領域８ａを備える場合、ｐ型ベース領域６と第１ソース領域８ａとによってＰＮ接合が構成されることになる。このように、第１ソース領域８ａを備える場合、ノンドープ層７を備えていなくても、第１ソース領域８ａのｎ型不純物濃度が比較的低くされていることから、ＰＮ接合部に掛かる電界をある程度抑制できる。すなわち、図８に示されるように、図７の場合よりもＰＮ接合部での等電位線の間隔が広くなり、第１ソース領域８ａを備えた構造の方が電界をある程度抑制できる。
しかしながら、ノンドープ層７を形成しない場合には、ｐ型ベース領域６と第１ソース領域８ａとによるＰＮ接合部が構成されることから、図７の場合よりも軽減されるものの、ホットエレクトロンが生成されることで、上記課題を発生させ得る。
これに対して、本実施形態のように、ｐ型ベース領域６と第１ソース領域８ａとの間にノンドープ層７を備えると、図９に示すように、ノンドープ層７によって等電位線を受けることができ、ｎ型ソース領域８中の電界を弱めることが可能となる。そして、ノンドープ層７中に電界が発生するものの、ノンドープ層７中に殆どキャリアが存在しない。したがって、ノンドープ層７を備えることにより、逆導通時のホットエレクトロンによるゲート絶縁膜１２のダメージを抑制することができる。
よって、逆導通時に、寄生ダイオードだけでなく積極的にチャネル領域を通じても還流電流が流れるようにすることでＳＳＳＦの発生を抑制しつつ、ホットエレクトロンの生成も抑制でき、ゲート絶縁膜１２にダメージを与えることを抑制できる。
さらに、本実施形態のＳｉＣ半導体装置には、ＪＦＥＴ部３および電界ブロック層４を備えてある、このため、縦型ＭＯＳＦＥＴの動作時には、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持できる構造とすることが可能となる。具体的には、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。
まず、ドレイン電圧Ｖｄが例えば１〜１．５Ｖのように通常作動時に印加される電圧である場合には、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層は、ＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部３内へ空乏層が伸びても電流経路が確保される。そして、ＪＦＥＴ部３のｎ型不純物濃度がｎ−型層２よりも高くされていて、電流経路を低抵抗に構成できるため、低オン抵抗を図ることが可能となる。
また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層がＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも伸びる。そして、ｎ型電流分散層５よりも先にＪＦＥＴ部３が即座にピンチオフされる。このとき、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部３がピンチオフされるように、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度を設定することで、低いドレイン電圧ＶｄでもＪＦＥＴ部３をピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部３が即座にピンチオフされるようにすることで、低飽和電流を維持することができ、更に負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。
このように、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、更に低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
さらに、ＪＦＥＴ部３を挟み込むように電界ブロック層４を備えることで、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ−型層２に伸びてくる空乏層の伸びが電界ブロック層４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１２に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１２が破壊されることを抑制できるため、高耐圧化で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ドリフト層の一部を構成するｎ−型層２やＪＦＥＴ部３のｎ型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。
よって、低オン抵抗かつ高信頼性の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置とすることが可能となる。
次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図１０Ａ〜図１０Ｈに示す製造工程中の断面図を参照して説明する。
〔図１０Ａに示す工程〕
まず、半導体基板として、ｎ＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型層２を形成する。このとき、ｎ＋型基板１の主表面上に予めｎ−型層２を成長させてある所謂エピ基板を用いても良い。そして、ｎ−型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させる。
なお、エピタキシャル成長については、ＳｉＣの原料ガスとなるシランやプロパンに加えて、ｎ型ドーパントとなるガス、例えば窒素ガスを導入することで行っている。
〔図１０Ｂに示す工程〕
ＪＦＥＴ部３の表面に、マスク１７を配置したのち、マスク１７をパターニングして電界ブロック層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入することで、電界ブロック層４を形成する。その後、マスク１７を除去する。
なお、ここでは、電界ブロック層４をイオン注入によって形成しているが、イオン注入以外の方法によって電界ブロック層４を形成しても良い。例えば、ＪＦＥＴ部３を選択的に異方性エッチングすることで電界ブロック層４と対応する位置に凹部を形成し、この上にｐ型不純物層をエピタキシャル成長させたのち、ＪＦＥＴ部３の上に位置する部分においてｐ型不純物層を平坦化して電界ブロック層４を形成する。このように、電界ブロック層４をエピタキシャル成長によって形成することもできる。ｐ型ＳｉＣをエピタキシャル成長させる場合、ＳｉＣの原料ガスに加えて、ｐ型ドーパントとなるガス、例えばトリメチルアルミニウム（以下、ＴＭＡという）を導入すれば良い。
〔図１０Ｃに示す工程〕
引き続き、ＪＦＥＴ部３および電界ブロック層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型電流分散層５を形成する。そして、ｎ型電流分散層５の上に、ｐ型ディープ層９の形成予定領域が開口する図示しないマスクを配置する。その後、マスクの上からｐ型不純物をイオン注入することでｐ型ディープ層９を形成する。なお、ｐ型ディープ層９についてもイオン注入によって形成する例を示したが、イオン注入以外の方法によって形成することもできる。例えば、電界ブロック層４と同様に、ｎ型電流分散層５に対して凹部を形成したのち、ｐ型不純物層をエピタキシャル成長させ、さらにｐ型不純物層の平坦化を行うことで、ｐ型ディープ層９を形成するようにしても良い。
〔図１０Ｄに示す工程〕
図示しないＣＶＤ装置を用いて、ｎ型電流分散層５およびｐ型ディープ層９の上にｐ型ベース領域６とノンドープ層７およびｎ型ソース領域８を順にエピタキシャル成長させる。例えば、同じＣＶＤ装置内において、まずはｐ型ドーパントとなるガスを導入したエピタキシャル成長によってｐ型ディープ層９を形成する。続いて、ｐ型ドーパントとｎ型ドーパントの両方のドーパントガスの導入を停止した状態でエピタキシャル成長を連続して行うことでノンドープ層７を形成する。そして、ノンドープ層７が所定膜厚に達したら、今度はｎ型ドーパントとなるガスを導入したエピタキシャル成長によってｎ型ソース領域８を形成する。このとき、ｎ型ドーパントの導入量を調整することで、第１ソース領域８ａと第２ソース領域８ｂのｎ型不純物濃度が所望の値となるように調整する。
このようにして、ｐ型ベース領域６とノンドープ層７およびｎ型ソース領域８を上記した不純物濃度および膜厚で形成することができる。ここで、各部の膜厚や不純物濃度については次のように決めている。
まず、ｐ型ベース領域６については、チャネル領域が設定される部分となることから、ゲート電圧Ｖｇの印加時に反転型チャネルを構成する不純物濃度に設定しつつ、チャネル長を規定する膜厚となるようにしている。このため、ｐ型ベース領域６については、例えばｐ型不純物濃度を３×１０１７／ｃｍ３、厚さを０．４〜０．６μｍとしている。
ノンドープ層７については、任意に膜厚を設定できるが、厚すぎるとオン抵抗Ｒｏｎが高くなる。このため、０．０５〜０．２μｍの厚みとしている。また、ノンドープ層７については、基本的には不純物が存在しないようにするのが好ましいが、キャリア濃度が低くなっていれば良い。特に、ｐ型ベース領域６の形成後に連続してノンドープ層７を形成しようとすると、雰囲気中に残留しているｐ型不純物が導入されたり、大気中に存在している窒素がｎ型不純物として導入されることもあり得る。このような場合であっても不純物濃度が低ければ良いし、一方の導電型の不純物が導入され得ることが想定される場合、他方の導電型の不純物を意図的に導入して、両方がドープされるようにすることで互いに打ち消しあってキャリア濃度が低くなるようにすればよい。例えば、ｐ型不純物とｎ型不純物の一方のみがドープされている場合には、不純物濃度が５．０×１０１５／ｃｍ３以下とされ、両方がドープされている場合には、互いに打ち消しあうことでキャリア濃度が５．０×１０１５／ｃｍ３以下となるようにしている。
ｎ型ソース領域８のうちの第１ソース領域８ａについては、負荷短絡時に高いドレイン電圧Ｖｄが印加された場合でも飽和電流値を小さくしつつ、オン抵抗Ｒｏｎが高くなることを抑制できるように膜厚およびｎ型不純物濃度を設定している。このため、第１ソース領域８ａについては、例えばｎ型不純物濃度を２．０×１０１６〜１．０×１０１７／ｃｍ３とし、厚みを０．２μｍ以上としている。
ｎ型ソース領域８のうちの第２ソース領域８ｂについては、ソース電極１５とオーミック接触させられる不純物濃度となるようにしつつ、ソース電極１５との化学反応によって全域が消失してしまわない程度の膜厚に設定してある。第２ソース領域８ｂのｎ型不純物濃度については高いほどオーミック接触させ易くなる。しかしながら、本実施形態のようにｎ型ソース領域８をエピタキシャル成長させたのちｐ型不純物をイオン注入してｐ型連結層１０を形成することもあり、その場合には、ｎ型ソース領域８のｎ型不純物濃度が高すぎると、ｐ型連結層１０を所望の濃度にできない。このため、本実施形態の場合は、第２ソース領域８ｂのｎ型不純物濃度を例えば１．０×１０１８〜５．０×１０１９／ｃｍ３としてある。
また、上記したように、ソース電極１５は、複数の金属によって構成されており、第２ソース領域８ｂとオーミック接触させられる部分は、例えばＮｉによって構成される。その場合、第２ソース領域８ｂのうちＮｉと接触させられる部分はＮｉシリサイドとなることでオーミック接触となるが、シリサイド化される分、第２ソース領域８ｂが消失することになる。そして、シリサイド化反応によってＮｉシリサイドとなるのが０．１μｍ程度の厚さであることから、シリサイド化反応によって第２ソース領域８ｂが全域消失しないように、第２ソース領域８ｂの厚みを０．１μｍ以上としている。
ただし、第１ソース領域８ａや第２ソース領域８ｂを厚くすると、その分、トレンチゲート構造を深くまで形成することが必要になる。このため、第１ソース領域８ａの膜厚を０．５μｍ以下としており、第２ソース領域８ｂの膜厚を０．２μｍ以下としている。
また、ｐ型ベース領域６とノンドープ層７およびｎ型ソース領域８をエピタキシャル成長によって形成する場合、各部の膜厚のバラツキを小さくできる。そして、チャネル領域の形成に用いられるｐ型ベース領域６については、膜厚バラツキを小さくできることにより、チャネル長を精度良く作りこむことが可能となる。これにより、縦型ＭＯＳＦＥＴの閾値Ｖｔｈのバラツキを低減することが可能となる。
例えば、ｐ型ベース領域６をエピタキシャル成長させたのち、ｐ型ベース領域６に対してｎ型不純物を打ち返すことでノンドープ層７やｎ型ソース領域８を形成することも可能である。しかしながら、この場合、エピタキシャル成長させるときのｐ型ベース領域６の膜厚について、イオン注入によって形成するノンドープ層７およびｎ型ソース領域８の分の厚みを見込んで厚くする必要がある。エピタキシャル成長させるときの膜厚バラツキは、成長させる膜厚が厚いほど大きくなるが、イオン注入の飛程のバラツキはあまり大きくないため、イオン注入後のｐ型ベース領域６の膜厚バラツキは、エピタキシャル成長させた膜厚に対応するバラツキとなる。このため、例えばｐ型ベース領域６を１．４μｍの厚みとした場合の膜厚バラツキが±０．２１μｍであったとすると、イオン注入によってノンドープ層７およびｎ型ソース領域８を形成した後でも、ｐ型ベース領域６の膜厚バラツキは±０．２１μｍとなる。
これに対して、本実施形態のように、各部をエピタキシャル成長によって形成する場合、ｐ型ベース領域６の膜厚バラツキは、ノンドープ層７およびｎ型ソース領域８の膜厚分を含んだバラツキにはならず、ｐ型ベース領域６のみの厚みに対応したバラツキとなる。例えば、ｐ型ベース領域６の膜厚を０．４〜０．６μｍとする場合、膜厚バラツキが±０．０６〜０．０９μｍとなる。このため、各部をエピタキシャル成長によって形成することで、ｐ型ベース領域６の膜厚バラツキを抑制でき、チャネル長を精度良く作りこむことができる。
また、エピタキシャル成長によって各部を連続的に形成する場合、格子定数に不純物種・不純物濃度依存性があることから、不純物種および不純物濃度が急激に変化しないことが好ましい。これに対して、本実施形態のように、ｐ型ベース領域６の上にノンドープ層７を介してｎ型ソース領域８を形成する場合、不純物種がｐ型からすぐにｎ型に変化しないことから、不純物種が急激に変化しないようにできる。また、ｎ型ソース領域８を形成する際にも、比較的低濃度の第１ソース領域８ａを形成してから、比較的高濃度の第２ソース領域８ｂを形成することになるため、不純物濃度が急激に変化しないようにできる。
したがって、不純物種や不純物濃度が急激に変化する場合に生じる結晶欠陥を抑制することが可能となる。
〔図１０Ｅに示す工程〕
ｎ型ソース領域８の上にｐ型連結層１０の形成予定位置を開口させた図示しないマスクを配置する。そして、マスクの上からｐ型不純物をイオン注入したのち、活性化のために１５００℃以上の熱処理を行う。イオン注入する元素としては、ボロン（Ｂ）とアルミニウム（Ａｌ）のいずれか一方もしくは両方を用いている。これにより、ｎ型ソース領域８をｐ型不純物のイオン注入によって打ち返してｐ型連結層１０を形成することができる。また、ｐ型連結層１０については、ｐ型ベース領域６に接続されるようにする必要があるため、ノンドープ層７にもｐ型不純物が打ち込まれるようにし、この部分もｐ型連結層１０となるようにする。
このとき、ｐ型連結層１０のうちの第２領域１０ｂについては、ソース電極１５とオーミック接触が取れるようにする必要がある。このため、第２ソース領域８ｂのｎ型不純物濃度の２〜１０倍のドーズ量でイオン注入を行っている。ドーズ量については、第２ソース領域８ｂのｎ型不純物濃度の２倍あれば、ソース電極１５とオーミック接触させられる程度のキャリア濃度にできると考えられるが、活性化率を考慮して、２〜１０倍とするのが好ましい。
これにより、第２領域１０ｂのキャリア濃度、つまり第２ソース領域８ｂとの間でキャンセルされる分や活性化していない分を除いたキャリアとして機能する分のｐ型不純物濃度が例えば２．０×１０１８〜１．０×１０２０／ｃｍ３となるようにできる。第２領域１０ｂの不純物濃度が高いほどソース電極１５とのオーミック接触が取り易くなるが、第２領域１０ｂを形成する前の第２ソース領域８ｂについても、ソース電極１５とオーミック接触させなければならない。また、ドーズ量が多いとイオン注入による結晶欠陥の生成の原因となることから、ある程度の量に抑える必要がある。これらを加味して、第２ソース領域８ｂのｎ型不純物濃度と第２領域１０ｂのｐ型不純物濃度を設定する必要がある。このため、第２ソース領域８ｂのｎ型不純物濃度や第２領域１０ｂのうちｐ型不純物濃度を例えば１．０×１０１８〜５．０×１０１９／ｃｍ３としている。
一方、第１領域１０ａについては、ソース電極１５とオーミック接触させられる部分ではないため、第２領域１０ｂよりもｐ型不純物濃度が低くて良い。ただし、ここでは、活性化率を考慮して、第１ソース領域８ａの２〜１０倍のドーズ量のｐ型不純物をイオン注入するようにしている。
なお、ｐ型連結層１０をイオン注入によって形成する場合、イオン注入装置の出力の観点より、ｐ型不純物が注入されるノンドープ層７およびｎ型ソース領域８の合計膜厚が０．８μｍ以下となるようにすると好ましい。このようにすれば、汎用されているイオン注入装置の出力でもｐ型連結層１０をｐ型ベース領域６に達するように形成することができ、量産性を担保することが可能となる。
〔図１０Ｆに示す工程〕
ｎ型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１１の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことで、ゲートトレンチ１１を形成する。
〔図１０Ｇに示す工程〕
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１２を形成し、ゲート絶縁膜１２によってゲートトレンチ１１の内壁面上およびｎ型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ１１内にＰｏｌｙ−Ｓｉを残すことでゲート電極１３を形成する。これにより、トレンチゲート構造が完成する。
この後の工程については図示しないが、以下のような工程を行う。すなわち、ゲート電極１３およびゲート絶縁膜１２の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１４を形成する。また、図示しないマスクを用いて層間絶縁膜１４にｎ型ソース領域８およびｐ型ディープ層９を露出させるコンタクトホールを形成する。そして、層間絶縁膜１４の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１５やゲート配線層を形成する。さらに、ｎ＋型基板１の裏面側にドレイン電極１６を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。
以上説明したように、本実施形態のＳｉＣ半導体装置では、ｎ型ソース領域８を比較的低濃度とされた第１ソース領域８ａとそれよりも高濃度とされた第２ソース領域８ｂとによって構成している。このため、負荷短絡時の飽和電流値を小さくすることが可能となり、ＳｉＣ半導体装置の短絡耐量を向上させることが可能となる。
さらに、本実施形態のＳｉＣ半導体装置では、ｐ型ベース領域６と第１ソース領域８ａとの間にノンドープ層７を備えるようにしている。このため、ホットエレクトロンの生成を抑制でき、ゲート絶縁膜１２へのダメージを抑制できるという効果が得られる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
（１）例えば、上記実施形態において、ＪＦＥＴ部３および電界ブロック層４を備えると共にｎ型電流分散層５を備え、ＪＦＥＴ部３やｎ型電流分散層５がドリフト層の一部を構成する構造としている。しかしながら、これは縦型ＭＯＳＦＥＴの構成の一例を挙げたに過ぎず、ＪＦＥＴ部３および電界ブロック層４を備えない構造、ｎ型電流分散層５を備えない構造、もしくは、これら両方を備えない構造としても良い。
（２）また、上記実施形態では、ｐ型ベース領域６とノンドープ層７およびｎ型ソース領域８をエピタキシャル成長によって形成する場合について説明したが、他の手法で形成しても良い。例えば、上記実施形態と比較すると、チャネル長のバラツキが大きくなり得るが、ｐ型ベース領域６に対してｎ型不純物をイオン注入してノンドープ層７やｎ型ソース領域８を形成するようにしても良い。また、ｐ型ベース領域６の上にｎ型ソース領域８の厚み分を加えてノンドープ層７をエピタキシャル成長させ、ノンドープ層７に対してｎ型不純物をイオン注入することでｎ型ソース領域８を形成しても良い。
ただし、ノンドープ層７やｎ型ソース領域８をイオン注入によって形成する場合、ゲートトレンチ１１の側面がｎ型ソース領域８の表面に対して垂直にならない部分が生じる。具体的には、ゲートトレンチ１１を形成したときには、必要に応じて、犠牲酸化やケミカルドライエッチングを行うことで、内壁面の欠陥除去などを行うが、イオン注入ダメージがあると、その部分がダメージを受けていない部分よりも除去され易くなる。このため、ゲートトレンチ１１の入り口側において開口幅が広がり、ゲートトレンチ１１の側面がｎ型ソース領域８の表面に対して垂直にならなくなる。この点からもノンドープ層７やｎ型ソース領域８をエピタキシャル成長によって形成するのが好ましい。
（３）また、上記実施形態で示したＳｉＣ半導体装置を構成する各部の不純物濃度や厚み、幅等の各種寸法については一例を示したに過ぎない。
（４）また、上記実施形態では、ｐ型ディープ層９とｐ型連結層１０を別々に構成したが、これらを同じｐ型層によって構成しても良い。例えば、ｎ型ソース領域８の表面からノンドープ層７やｐ型ベース領域６およびｎ型電流分散層５を貫通して電界ブロック層４に達するディープトレンチを形成し、このディープトレンチ内に埋め込まれるようにｐ型層を形成する。このようにすれば、ｐ型層によってｐ型ディープ層９とｐ型連結層１０を構成することが可能となる。
（５）また、上記実施形態では、ｎ型ソース領域８を不純物濃度が異なる２つの領域、つまり第１ソース領域８ａと第２ソース領域８ｂとに区画する構造について説明したが、これらが明確に区画された構造でなくても良い。すなわち、ｎ型ソース領域８のうちのｐ型ベース領域６側がソース電極１５に接触させられる表面側よりも低不純物濃度で、かつ、表面側がソース電極１５に対してオーミック接触させられる高不純物濃度とされていれば良い。
（６）また、上記実施形態において、各不純物層の深さなどについては適宜変更可能である。例えば、図１１に示すように、第１領域１０ａが第１ソース領域８ａよりも深い位置まで形成されていたり、第２領域１０ｂが第２ソース領域８ｂおよびノンドープ層７よりも深い位置まで形成されていても良い。
（７）また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
６ ｐ型ベース領域
７ ノンドープ層
８ ｎ型ソース領域
８ａ 第１ソース領域
８ｂ 第２ソース領域
１０ ｐ型連結層
１１ ゲートトレンチ
１３ ゲート電極
１５ ソース電極
１６ ドレイン電極

Claims (9)

  1. 反転型の半導体素子を備えている炭化珪素半導体装置であって、
    炭化珪素で構成された第１または第２導電型の基板（１）と、
    前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２、３、５）と、
    前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（６）と、
    前記ベース領域の上に形成され、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（８）と、
    前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（１１）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１２）と該ゲート絶縁膜の上に配置されたゲート電極（１３）とを備えて構成され、一方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
    前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、
    前記コンタクトホールを通じて、前記ソース領域にオーミック接触させられたソース電極（１５）と、
    前記基板の裏面側に形成されたドレイン電極（１６）と、を含む前記半導体素子を備え、
    前記ソース領域は、前記ベース領域側の方が前記ソース電極にオーミック接触させられる表面側よりも低不純物濃度で構成されており、
    前記ベース領域と前記ソース領域との間には、キャリア濃度が５．０×１０ １５ ／ｃｍ ３ 以下とされたノンドープ層（７）が備えられている炭化珪素半導体装置。
  2. 前記ソース領域は、前記ベース領域側に位置する第１ソース領域（８ａ）と前記ソース電極にオーミック接触させられる第２ソース領域（８ｂ）とを有した構成とされている請求項１に記載の炭化珪素半導体装置。
  3. 前記第２ソース領域は、厚さが０．１μｍ以上とされていると共に、第２導電型不純物濃度が１．０×１０１８〜５．０×１０１９／ｃｍ３とされている請求項２に記載の炭化珪素半導体装置。
  4. 前記第１ソース領域は、厚さが０．２〜０．５μｍとされ、不純物濃度が２．０×１０１６〜１．０×１０１７／ｃｍ３とされている請求項２または３に記載の炭化珪素半導体装置。
  5. 前記ノンドープ層は、厚さが０．０５〜０．２μｍとされている請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
  6. 前記ノンドープ層および前記ソース領域の合計膜厚が０．８μｍ以下とされている請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
  7. 反転型の半導体素子を備えた炭化珪素半導体装置の製造方法であって、
    炭化珪素で構成された第１または第２導電型の基板（１）を用意することと、
    前記基板の上に、前記基板よりも低不純物濃度の第１導電型の炭化珪素からなるドリフト層（２、３、５）を形成することと、
    前記ドリフト層の上に、第２導電型の炭化珪素からなるベース領域（６）を形成することと、
    前記ベース領域の上に、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（８）を形成することと、
    前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ（１１）を、一方向を長手方向としてストライプ状に複数本形成したのち、前記ゲートトレンチの内壁面にゲート絶縁膜（１２）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（１３）を形成することでトレンチゲート構造を形成することと、
    前記ソース領域に電気的に接続されるソース電極（１５）を形成することと、
    前記基板の裏面側にドレイン電極（１６）を形成することと、を含み、
    前記ベース領域を形成すること、および、前記ソース領域を形成することでは、前記ベース領域および前記ソース領域をエピタキシャル成長によって形成し、
    前記ソース領域を形成することでは、前記ベース領域側より第１導電型不純物濃度が異なる第１ソース領域（８ａ）と前記ソース電極にオーミック接触させられる第２ソース領域（８ｂ）とを順にエピタキシャル成長によって形成し、前記第１ソース領域を前記第２ソース領域よりも低不純物濃度で形成する炭化珪素半導体装置の製造方法。
  8. 前記ベース領域を形成すること、および、前記ソース領域を形成することの間に、炭化珪素で構成されるノンドープ層（７）を形成することを含み、
    前記ベース領域を形成することと前記ノンドープ層を形成すること、および、前記ソース領域を形成することを連続的にエピタキシャル成長によって行い、
    前記ノンドープ層を形成することでは、第１導電型ドーパントおよび第２導電型ドーパントのガス導入を停止した状態で前記エピタキシャル成長を行うことで、前記ノンドープ層を厚さ０．０５〜０．２μｍで形成する請求項７に記載の炭化珪素半導体装置の製造方法。
  9. 前記ノンドープ層を形成すること、および、前記ソース領域を形成することののち、前記ソース領域の表面側から第２導電型不純物をイオン注入することで、前記ベース領域に達して、該ベース領域と前記ソース電極とを連結する第２導電型の連結層（１０）を形成することを含み、
    前記連結層を形成することでは、前記連結層のうち前記第１ソース領域に対して前記第２導電型不純物をイオン注入する部分を第１領域（１０ａ）とし、前記第２ソース領域に対して前記第２導電型不純物をイオン注入する部分を第２領域（１０ｂ）として、前記第２ソース領域の第１導電型不純物濃度の２〜１０倍のドーズ量で前記第２導電型不純物をイオン注入したのち、１５００℃以上の熱処理によって活性化することで前記第２領域を形成することを含んでいる請求項８に記載の炭化珪素半導体装置の製造方法。
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