JP7127546B2 - 半導体装置 - Google Patents

Description

本発明は、半導体素子として縦型ＭＯＳＦＥＴを有した半導体装置に関し、特に半導体材料として炭化珪素（以下、ＳｉＣという）を用いたＳｉＣ半導体装置に適用されると好適なものである。

従来より、ＭＯＳ構造の半導体素子を有した半導体装置が提案されている。例えば、ＭＯＳ構造の半導体素子として、大電流が流せるようにチャネル密度を高くしたトレンチゲート構造を有する縦型ＭＯＳＦＥＴがある。このＭＯＳＦＥＴは、ｎ^＋型基板上に形成したｎ型ドリフト層の上にｐ型ベース領域とｎ型ソース領域とが順に形成され、ｎ型ソース領域の表面からｐ型ベース領域を貫通してｎ型ドリフト層に達するように複数本のトレンチゲート構造が形成された構造とされる。

このような縦型ＭＯＳＦＥＴでは、各トレンチゲート構造の間にｐ型ディープ層が備えられ、ｐ型ディープ層とｎ型ドリフト層とのＰＮ接合によって内蔵ダイオード（以下、内蔵ＦＷＤという）が構成されるようにしてある。これにより、縦型ＭＯＳＦＥＴがインバータなどに適用された場合に、逆導通時の際に、内蔵ＦＷＤが還流ダイオード（以下、還流ＦＷＤという）として機能させられるようにしている。このように内蔵ＦＷＤを還流ＦＷＤとして機能させることで、縦型ＭＯＳＦＥＴの性能を落とさなくても良く、それに加えて、例えばＳＢＤ（ショットキーバリアダイオード）などの外付けの還流ＦＷＤを無くせるため、部品点数の削減が可能となる。

ここで、内蔵ＦＷＤがダイオード動作させられた場合、ｐ型ベース領域側からｎ^－型ドリフト層中に拡散した少数キャリアとなる正孔とｎ^－型ドリフト層中の電子が再結合する。このときの再結合エネルギーによって、エピタキシャル膜で構成されたｎ^－型ドリフト層中の基底面転位（以下、ＢＰＤという）が拡大してシングルショックレースタッキングフォルト（以下、ＳＳＳＦという）という積層欠陥になる。ＢＰＤは線状欠陥であるために、半導体装置のセル領域内における占有面積が狭く、素子動作に及ぼす影響が殆ど無いが、ＳＳＳＦになると、積層欠陥となるためにセル領域内における占有面積が広くなり、素子動作に及ぼす影響が大きくなる。具体的には、内蔵ＦＷＤの順方向電圧Ｖｆが高くなり、発熱が生じて素子破壊に至る可能性がある。特に、内蔵ＦＷＤに対して非常に大きな電流、具体的には３００Ａ／ｃｍ^２以上の大電流が流れると、正孔がｎ^－型ドリフト層の下方に位置するｎ^＋型基板などに到達してしまう。ｎ^＋型基板ではｎ^－型ドリフト層よりも大幅に欠陥密度が大きくなっていることから、尚更に積層欠陥の占有面積が広くなって、素子動作に及ぼす影響が大きくなるという報告もなされている。

そこで、このような課題を解決するものとして、特許文献１に、再結合促進層を備えた構造が提案されている。具体的には、ｎ^－型ドリフト層とｎ^＋型基板との間に、キャリアライフタイムを短くするために、ｎ^－型ドリフト層よりもｎ型不純物濃度が高い１×１０^１８ｃｍ^－３以上の濃度とされた再結合促進層を形成している。このような構造とすることで、キャリアライフタイムが短い高濃度層での再結合を促進することができ、少数キャリアが基板に到達しにくくなるため、転位から面欠陥への拡張を抑制することが可能となる。

特開２０１６－２１３４７３号公報

しかしながら、特許文献１の構造では、再結合促進層を追加で備えることになるため、その分の内部抵抗が増加し、オン抵抗が高くなるという課題を発生させる。

本発明は上記点に鑑みて、追加の再結合促進層を備えなくても、積層欠陥の拡張を抑制して素子への影響を抑制しつつ、オン抵抗の増大を抑制することが可能な縦型ＭＯＳＦＥＴを有する半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の半導体装置は、第１または第２導電型の半導体基板（１）と、半導体基板の上に形成され、半導体基板よりも低不純物濃度の第１導電型半導体で構成された第１導電型層（２）と、第１導電型層の上に形成され、第１導電型層よりも高濃度の第１導電型の半導体からなる電流分散層（５）と、電流分散層の上に形成された第２導電型の半導体からなるベース領域（６）と、ベース領域の上に形成され、第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、ソース領域の表面からベース領域よりも深く形成されたゲートトレンチ（１１）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１２）と該ゲート絶縁膜の上に配置されたゲート電極（１３）とを備えて構成され、一方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、コンタクトホールを通じて、ソース領域およびベース領域に電気的に接続されたソース電極（１５）と、半導体基板の裏面側に形成されたドレイン電極（１６）と、を含む縦型ＭＯＳＦＥＴを備えている。このような構成において、ゲート電極へのゲート電圧の印加に基づいてトレンチゲート構造の側面に位置するベース領域にチャネル領域が形成されて縦型ＭＯＳＦＥＴをオンさせ、ゲート電圧の印加を停止することで縦型ＭＯＳＦＥＴをオフする動作を行い、縦型ＭＯＳＦＥＴをオフする際に、電流分散層をコレクタ、ベース領域をベース、ソース領域をエミッタとする寄生ｎｐｎトランジスタが動作する。

このように、逆導通時に、寄生ｎｐｎトランジスタが作動させられるようにしている。このため、寄生ｎｐｎトランジスタ側に逆導通時の電流が流されるようにでき、内蔵ＦＷＤに流れる電流を少なくできる。これにより、少数キャリアの注入が抑制され、第１導電型層に辿り着くキャリアが減少するため、第１導電型層中において正孔と電子が再結合して発生する再結合エネルギーを減少させられる。したがって、ＢＰＤが拡大してＳＳＳＦという積層欠陥が発生することを抑制することが可能となり、縦型ＭＯＳＦＥＴの動作に及ぼす影響を抑制することができる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態にかかるＳｉＣ半導体装置の断面図である。 図１に示すＳｉＣ半導体装置の斜視断面図である。 ｎｐｎトランジスタの回路図である。 ｎｐｎトランジスタの動作説明図である。 ｎ^＋型基板へ達するホール密度と電流増幅率β_Ｒとの関係についてシミュレーションにより調べた結果を示す図である。 ｎ型電流分散層のｎ型不純物濃度に対する依存性を示す図である。 ｎ型電流分散層の厚みに対する依存性を示す図である。 ｐ型ベース領域のｐ型不純物濃度に対する依存性を示す図である。 ｐ型ベース領域の厚みに対する依存性を示す図である。 ドレイン－ソース間電流Ｉｄｓを変化させたときのホール密度の変化を示す図である。 図１に示すＳｉＣ半導体装置の製造工程を示した斜視断面図である。 図８Ａに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。 図８Ｂに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。 図８Ｃに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。 図８Ｄに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。 図８Ｅに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。 図８Ｆに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。 第２実施形態にかかるＳｉＣ半導体装置の一部を抽出した断面図である。 第３実施形態にかかるＳｉＣ半導体装置の一部を抽出した断面図である。 ｎ型ソース領域の形成割合を変化させたときの電流密度と正孔密度との関係を示す図である。 第４実施形態にかかるＳｉＣ半導体装置の一部を抽出した断面図である。 第５実施形態にかかるＳｉＣ半導体装置の一部を抽出した断面図である。 第５実施形態の変形例にかかるＳｉＣ半導体装置の一部を抽出した断面図である。 第６実施形態にかかるＳｉＣ半導体装置の一部を示した斜視断面図である。 第７実施形態にかかるＳｉＣ半導体装置の一部を示した斜視断面図である。 第８実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体材料としてＳｉＣを用いたＳｉＣ半導体装置を例に挙げて説明する。本実施形態のＳｉＣ半導体装置は、半導体素子として、図１および図２に示すトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたものである。これらの図に示す縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下では、図１および図２に示すように、縦型ＭＯＳＦＥＴの幅方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの奥行方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向として説明する。

図１および図２に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ^＋型基板１が半導体基板として用いられている。ｎ^＋型基板１の主表面上にＳｉＣからなるｎ^－型層２が形成されている。ｎ^＋型基板１は、表面が（０００１）Ｓｉ面とされ、例えばｎ型不純物濃度が５．９×１０^１８／ｃｍ^３とされ、厚さが１００μｍとされている。ｎ^－型層２は、例えばｎ型不純物濃度が７．０×１０^１５～１．０×１０^１６／ｃｍ^３とされ、厚さが８．０μｍとされている。

ｎ^－型層２の上には、ＳｉＣからなるＪＦＥＴ部３と電界ブロック層４が形成されており、ｎ^－型層２は、ｎ^＋型基板１から離れた位置においてＪＦＥＴ部３と連結されている。

ＪＦＥＴ部３と電界ブロック層４は、飽和電流抑制層を構成するものであり、共に、Ｘ方向に延設され、Ｙ方向において交互に繰り返し並べられて配置された線状部分を有している。つまり、ｎ^＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と電界ブロック層４は、それぞれ複数の短冊状、つまりストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。

なお、本実施形態の場合、ＪＦＥＴ部３が電界ブロック層４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は電界ブロック層４の下方において連結した状態になっており、ＪＦＥＴ部３のうちストライプ状とされている各部はそれぞれ複数の電界ブロック層４の間に配置された状態となっている。

ＪＦＥＴ部３のうちストライプ状とされている部分の各部、つまり各短冊状の部分は、幅が例えば０．２５μｍ、形成間隔となるピッチが例えば０．６～２．０μｍとされている。また、ＪＦＥＴ部３の厚みは、例えば１．５μｍとされており、ｎ型不純物濃度は、ｎ^－型層２よりも高くされていて、例えば５．０×１０^１７～２．０×１０^１８／ｃｍ^３とされている。

電界ブロック層４は、電界緩和層の一部となる下部を構成する部分であり、ｐ型不純物層によって構成されている。上記したように、電界ブロック層４は、ストライプ状とされている。このストライプ状とされた電界ブロック層４の各短冊状の部分は、ＭＯＳＦＥＴのオンオフ切替えの際などにドレイン電圧Ｖｄが高電圧となっても完全空乏化しないように幅や深さおよびｐ型不純物濃度が設定されている。たとえば、電界ブロック層４の各短冊状の部分は、幅が０．１５μｍ、厚みが１．４μｍ、ｐ型不純物濃度が３．０×１０^１７～１．０×１０^１８／ｃｍ^３とされている。本実施形態の場合、電界ブロック層４は、深さ方向においてｐ型不純物濃度が一定とされている。また、電界ブロック層４は、ｎ^－型層２と反対側の表面がＪＦＥＴ部３の表面と同一平面とされている。

さらに、ＪＦＥＴ部３および電界ブロック層４の上には、ＳｉＣからなるｎ型電流分散層５が形成されている。ｎ型電流分散層５は、後述するようにチャネルを通じて流れる電流がＸ方向に拡散できるようにする層であり、例えば、ｎ^－型層２よりもｎ型不純物濃度が高くされている。本実施形態では、ｎ型電流分散層５は、Ｙ方向を長手方向として延設されており、ｎ型不純物濃度がＪＦＥＴ部３と同じかそれよりも高くされ、例えば厚みが０．３～２．０μｍとされている。また、ｎ型電流分散層５は、ｎ型不純物濃度が２．０×１０^１６／ｃｍ^３以上、ここでは２．０×１０^１６～５．０×１０^１７／ｃｍ^３とされている。ｎ型電流分散層５のｎ型不純物濃度および厚みは、後述するように逆導通時に内蔵ＦＷＤに流れる電流を制限させるためのパラメータとなるものである。

なお、ここでは、ドリフト層を、便宜的にｎ^－型層２、ＪＦＥＴ部３およびｎ型電流分散層５に分けて説明しているが、これらは共にドリフト層を構成する部分であり、互いに連結されている。

ｎ型電流分散層５の上にはＳｉＣからなるｐ型ベース領域６が形成されている。また、ｐ型ベース領域６の下方において、具体的にはＪＦＥＴ部３と電界ブロック層４の表面からｐ型ベース領域６の間であって、ｎ型電流分散層５が形成されていない部分に、ｐ型ディープ層７が形成されている。ｐ型ディープ層７は、電界緩和層のうち一部となる上部を構成する部分である。本実施形態では、ｐ型ディープ層７は、ＪＦＥＴ部３のうちのストライプ状の部分や電界ブロック層４の長手方向に対して交差する方向、ここではＹ方向を長手方向として延設され、Ｘ方向においてｎ型電流分散層５と交互に複数本並べられたレイアウトとされている。このｐ型ディープ層７を通じて、ｐ型ベース領域６や電界ブロック層４が電気的に接続されている。ｎ型電流分散層５やｐ型ディープ層７の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてある。

さらに、ｐ型ベース領域６の上にはｎ型ソース領域８が形成されている。ｎ型ソース領域８は、ｐ型ベース領域６のうち後述するトレンチゲート構造と対応する部分に形成されており、トレンチゲート構造の両側それぞれに形成されている。

ｐ型ベース領域６は、電界ブロック層４よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、ｐ型不純物濃度が０．５×１０^１７～４．０×１０^１７／ｃｍ^３以下、例えば３×１０^１７／ｃｍ^３とされ、厚さが０．３～０．８μｍとされている。このｐ型ベース領域６のｐ型不純物濃度および厚みも、後述するように逆導通時に内蔵ＦＷＤに流れる電流を制限させるためのパラメータとなるものである。

ｐ型ディープ層７は、厚みがｎ型電流分散層５と等しくされており、ｐ型不純物濃度は任意であるが、例えば電界ブロック層４と等しくされている。ｎ型ソース領域８は、後述するソース電極１５とのコンタクトを取るための領域であり、ｎ^－型層２よりもｎ型不純物が高濃度とされている。ｎ型ソース領域８は、例えばｎ型不純物濃度が１．０×１０^１８～５．０×１０^１９／ｃｍ^３とされ、厚みが０．３～０．７μｍとされている。

さらに、ｐ型ベース領域６上のうちｐ型ディープ層７と対応する位置、換言すればｎ型ソース領域８と異なる位置であってｎ型ソース領域８を挟んでトレンチゲート構造と反対側の位置に、ｐ型連結層１０が形成されている。ｐ型連結層１０は、ｐ型ベース領域６と後述するソース電極１５とを連結することで電気的に接続するための層である。

ｐ型連結層１０は、コンタクト領域としてソース電極１５に接触させられる部分である。例えば、ｐ型連結層１０は、ｐ型不純物濃度が２．０×１０^１８～１．０×１０^２０／ｃｍ^３と高濃度に設定され、厚みが０．２～０．３μｍとされている。

さらに、ｎ型ソース領域８およびｐ型ベース領域６を貫通してｎ型電流分散層５に達するように、例えば幅が０．４μｍ、深さがｐ型ベース領域６とｎ型ソース領域８の合計膜厚よりも０．２～０．４μｍ深くされたゲートトレンチ１１が形成されている。このゲートトレンチ１１の側面と接するように上述したｐ型ベース領域６およびｎ型ソース領域８が配置されている。ゲートトレンチ１１は、図２のＸ方向を幅方向、ＪＦＥＴ部３や電界ブロック層４の長手方向と交差する方向、ここではＹ方向を長手方向、Ｚ方向を深さ方向とする短冊状のレイアウトで形成されている。そして、ゲートトレンチ１１は、複数本がＸ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域６およびｎ型ソース領域８が配置されている。また、各ゲートトレンチ１１の中間位置に、ｐ型ディープ層７やｐ型連結層１０が配置されている。

このゲートトレンチ１１の側面の位置において、ｐ型ベース領域６は、縦型ＭＯＳＦＥＴの作動時にｎ型ソース領域８とｎ型電流分散層５との間を繋ぐチャネル領域を形成する。このチャネル領域を含むゲートトレンチ１１の内壁面は、ゲート絶縁膜１２で覆われている。ゲート絶縁膜１２の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１３が形成されており、これらゲート絶縁膜１２およびゲート電極１３によってゲートトレンチ１１内が埋め尽くされ、トレンチゲート構造が構成されている。

また、ｎ型ソース領域８の表面やゲート電極１３の表面には、層間絶縁膜１４を介してソース電極１５や図示しないゲート配線層などが形成されている。ソース電極１５やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ型ソース領域８と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型連結層１０と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１５は、層間絶縁膜１４上に形成されることでＳｉＣ部分と電気的に絶縁されているが、層間絶縁膜１４に形成されたコンタクトホールを通じて、ｎ型ソース領域８およびｐ型連結層１０と電気的に接触させられている。そして、ｐ型連結層１０を通じてｐ型ベース領域６やｐ型ディープ層７および電界ブロック層４が接続されていることから、これらがすべてソース電位とされるようになっている。

一方、ｎ^＋型基板１の裏面側にはｎ^＋型基板１と電気的に接続されたドレイン電極１６が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。

このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを２Ｖとした状態で、ゲート電極１３に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、縦型ＭＯＳＦＥＴは、ゲート電圧Ｖｇが印加されることにより、ゲートトレンチ１１に接する部分のｐ型ベース領域６にチャネル領域を形成する。これにより、ｎ型ソース領域８とｎ型電流分散層５との間が導通する。したがって、縦型ＭＯＳＦＥＴがオンし、ｎ^＋型基板１より、ｎ^－型層２とＪＦＥＴ部３およびｎ型電流分散層５にて構成されるドリフト層を通じ、さらにチャネル領域からｎ型ソース領域８を通じて、ドレイン－ソース間に電流を流すという動作を行う。また、ゲート電圧Ｖｇへの印加を停止することでチャネル領域が無くなり、ｎ型ソース領域８とｎ型電流分散層５との間が非導通となって、縦型ＭＯＳＦＥＴがオフされ、ドレイン－ソース間への電流の流れが停止される。

このような半導体装置における縦型ＭＯＳＦＥＴを上アームと下アームそれぞれに配置したインバータ回路等に適用すると、典型的には、縦型ＭＯＳＦＥＴに内蔵される内蔵ＦＷＤが還流ＦＷＤとして働く。すなわち、ｎ^－型層２などドリフト層を構成するｎ型層と電界ブロック層４やｐ型ベース領域６もしくはｐ型ディープ層７を含むｐ型層とによるＰＮ接合によって内蔵ＦＷＤが構成され、これが還流ＦＷＤとして働く。

インバータ回路等は、直流電源を用いつつ交流モータ等の負荷に対して交流電流を供給する際に用いられる。例えば、インバータ回路等は、直流電源に対して上アームと下アームを直列接続したブリッジ回路を複数個並列接続し、各ブリッジ回路の上アームと下アームを交互に繰り返しオンオフさせることで、これらの間に接続される負荷に対して交流電流を供給する。

具体的には、インバータ回路等の各ブリッジ回路では、上アームの縦型ＭＯＳＦＥＴをオン、下アームの縦型ＭＯＳＦＥＴをオフすることで負荷に対して電流供給を行う。そして、その後に、上アームの縦型ＭＯＳＦＥＴをオフ、下アームの縦型ＭＯＳＦＥＴをオンして電流供給を停止する。各アームの縦型ＭＯＳＦＥＴのオンオフの切り替えの際には、オフされる側の縦型ＭＯＳＦＥＴに備えられる内蔵ＦＷＤが還流ＦＷＤとして働き、還流電流をソース－ドレイン間に流すという逆導通時の動作を行う。このようにして、インバータ回路等による負荷の交流駆動が行われる。

ただし、本実施形態のＳｉＣ半導体装置では、逆導通時に内蔵ＦＷＤが還流ＦＷＤとして機能させられるが、それと並行して、寄生ｎｐｎトランジスタが作動させられるようになっている。寄生ｎｐｎトランジスタは、ｎ型ソース領域８がエミッタ、ｐ型ベース領域６がベース、ｎ型電流分散層５がコレクタとして機能するｎｐｎトランジスタである。この寄生ｎｐｎトランジスタが逆導通時に作動されられることで、寄生ｎｐｎトランジスタ側に逆導通時の電流が流されるようにでき、内蔵ＦＷＤに流れる電流を少なくできる。これにより、少数キャリアとなる正孔の注入が抑制され、ｎ^－型層２に辿り着く正孔が減少するため、ｎ^－型層２中において正孔と電子が再結合して発生する再結合エネルギーを減少させられる。したがって、ＢＰＤが拡大してＳＳＳＦという積層欠陥が発生することを抑制することが可能となり、縦型ＭＯＳＦＥＴの動作に及ぼす影響を抑制することができる。

具体的には、上記したように、ｎ型電流分散層５のｎ型不純物濃度および厚みと、ｐ型ベース領域６のｐ型不純物濃度および厚みを調整することで、寄生ｎｐｎトランジスタが作動させられるようにしている。

一般的に、図３Ａの回路図で表されるｎｐｎトランジスタの動作領域については、図３Ｂのように表される。すなわち、縦軸をベース－エミッタ間電圧Ｖ_ＢＥ、横軸をベース－コレクタ間電圧Ｖ_ＢＣとしたＸＹ座標によってｎｐｎトランジスタの動作領域が区画されている。Ｖ_ＢＥ＞０、Ｖ_ＢＣ＜０の場合は通常動作領域、Ｖ_ＢＥ＞０、Ｖ_ＢＣ＞０の場合はサチュレーション領域、Ｖ_ＢＥ＜０、Ｖ_ＢＣ＜０の場合はカットオフ領域、Ｖ_ＢＥ＜０、Ｖ_ＢＣ＞０の場合は逆導通動作領域となっている。

本実施形態の縦型ＭＯＳＦＥＴにおいては、上記したように、ｐ型ベース領域６がベース、ｎ型ソース領域８がエミッタ、ｎ型電流分散層５がコレクタにそれぞれ相当する。

本実施形態の縦型ＭＯＳＦＥＴは、オンさせられる際には、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを２Ｖとした状態で、ゲート電極１３に対して２０Ｖのゲート電圧Ｖｇを印加している。ここで、ベースおよびエミッタがソース電圧Ｖｓ、コレクタがドレイン電圧Ｖｄに相当する。このため、この状態においては、Ｖ_ＢＥ＝０、Ｖ_ＢＣ＜０となり、寄生ｎｐｎトランジスタは動作せず、ゲート電圧Ｖｇの印加によってトレンチゲート構造の側面に位置するｐ型ベース領域６に形成されるチャネル領域を通じて電流が流れる。

一方、縦型ＭＯＳＦＥＴがオンからオフに切り替えられると、ソース電圧Ｖｓが０Ｖ、ドレイン電圧Ｖｄが－５Ｖに切り替わる。また、ｐ型ベース領域６はソース電圧Ｖｓに設定されることになるが、実際にはｐ型ベース領域６の内部抵抗やソース電極１５とのコンタクト抵抗の影響による電圧降下により、－１～－３Ｖ程度が印加されることになる。このため、この状態においては、Ｖ_ＢＥ＝Ｖ_Ｂ－Ｖ_Ｅ＝（－１～－３Ｖ）－０Ｖ＝－１～－３Ｖ＜０、Ｖ_ＢＣ＝Ｖ_Ｂ－Ｖ_Ｃ＝（－１～－３Ｖ）－（－５Ｖ）＝２～４Ｖ＞０となる。したがって、Ｖ_ＢＥ＜０、Ｖ_ＢＣ＞０となり、逆導通動作領域において寄生ｎｐｎトランジスタが作動させられる。

このように、縦型ＭＯＳＦＥＴがオンからオフに切り替えられると、寄生ｎｐｎトランジスタを作動させることが可能となる。したがって、内蔵ＦＷＤに加えて寄生ｎｐｎトランジスタ側にも電流が流れるようにできることから、内蔵ＦＷＤに流れる電流を少なくでき、上記効果を得ることが可能となる。

ここで、このように寄生ｎｐｎトランジスタを作動させるためには、寄生ｎｐｎトランジスタが作動し易くなるように、ｎ型電流分散層５のｎ型不純物濃度および厚みと、ｐ型ベース領域６のｐ型不純物濃度および厚みを調整することが必要である。そして、逆導通動作時の電流増幅率β_Ｒは通常動作時と比較して小さな値になるが、寄生ｎｐｎトランジスタを動作させ易くするためには、逆導通動作時の電流増幅率β_Ｒをできるだけ大きな値となるようにして電子電流を増加させることが必要である。逆導通動作時の電流増幅率β_Ｒは、以下のようにして導出される。

まず、エミッタ電流Ｉ_Ｅは、数式１のように表される。この数式１において、Ｉ_Ｓは、逆方向飽和電流を意味しており、数式２で表される。Ｖ_ＢＣは、ベース－コレクタ間電圧、Ｖｔｈは、室温を２６℃程度と想定した場合の熱電圧である。ただし、Ｖｔｈ＝ｑ／ｋＴであり、ｑは素電荷、ｋはボルツマン係数、Ｔは絶対温度である。

数式１は、コレクタに相当するｎ型電流分散層５側からベースに相当するｐ型ベース領域６、エミッタに相当するｎ型ソース領域８へ注入された電子がエミッタ側へ吐き出される量、つまりエミッタ電流Ｉ_Ｅのベース－コレクタ間電圧依存性を示している。逆方向飽和電流Ｉ_Ｓは、ＰＮ接合が逆バイアスされた際に流れる電流であり、エミッタ電流Ｉ_Ｅは、逆方向飽和電流Ｉ_Ｓに対して指数関数ｅ^{［ＶＢＣ／Ｖｔｈ］}を掛けた値として算出される。なお、数式２中において、Ａ_Ｃは、ＰＮ接合部において電流が流れる部分の有効断面積、ｎ_ＰＢ０は、ｐ型ベース領域６に注入された電子密度、Ｄ_ｎは、ｐ型ベース領域６での少数キャリアとなる電子の拡散係数、Ｗ_Ｂはｐ型ベース領域６の厚さである。

また、ベース電流Ｉ_Ｂは、数式３のように表される。この数式３は、電流増幅率β_Ｒ［無次元単位］を含む式である。また、逆方向飽和電流Ｉ_Ｓおよび電流増幅率β_Ｒと各パラメータとの関係は、数式４のように表される。なお、数式４において、Ｐ_ｎＣ０は、コレクタに相当するｎ型電流分散層５に注入されたホール密度であり、Ｄ_Ｐは、ｎ型電流分散層５での小数キャリアとなるホールの拡散係数、Ｗ_Ｃは、ｎ型電流分散層５の厚さである。

そして、コレクタ電流Ｉ_Ｃは、エミッタ電流Ｉ_Ｅとベース電流Ｉ_Ｂとを合わせた値となることから、数式１～数式４に基づいて、次の数式５が導出される。

そして、数式５を電流増幅率β_Ｒの式に直すと、電流増幅率β_Ｒと各パラメータとの関係を表す数式６が導出される。なお、数式６において、Ｎ_ｄＣは、ｎ型電流分散層５のｎ型不純物濃度、Ｎ_ａＢは、ｐ型ベース領域６のｐ型不純物濃度である。数式６の等式で表される各辺を左から第１辺、第２辺、第３辺、第４辺と呼ぶとすると、第３辺から第４辺への式の変形は、熱平衡状態においてｐｎ積が一定になるという法則を使用している。

そして、典型的には、逆導通動作時の電流増幅率β_Ｒは、通常動作時の電流増幅率β_Ｆと比較して十分に小さく、５以下の値となるが、ＢＰＤの拡大を抑制するためには、ある程度大きな値に設定される必要がある。具体的に、シミュレーションにより、ｎ^＋型基板１へ達するホール密度と電流増幅率β_ＲからＤｎ、Ｄｐを除いた数の関係について調べた。図４は、その結果を示している。Ｄｎ、Ｄｐは拡散係数と呼ばれ、主にベース層内の電子のライフタイム、電流分散層中のホールのライフタイムで決定されるが、それぞれの層をエピ成長で形成している場合はそれぞれのライフタイムが長く、Ｄｎ、Ｄｐはシミュレータの欠陥がない場合の係数と同様になる。そのため、Ｄｎ、Ｄｐはシミュレータで標準的に使用されているバルク移動度（電子、正孔）×Ｖｔｈという関係を利用して計算されており、その分を除外した電流増幅率β_Ｒを記載している。

この図に示されるように、電流増幅率β_Ｒが低くなるほどｎ^＋型基板１へ達するホール密度が高くなる。ＢＰＤの拡大は、ホール密度が１×１０^１７ｃｍ^－３を閾値として発生し、ホール密度が高くなるほど拡大が大きくなる。このため、ホール密度が閾値を超えないようにすることが好ましく、そのようなホール密度とするために、電流増幅率β_Ｒが０．０１以上になることが好ましい。

そして、電流増幅率β_Ｒを高く、換言すればホール密度を低くするには、ｎ型電流分散層５のｎ型不純物濃度および厚みと、ｐ型ベース領域６のｐ型不純物濃度および厚みを調整すれば良い。シミュレーションにより、ホール密度について、ｎ型電流分散層５のｎ型不純物濃度および厚みと、ｐ型ベース領域６のｐ型不純物濃度および厚みそれぞれに対する依存性を調べた。

図５Ａは、ｎ型電流分散層５の厚みに対する依存性、図５Ｂは、ｎ型電流分散層５のｎ型不純物濃度に対する依存性を調べた結果を示している。また、図６Ａは、ｐ型ベース領域６のｐ型不純物濃度に対する依存性、図６Ｂは、ｐ型ベース領域６の厚みに対する依存性を調べた結果を示している。

図５Ａについては、ｎ型電流分散層５の厚さを０．６μｍ、ｐ型ベース領域６のｐ型不純物濃度を２．５×１０^１７ｃｍ^－３、厚さを０．６μｍとし、ｎ型電流分散層５のｎ型不純物濃度を変化させてシミュレーションを行っている。図５Ｂについては、ｎ型電流分散層５のｎ型不純物濃度を２×１０^１７ｃｍ^－３、ｐ型ベース領域６のｐ型不純物濃度を２．５×１０^１７ｃｍ^－３、厚さを０．６μｍとし、ｎ型電流分散層５の厚さを変えてシミュレーションを行っている。図６Ａについては、ｎ型電流分散層５のｎ型不純物濃度を２×１０^１７ｃｍ^－３、厚さを０．６μｍ、ｐ型ベース領域６のｐ型不純物濃度を２．５×１０^１７ｃｍ^－３とし、ｐ型ベース領域６の厚さを変えてシミュレーションを行っている。図６Ｂについては、ｎ型電流分散層５のｎ型不純物濃度を２×１０^１７ｃｍ^－３、厚さを０．６μｍ、ｐ型ベース領域６の厚さを０．６μｍとし、ｐ型ベース領域６のｐ型不純物濃度を変えてシミュレーションを行っている。なお、いずれの場合についても、他の部分のパラメータについては、縦型ＭＯＳＦＥＴの構成の説明において記載した範囲内のものとしてある。

これらの図に示されるように、ホール密度は、ｎ型電流分散層５のｎ型不純物濃度および厚みと、ｐ型ベース領域６のｐ型不純物濃度および厚みに応じて変化することから、これらに対して依存性を有している。具体的には、ｎ型電流分散層５の厚みが厚くなるほど、もしくは、ｎ型不純物濃度が高くなるほどホール密度が低くなる。また、ｐ型ベース領域６の厚みが薄くなるほど、もしくは、ｐ型不純物濃度が高くなるほどホール密度が低くなる。したがって、ホール密度を小さくできるように、ｎ型電流分散層５のｎ型不純物濃度を低く、厚みを厚く、もしくはｐ型ベース領域６のｐ型不純物濃度を低く、厚みを薄くというように、これらの条件の少なくとも１つを調整する。これにより、ホール密度を小さくすることが可能となり、電流増幅率β_Ｒを高くできて、寄生ｎｐｎトランジスタを作動させ易くすることができる。

したがって、本実施形態では、ｎ型電流分散層５のｎ型不純物濃度および厚みと、ｐ型ベース領域６のｐ型不純物濃度および厚みを調整し、上記した数式６を満たしつつ、電流増幅率β_Ｒ≧０．０１が得られるようにしている。具体的には、ｎ型電流分散層５については、ｎ型不純物濃度が２．０×１０^１６／ｃｍ^３以上、厚みが０．５μｍ以上となるようにしてある。また、ｐ型ベース領域６については、ｐ型不純物濃度が４．０×１０^１７／ｃｍ^３以下、厚さが０．６μｍ以下とされている。これにより、寄生ｎｐｎトランジスタを作動させ易くすることが可能となり、内蔵ＦＷＤに流れる電流を減少させられ、上記効果を得ることが可能となる。

さらに、本実施形態のＳｉＣ半導体装置には、ＪＦＥＴ部３および電界ブロック層４を備えてある。このため、縦型ＭＯＳＦＥＴの動作時には、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持できる構造とすることが可能となる。具体的には、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。

まず、ドレイン電圧Ｖｄが例えば５Ｖのように通常作動時に印加される電圧である場合には、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層は、ＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部３内へ空乏層が伸びても電流経路が確保される。そして、ＪＦＥＴ部３のｎ型不純物濃度がｎ^－型層２よりも高くされていて、電流経路を低抵抗に構成できるため、低オン抵抗を図ることが可能となる。

また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層がＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも伸びる。そして、ｎ型電流分散層５よりも先にＪＦＥＴ部３が即座にピンチオフされる。このとき、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部３がピンチオフされるように、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度を設定している。したがって、低いドレイン電圧ＶｄでもＪＦＥＴ部３をピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部３が即座にピンチオフされるようにすることで、低飽和電流を維持することができ、更に負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。

このように、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、更に低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。

さらに、ＪＦＥＴ部３を挟み込むように電界ブロック層４を備えることで、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ^－型層２に伸びてくる空乏層の伸びが電界ブロック層４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１２に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１２が破壊されることを抑制できるため、高耐圧化で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ドリフト層の一部を構成するｎ^－型層２やＪＦＥＴ部３のｎ型不純物濃度を比較的高くすることができ、低オン抵抗化を図ることが可能となる。

また、本実施形態のＳｉＣ半導体装置では、トレンチゲート構造に対して電界ブロック層４を構成する各短冊状の部分が交差するように配置されている。このため、ｎ^－型層２側から見て、電界ブロック層４によってトレンチゲート構造の一部が覆われて隠れるレイアウトになる。そして、電界ブロック層４はソース電位とされていることから、トレンチゲート構造のうち電界ブロック層４で覆われている部分については、底部もｐ型ベース領域６からの突出部の両側面も、両方共に、ゲート－ドレイン間容量Ｃｇｄに含まれなくなる。このため、ゲート－ドレイン間容量Ｃｇｄを低減できて、低帰還容量を実現することが可能となる。よって、スイッチング特性を良好にすることが可能となる。

以上説明したように、本実施形態では、逆導通時に、内蔵ＦＷＤに加えて寄生ｎｐｎトランジスタが作動させられるようにしている。このため、寄生ｎｐｎトランジスタ側に逆導通時の電流が流されるようにでき、内蔵ＦＷＤに流れる電流を少なくできる。これにより、少数キャリアとなる正孔の注入が抑制され、ｎ^－型層２に辿り着く正孔が減少するため、ｎ^－型層２中において正孔と電子が再結合して発生する再結合エネルギーを減少させられる。したがって、ＢＰＤが拡大してＳＳＳＦという積層欠陥が発生することを抑制することが可能となり、縦型ＭＯＳＦＥＴの動作に及ぼす影響を抑制することができる。

参考として、内蔵ＦＷＤが動作しない従来構造と、本実施形態のように内蔵ＦＷＤが動作する構造とについて、ドレイン－ソース間電流Ｉｄｓを変化させたときのホール密度の変化を確認した。具体的には、ｎ型電流分散層５から１μｍ下方位置でのホール密度を確認した。図７は、その結果を示している。ＢＰＤが拡大して積層欠陥となり得るホール密度は、上記したように１×１０^１７ｃｍ^－３である。

通常、逆導通動作時に流れ得るドレイン－ソース間電流Ｉｄｓは、－１０００～－７００［Ａ／ｃｍ^２］程度であるが、本実施形態の構造の場合、－２０００［Ａ／ｃｍ^２］まで閾値を超えないようにできる。これに対して、従来構造の場合、通常の逆導通動作時のようにソース－ドレイン間電流Ｉｄｓ－１０００～－７００［Ａ／ｃｍ^２］程度であっても閾値を超えていた。このように、本実施形態の構造によれば、ホール密度を低下させられ、上記効果が得られることが判る。

次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図８Ａ～図８Ｇに示す製造工程中の断面図を参照して説明する。

〔図８Ａに示す工程〕
まず、半導体基板として、ｎ^＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ^＋型基板１の主表面上にＳｉＣからなるｎ^－型層２を形成する。このとき、ｎ^＋型基板１の主表面上に予めｎ^－型層２を成長させてある所謂エピ基板を用いても良い。そして、ｎ^－型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させるか、もしくはｎ^－型層２に対してｎ型不純物をイオン注入することでＪＦＥＴ部３を形成する。

なお、エピタキシャル成長については、ＳｉＣの原料ガスとなるシランやプロパンに加えて、ｎ型ドーパントとなるガス、例えば窒素ガスを導入することで行っている。

〔図８Ｂに示す工程〕
ＪＦＥＴ部３の表面に、マスク１７を配置したのち、マスク１７をパターニングして電界ブロック層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入することで、電界ブロック層４を形成する。その後、マスク１７を除去する。

なお、ここでは、電界ブロック層４をイオン注入によって形成しているが、イオン注入以外の方法によって電界ブロック層４を形成しても良い。例えば、ＪＦＥＴ部３を選択的に異方性エッチングすることで電界ブロック層４と対応する位置に凹部を形成し、この上にｐ型不純物層をエピタキシャル成長させた後、ＪＦＥＴ部３の上に位置する部分においてｐ型不純物層を平坦化して電界ブロック層４を形成する。このように、電界ブロック層４をエピタキシャル成長によって形成することもできる。ｐ型ＳｉＣをエピタキシャル成長させる場合、ＳｉＣの原料ガスに加えて、ｐ型ドーパントとなるガス、例えばトリメチルアルミニウム（ＴＭＡ）を導入すれば良い。

〔図８Ｃに示す工程〕
引き続き、ＪＦＥＴ部３および電界ブロック層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型電流分散層５を形成する。そして、ｎ型電流分散層５の上に、ｐ型ディープ層７の形成予定領域が開口する図示しないマスクを配置する。その後、マスクの上からｐ型不純物をイオン注入することでｐ型ディープ層７を形成する。

なお、ここではｎ型電流分散層５をエピタキシャル成長によって形成しているが、イオン注入によって形成することもできる。ただし、エピタキシャル成長によってｎ型電流分散層５を形成すると、イオン注入によって形成した場合と比較して、ｎ型電流分散層５中の電子の注入効率を大きくできる。これにより、より寄生ｎｐｎトランジスタが作動し易くなるにできる。

また、ｐ型ディープ層７についてもイオン注入によって形成する例を示したが、イオン注入以外の方法によって形成することもできる。例えば、電界ブロック層４と同様に、ｎ型電流分散層５に対して凹部を形成したのち、ｐ型不純物層をエピタキシャル成長させ、さらにｐ型不純物層の平坦化を行うことで、ｐ型ディープ層７を形成するようにしても良い。また、ｐ型ディープ層７を形成してからイオン注入等によってｎ型電流分散層５を形成しても良い。

〔図８Ｄに示す工程〕
図示しないＣＶＤ装置を用いて、ｎ型電流分散層５およびｐ型ディープ層７の上にｐ型ベース領域６およびｎ型ソース領域８を順にエピタキシャル成長させる。例えば、同じＣＶＤ装置内において、まずはｐ型ドーパントとなるガスを導入したエピタキシャル成長によってｐ型ディープ層７を形成する。続いて、ｐ型ドーパントとなるガスの導入を停止したのち、今度はｎ型ドーパントとなるガスを導入したエピタキシャル成長によってｎ型ソース領域８を形成する。

なお、ここではｐ型ベース領域６をエピタキシャル成長によって形成しているが、イオン注入によって形成することもできる。ただし、エピタキシャル成長によってｐ型ベース領域６を形成すると、イオン注入によって形成した場合と比較して、ｐ型ベース領域６中のライフタイムを長くできる。これにより、より寄生ｎｐｎトランジスタが作動し易くなるにできる。

〔図８Ｅに示す工程〕
ｎ型ソース領域８の上にｐ型連結層１０の形成予定位置を開口させた図示しないマスクを配置する。そして、マスクの上からｐ型不純物をイオン注入したのち、活性化のために１５００℃以上の熱処理を行う。イオン注入する元素としては、ボロン（Ｂ）とアルミニウム（Ａｌ）のいずれか一方もしくは両方を用いている。これにより、ｎ型ソース領域８をｐ型不純物のイオン注入によって打ち返してｐ型連結層１０を形成することができる。

〔図８Ｆに示す工程〕
ｎ型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１１の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことで、ゲートトレンチ１１を形成する。

〔図８Ｇに示す工程〕
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１２を形成し、ゲート絶縁膜１２によってゲートトレンチ１１の内壁面上およびｎ型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ－Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ１１内にＰｏｌｙ－Ｓｉを残すことでゲート電極１３を形成する。これにより、トレンチゲート構造が完成する。

この後の工程については図示しないが、以下のような工程を行う。すなわち、ゲート電極１３およびゲート絶縁膜１２の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１４を形成する。また、図示しないマスクを用いて層間絶縁膜１４にｎ型ソース領域８およびｐ型ディープ層７を露出させるコンタクトホールを形成する。そして、層間絶縁膜１４の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１５やゲート配線層を形成する。さらに、ｎ^＋型基板１の裏面側にドレイン電極１６を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してｎ型電流分散層５およびｐ型ディープ層７の構成を異ならせたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

上記第１実施形態に対して、本実施形態では、図９に示すようにｐ型ディープ層７の幅が小さくなるようにしている。つまり、トレンチゲート構造の側面に対してｎ型ソース領域８とｐ型連結層１０との境界位置よりもｎ型電流分散層５とｐ型ディープ層７との境界位置の方が第１実施形態の構造よりも離れた位置とされている。そして、本実施形態の方が第１実施形態よりもトレンチゲート構造の側面からｐ型ディープ層７までの距離が離れるようにしている。

このように、ｐ型ディープ層７の幅を狭くし、ｎ型電流分散層５の幅が広くなるようにすると、電子注入を増加させることが可能となる。したがって、より寄生ｎｐｎトランジスタ側に逆導通時の電流が流されるようにでき、内蔵ＦＷＤに流れる電流を少なくできる。これにより、さらにＢＰＤが拡大してＳＳＳＦという積層欠陥が発生することを抑制することが可能となり、縦型ＭＯＳＦＥＴの動作に及ぼす影響を抑制することができる。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対してｎ型ソース領域８およびｐ型連結層１０の構成を異ならせたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

上記第１実施形態では、ｎ型ソース領域８とｐ型連結層１０との境界位置の方がｎ型電流分散層５とｐ型ディープ層７との境界位置よりもトレンチゲート構造の側面に近い位置となるようにしている。つまり、基板法線方向から見て、ｎ型ソース領域８がｎ型電流分散層５の内側に位置するような構造としてある。これに対して、本実施形態では、図１０に示すようにｎ型ソース領域８とｐ型連結層１０との境界位置の方がｎ型電流分散層５とｐ型ディープ層７との境界位置よりもトレンチゲート構造から離れた場所に位置するようにしている。つまり、基板法線方向から見て、ｎ型ソース領域８がｎ型電流分散層５の外側にはみ出すような構造となり、第１実施形態と比較してｎ型ソース領域８が幅広となるようにしている。

このように、ｎ型ソース領域８が幅広となるようにしても、単位セル当たりのｎ型ソース領域８の面積を広げることができ、単位面積当たりの寄生ｎｐｎトランジスタの形成面積を増やすことができるため、電子注入を増加させることが可能となる。したがって、より寄生ｎｐｎトランジスタ側に逆導通時の電流が流されるようにでき、内蔵ＦＷＤに流れる電流を少なくできる。これにより、さらにＢＰＤが拡大してＳＳＳＦという積層欠陥が発生することを抑制することが可能となり、縦型ＭＯＳＦＥＴの動作に及ぼす影響を抑制することができる。

図１１は、ｎ型ソース領域８の形成割合を変化させて電流密度と正孔密度との関係を調べた結果を示している。この図に示されるように、ｎ型ソース領域８の形成割合を大きくした場合の方が小さくした場合と比較して、同じ電流密度となるときの正孔密度が低くなっていることが判る。この結果からも、ｎ型ソース領域８の形成割合を高くすることで、電子注入を増加させられて正孔注入が抑制され、内蔵ＦＷＤに流れる電流を少なくできていると言える。

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１～第３実施形態に対してｐ型連結層１０の構成を異ならせたものであり、その他については第１～第３実施形態と同様であるため、第１～第３実施形態と異なる部分についてのみ説明する。

図１２に示すように、本実施形態では、ｎ型ソース領域８を貫通するトレンチ２０を形成し、そのトレンチ２０の底部において、ｐ型ベース領域６よりもｐ型不純物濃度を高くしたｐ型連結層１０を形成している。つまり、ｐ型連結層１０をトレンチ底部に形成することで、ソース電極１５がｐ型連結層１０とトレンチコンタクトとなるようにしている。

このように、トレンチコンタクトとしてソース電極１５とｐ型連結層１０との電気的接続が図れるようにしてあっても良い。なお、このようなｐ型連結層１０については、ｎ型ソース領域８を形成した後に図示しないマスクを用いてトレンチ２０を形成したのち、そのマスクをそのまま用いてｐ型不純物をイオン注入することによって形成することができる。

（第５実施形態）
第５実施形態について説明する。本実施形態は、第１～第４実施形態に対してｎ型電流分散層５の構成を異ならせたものであり、その他については第１～第４実施形態と同様であるため、第１～第４実施形態と異なる部分についてのみ説明する。

図１３に示すように、本実施形態では、ｎ型電流分散層５のうちの表面部５ａが、それよりも下方に位置している下部５ｂよりもｎ型不純物濃度が高くなるようにしている。すなわち、下部５ｂについては、第１実施形態で説明した不純物濃度としてあり、表面部５ａがそれよりもｎ型不純物濃度が高くなっている。

このように、表面部５ａにおいてｎ型不純物濃度を高くすると、ｎ型電流分散層５中の電子の注入効率を高くすることができ、さらに寄生ｎｐｎトランジスタが作動し易くなる。したがって、より積層欠陥の発生を抑制することが可能となり、縦型ＭＯＳＦＥＴの動作に及ぼす影響を抑制することができる。

なお、このようなｎ型電流分散層５については、ｎ型電流分散層５を形成する際のエピタキシャル成長中におけるｎ型不純物の導入量を変化させるだけで良い。また、ｎ型電流分散層５を全体的に下部５ｂのｎ型不純物濃度で形成した後に、ｎ型不純物をイオン注入することで、表面部５ａを形成しても良い。ただし、イオン注入によって表面部５ａを形成する場合、活性化率が低く注入効率が小さくなることから、表面部５ａについてもエピタキシャル成長中にｎ型不純物が高濃度に導入されるようにして形成すると好ましい。

（第５実施形態の変形例）
図１４に示すように、ｎ型電流分散層５の表面部５ａだけでなく、ｎ型電流分散層５のうちトレンチゲート構造と反対側の端となる側面部５ｃについても、下部５ｂよりもｎ型不純物濃度が高くなるようにしても良い。このようにしても、第５実施形態と同様の効果が得られる。

なお、このような構造のｎ型電流分散層５については、ｎ型電流分散層５を全体的に下部５ｂの不純物濃度で形成したのち、ｐ型ディープ層７の形成予定位置にトレンチを形成し、さらにｎ型不純物をイオン注入することで形成できる。すなわち、トレンチを形成したのち、ｎ型不純物を斜めイオン注入し、さらにトレンチ内が開口するマスクを用いて表面部分を除去するか、もしくはｎ型不純物がイオン注入される電界ブロック層４の導電型が変化しない程度のドーズ量でｎ型不純物を注入する。このようにすれば、表面部５ａおよび側面部５ｃが形成されたｎ型電流分散層５を形成できる。

（第６実施形態）
第６実施形態について説明する。本実施形態は、第１～第５実施形態に対してｐ型ベース領域６の構成を異ならせたものであり、その他については第１～第５実施形態と同様であるため、第１～第５実施形態と異なる部分についてのみ説明する。

図１５に示すように、本実施形態では、ｐ型ベース領域６をｐ型不純物濃度が異なる第１領域６ａと第２領域６ｂとによって構成している。第１領域６ａは、トレンチゲート構造に接する部分であり、第２領域６ｂは、トレンチゲート構造から離れた位置の部分である。本実施形態の場合、第１領域６ａは、ｎ型ソース領域８の下方に位置する部分とされ、第２領域６ｂは、ｐ型連結層１０の下方に位置する部分とされている。第１領域６ａの方が第２領域６ｂよりも、ｐ型不純物濃度が低くされている。

このような構成とすれば、第２領域６ｂのｐ型不純物濃度を低くせずに、第１領域６ａのｐ型不純物濃度を低くすることで寄生ｎｐｎトランジスタが作動し易くなるようにできる。

なお、このようなｐ型ベース領域６については、例えばｐ型ベース領域６の全体を第１領域６ａのｐ型不純物濃度でエピタキシャル成長させて形成しておいたのち、第２領域６ｂの部分のみにｐ型不純物をイオン注入することによって形成できる。

（第７実施形態）
第７実施形態について説明する。本実施形態も、第１～第５実施形態に対してｐ型ベース領域６の構成を異ならせたものであり、その他については第１～第５実施形態と同様であるため、第１～第５実施形態と異なる部分についてのみ説明する。

図１６に示すように、本実施形態でも、ｐ型ベース領域６をｐ型不純物濃度が異なる第１領域６ｃと第２領域６ｄとによって構成している。第１領域６ｃは、チャネル領域を形成する部分であり、第２領域６ｄは、チャネル領域よりもトレンチゲート構造から離れた位置の部分である。第１領域６ｃについては、閾値Ｖｔ調整のために、第２領域６ｄよりもｐ型不純物濃度が高くなっている。

このように、第１領域６ｃについて、閾値Ｖｔ調整のためにｐ型不純物濃度を高くし、第２領域６ｄについてはｐ型不純物濃度を低くした構造としても良い。このようにしても、第２領域６ｄのｐ型不純物濃度を低くしているため、寄生ｎｐｎトランジスタが作動し易くなるようにできる。

なお、このようなｐ型ベース領域６については、例えばｐ型ベース領域６の全体を第２領域６ｄのｐ型不純物濃度でエピタキシャル成長させて形成しておいたのち、第１領域６ｃの部分のみにｐ型不純物をイオン注入することによって形成できる。

（第８実施形態）
第８実施形態について説明する。本実施形態は、第１～第７実施形態に対してソース電極１５とのコンタクトとなるｐ型連結層１０のレイアウトを変更したものであり、その他については第１～第７実施形態と同様であるため、第１～第７実施形態と異なる部分についてのみ説明する。

図１７に示すように、本実施形態では、ｐ型連結層１０をドット状とし、ストライプ状とされた電界ブロック層４それぞれと対応する位置にｐ型連結層１０が配置される構造としてある。

このように、ｐ型連結層１０のレイアウトについては、必ずしも直線状でなくても良い。また、レイアウトを変更したとしても、ｐ型連結層１０が電界ブロック層４と対応する位置に形成されるようにしてあれば良い。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

（１）例えば、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能である。

（２）また、上記実施形態で示したＳｉＣ半導体装置を構成する各部の不純物濃度や厚み、幅等の各種寸法については一例を示したに過ぎない。

（３）また、上記実施形態において、ｐ型連結層１０とソース電極１５とのコンタクト抵抗を高くすることで、内蔵ＦＷＤに流れる電流が抑制され、寄生ｎｐｎトランジスタ側に電流が流れ易くなるようにしても良い。例えば、第１実施形態で説明したように、ｐ型連結層１０のｐ型不純物濃度を２．０×１０^１８～１．０×１０^２０／ｃｍ^３と高濃度にしているが、コンタクト抵抗を高くするために、２．０×１０^１８／ｃｍ^３未満の不純物濃度としても良い。

（４）また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。

（５）上記実施形態では、半導体材料としてＳｉＣを用いた半導体装置について説明したが、ＳｉＣ以外の半導体材料、例えばＩＶ属半導体であるＳｉやＧｅ、Ｃ等やＧａＮ、ＡｌＮを用いた半導体装置に対しても本発明を適用可能である。

３ ＪＦＥＴ部
４ 電界ブロック層
５ ｎ型電流分散層
６ ｐ型ベース領域
７ ｐ型ディープ層
８ ｎ型ソース領域
１１ ゲートトレンチ
１３ ゲート電極
１５ ソース電極
１６ ドレイン電極

Claims (8)

1. 反転型の縦型ＭＯＳＦＥＴを備えている半導体装置であって、
   第１または第２導電型の半導体基板（１）と、
   前記半導体基板の上に形成され、前記半導体基板よりも低不純物濃度の第１導電型半導体で構成された第１導電型層（２）と、
   前記第１導電型層の上に形成され、前記第１導電型層よりも高濃度の第１導電型の半導体からなる電流分散層（５）と、
   前記電流分散層の上に形成された第２導電型の半導体からなるベース領域（６）と、
   前記ベース領域の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、
   前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（１１）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１２）と該ゲート絶縁膜の上に配置されたゲート電極（１３）とを備えて構成され、一方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
   前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、
   前記コンタクトホールを通じて、前記ソース領域および前記ベース領域に電気的に接続されたソース電極（１５）と、
   前記半導体基板の裏面側に形成されたドレイン電極（１６）と、を含む前記縦型ＭＯＳＦＥＴを備え、
   前記ゲート電極へのゲート電圧の印加に基づいて前記トレンチゲート構造の側面に位置する前記ベース領域にチャネル領域が形成されて前記縦型ＭＯＳＦＥＴをオンさせ、前記ゲート電圧の印加を停止することで前記縦型ＭＯＳＦＥＴをオフする動作を行い、
   前記縦型ＭＯＳＦＥＴをオフする際に、前記電流分散層をコレクタ、前記ベース領域をベース、前記ソース領域をエミッタとする寄生ｎｐｎトランジスタが動作する半導体装置。
2. 前記電流分散層の第１導電型不純物濃度Ｎ_ｄＣおよび厚みＷ_Ｃと、前記ベース領域の第２導電型不純物濃度Ｎ_ａＢおよび厚みＷ_Ｂは、
   Ｎ_ｄＣＷ_Ｃ／Ｎ_ａＢＷ_Ｂ＞０．０１
   を満たす値に設定されている、請求項１に記載の半導体装置。
3. 前記電流分散層の第１導電型不純物濃度Ｎ_ｄＣは２．０×１０^１６／ｃｍ^３以上、厚みＷ_Ｃは０．５μｍ以上、前記ベース領域の第２導電型不純物濃度Ｎ_ａＢは４．０×１０^１７／ｃｍ^３以下よび厚みＷ_Ｂは０．６μｍ以下とされている、請求項１または２に記載の半導体装置。
4. 前記電流分散層と共に前記第１導電型層の上に形成された第２導電型のディープ層（７）と、
   前記ソース領域を挟んで前記トレンチゲート構造と反対側に形成され、前記ベース領域を前記ソース電極に連結させる第２導電型の半導体で構成された連結層（１０）と、が備えられ、
   前記ベース領域は、前記連結層を介して前記ソース電極と電気的に接続され、
   前記ソース領域と前記連結層との境界位置よりも前記電流分散層と前記ディープ層との境界位置の方が前記トレンチゲート構造の側面から離れた位置とされている、請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記電流分散層と共に前記第１導電型層の上に形成された第２導電型のディープ層（７）と、
   前記ソース領域を挟んで前記トレンチゲート構造と反対側に形成され、前記ベース領域を前記ソース電極に連結させる第２導電型の半導体で構成された連結層（１０）と、が備えられ、
   前記ベース領域は、前記連結層を介して前記ソース電極と電気的に接続され、
   前記ソース領域と前記連結層との境界位置の方が前記電流分散層と前記ディープ層との境界位置よりも前記トレンチゲート構造の側面から離れた位置とされている、請求項１ないし３のいずれか１つに記載の半導体装置。
6. 前記電流分散層は、該電流分散層のうちの表面に位置する表面部（５ａ）を有し、該表面部が該表面部よりも下方に位置している部分よりも第１導電型不純物濃度が高くされている請求項１ないし５のいずれか１つに記載の半導体装置。
7. 前記ベース領域は、エピタキシャル成長層で構成されている請求項１ないし６のいずれか１つに記載の半導体装置。
8. 前記電流分散層は、エピタキシャル成長層で構成されている請求項１ないし７のいずれか１つに記載の半導体装置。

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