JP7206919B2 - 半導体装置 - Google Patents

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Description

本発明は、MOS構造の半導体素子を有した半導体装置に関し、特に半導体材料として炭化珪素(以下、SiCという)を用いたSiC半導体装置に適用されると好適なものである。
従来より、MOS構造の半導体素子を有した半導体装置が提案されている。例えば、MOS構造の半導体素子として、大電流が流せるようにチャネル密度を高くしたトレンチゲート構造を有するMOSFETがある。このMOSFETは、n型基板上に形成したn型ドリフト層の上にp型ベース領域とn型ソース領域とが順に形成され、n型ソース領域の表面からp型ベース領域を貫通してn型ドリフト層に達するように複数本のトレンチゲート構造が形成された構造とされる。
トレンチゲート構造のMOSFETでは、スイッチング損失低減のために、ゲート-ドレイン間容量の低減が必要とされている。これは、ゲート-ドレイン間容量を小さくすると、ドレイン電圧Vdの時間変化の傾きdVd/dtが一般に大きくなり、スイッチング時のライズやフォールタイムが短くなるためである。
ゲート-ドレイン間容量Cgdは、トレンチゲート構造の底部とp型ベース領域からの突出部の合計の面積をS、ゲート酸化膜の膜厚をtox、n型ドリフト層の厚さをtsic、SiCと酸化膜の誘電率をεsic、εsioとすると、次式で表される。
(数1)
1/Cgd=1/Csic+1/Csio
=1(εsic×S/tsic)+1/(εsio×S/tox)
ここで、負荷駆動を行う際にMOSFETに対してオフ時に印加される高電圧、例えばドレイン-ソース間電圧Vdsが400Vや650Vとなる場合、上記数式1における右辺の第1項を小さくすることが必要であるとされている。
ところが、n型ドリフト層の厚さtsicについては、耐圧の仕様で決定され、自由に設計することができないため、面積Sを小さくすることが必要になる。
このため、特許文献1において、トレンチゲート構造の底部に、ソース電位とされるp型層を形成することで、面積Sを小さくする構造が提案されている。このように、トレンチゲート構造の直下にp型層を形成することで、p型層内に空乏層が伸展せず、トレンチゲート構造の底部をソース電位とすることができる。このため、見かけ上、p型層によって覆われているトレンチゲート構造の底部についてゲート-ドレイン間容量Cgdに寄与しなくなり、実効的に面積Sを小さくすることが可能となる。
特許第6283709号公報
しかしながら、トレンチゲート構造の底部についてp型層で覆うことができるものの、p型ベース領域からの突出部における両側面についてはp型層で覆うことができないため、面積Sを小さくすることが十分ではない。このため、ゲート-ドレイン間容量Cgdの低減を十分に行うことができず、低帰還容量にできない。
また、微細化によってトレンチゲート構造の幅が小さくなると、トレンチゲート構造のうちの突出部の両側面の方が底部よりも大きくなり、ゲート-ドレイン間容量Cgdに及ぼす影響について、底部の面積よりも突出部の方の面積において支配的となる。このため、トレンチゲート構造の突出部を考慮したゲート-ドレイン間容量Cgdの低減が重要になる。
本発明は上記点に鑑みて、ゲート-ドレイン間容量Cgdの低減を更に図ることが可能なトレンチゲート構造の半導体装置を提供することを目的とする。
上記目的を達成するため、請求項1に記載の半導体装置は、第1または第2導電型の半導体基板(1)と、半導体基板の上に形成され、半導体基板よりも低不純物濃度の第1導電型半導体で構成された第1導電型層(2)と、第1導電型層の上に形成されていると共に半導体基板の法線方向から見て少なくとも一方向を長手方向とする線状部分を有して構成された第2導電型の半導体からなる第2導電型の電界ブロック層(4)と、第1導電型層上に形成され、電界ブロック層に挟まれて配置されている第1導電型の半導体からなるJFET部(3)と、電界ブロック層およびJFET部の上に形成され、第1導電型層よりも高濃度の第1導電型の半導体からなる電流分散層(5)と、電流分散層の上に形成された第2導電型の半導体からなるベース領域(6)と、ベース領域の上に形成され、第1導電型層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなるソース領域(8)と、ソース領域の表面からベース領域よりも深く形成されたゲートトレンチ(11)内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜(12)と該ゲート絶縁膜の上に配置されたゲート電極(13)とを備えて構成され、一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜(14)と、コンタクトホールを通じて、ソース領域にオーミック接触させられたソース電極(15)と、半導体基板の裏面側に形成されたドレイン電極(16)と、を含む半導体素子が備えられている。
さらに、半導体素子が複数セル配置されることでセル領域が構成されており、複数セルの半導体素子それぞれにおいて、トレンチゲート構造の長手方向を長手方向として、電流分散層と共に電界ブロック層およびJFET部の上に形成され、電界ブロック層と電気的に接続された第2導電型のディープ層(7)が備えられベース領域は、電流分散層およびディープ層の上に形成されていて、複数セルぞれぞれで、電界ブロック層がディープ層と電気的に接続されている。
このような構成において、ゲート電極へのゲート電圧の印加に基づいてトレンチゲート構造の側面に位置するベース領域にチャネル領域が形成されて半導体素子をオンさせ、ゲート電圧の印加を停止することで半導体素子をオフする動作を行う。そして、電界ブロック層は、ソース電極と同電位とされ、半導体素子のオフ時にドレイン電極側に高電圧が印加されても完全空乏化されないように該電界ブロック層の幅と深さおよび第1導電型不純物濃度が設定されている。
このように、電界ブロック層を形成することで低飽和電流かつ低オン抵抗を得つつ耐量を得るようにした構造において、ドレイン電圧が高電圧になっても電界ブロック層が完全空乏化しないようにしている。このため、ゲート-ドレイン間容量Cgdを低いままにすることができ、従来と比較して、ゲート-ドレイン間容量Cgdの低減を更に図ることが可能なトレンチゲート構造の半導体装置とすることが可能となる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第1実施形態にかかるSiC半導体装置の断面図である。 図1に示すSiC半導体装置の一部を示した斜視断面図である。 従来構造、参考構造および第1実施形態の構造それぞれについて、ドレイン電圧Vdが変化した場合のゲート-ドレイン間容量Cgdの変化について調べたシミュレーション結果を示す図である。 各部の寸法や空乏層の広がりの様子を示した断面図である。 図1に示すSiC半導体装置の製造工程を示した斜視断面図である。 図5Aに続くSiC半導体装置の製造工程を示した斜視断面図である。 図5Bに続くSiC半導体装置の製造工程を示した斜視断面図である。 図5Cに続くSiC半導体装置の製造工程を示した斜視断面図である。 図5Dに続くSiC半導体装置の製造工程を示した斜視断面図である。 図5Eに続くSiC半導体装置の製造工程を示した斜視断面図である。 図5Fに続くSiC半導体装置の製造工程を示した斜視断面図である。 第1実施形態の変形例で説明するSiC半導体装置の一部を抽出した断面図である。 第1実施形態の変形例で説明するSiC半導体装置の一部を抽出した断面図である。 第2実施形態にかかるSiC半導体装置の一部を抽出した断面図である。 第3実施形態にかかるSiC半導体装置の一部を抽出した断面図である。 第4実施形態にかかるSiC半導体装置の一部を抽出した断面図である。 第5実施形態にかかるSiC半導体装置の一部を抽出した断面図である。 第6実施形態にかかるSiC半導体装置の上面レイアウト図である。 第7実施形態にかかるSiC半導体装置の一部を示した斜視断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
第1実施形態について説明する。本実施形態では、半導体材料としてSiCを用いたSiC半導体装置を例に挙げて説明する。本実施形態のSiC半導体装置は、半導体素子として、図1および図2に示すトレンチゲート構造の反転型の縦型MOSFETが形成されたものである。これらの図に示す縦型MOSFETは、SiC半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでSiC半導体装置が構成されているが、ここでは縦型MOSFETのみ図示してある。なお、以下では、図1および図2に示すように、縦型MOSFETの幅方向をX方向、X方向に対して交差する縦型MOSFETの奥行方向をY方向、縦型MOSFETの厚み方向もしくは深さ方向、つまりXY平面に対する法線方向をZ方向として説明する。
図1および図2に示されるように、SiC半導体装置には、SiCからなるn型基板1が半導体基板として用いられている。n型基板1の主表面上にSiCからなるn型層2が形成されている。n型基板1は、表面が(0001)Si面とされ、例えばn型不純物濃度が5.9×1018/cmとされ、厚さが100μmとされている。n型層2は、例えばn型不純物濃度が7.0×1015~1.0×1016/cmとされ、厚さが8.0μmとされている。
型層2の上には、SiCからなるJFET部3と電界ブロック層4が形成されており、n型層2は、n型基板1から離れた位置においてJFET部3と連結されている。
JFET部3と電界ブロック層4は、飽和電流抑制層を構成するものであり、共に、X方向に延設され、Y方向において交互に繰り返し並べられて配置された線状部分を有している。つまり、n型基板1の主表面に対する法線方向から見て、JFET部3の少なくとも一部と電界ブロック層4は、それぞれ複数の短冊状、つまりストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。
なお、本実施形態の場合、JFET部3が電界ブロック層4よりも下方まで形成されたものとされている。このため、JFET部3のうちストライプ状とされている部分は電界ブロック層4の下方において連結した状態になっており、JFET部3のうちストライプ状とされている各部はそれぞれ複数の電界ブロック層4の間に配置された状態となっている。
JFET部3のうちストライプ状とされている部分の各部、つまり各短冊状の部分は、幅が例えば0.6μm、形成間隔となるピッチが例えば0.6~2.0μmとされている。また、JFET部3の厚みは、例えば0.8μmとされており、n型不純物濃度は、n型層2よりも高くされていて、例えば5.0×1016~2.0×1018/cmとされている。
電界ブロック層4は、電界緩和層の一部となる下部を構成する部分であり、p型不純物層によって構成されている。上記したように、電界ブロック層4は、ストライプ状とされている。このストライプ状とされた電界ブロック層4の各短冊状の部分は、MOSFETのオンオフ切替えの際などにドレイン電圧Vdが高電圧となっても完全空乏化しないように幅や深さおよびp型不純物濃度が設定されている。たとえば、電界ブロック層4の各短冊状の部分は、幅が0.6μm、厚みが0.8μm、p型不純物濃度が4.0×1017~1.0×1018/cmとされている。本実施形態の場合、電界ブロック層4は、深さ方向においてp型不純物濃度が一定とされている。また、電界ブロック層4は、n型層2と反対側の表面がJFET部3の表面と同一平面とされている。また、電界ブロック層4の幅などについては任意であるが、セル領域において、n型層2側から見てJFET部3および電界ブロック層4で構成される飽和電流抑制層の全体の面積に対して電界ブロック層4の総面積が30%以上かつ60%以下としてある。
さらに、JFET部3および電界ブロック層4の上には、SiCからなるn型電流分散層5が形成されている。n型電流分散層5は、後述するようにチャネルを通じて流れる電流がX方向に拡散できるようにする層であり、例えば、n型層2よりもn型不純物濃度が高くされている。本実施形態では、n型電流分散層5は、Y方向を長手方向として延設されており、n型不純物濃度がJFET部3と同じかそれよりも高くされ、例えば厚みが0.5μmとされている。また、n型電流分散層5は、n型不純物濃度が2.0×1016~5.0×1017/cmとされている。
なお、ここでは、ドリフト層を、便宜的にn型層2、JFET部3およびn型電流分散層5に分けて説明しているが、これらは共にドリフト層を構成する部分であり、互いに連結されている。
n型電流分散層5の上にはSiCからなるp型ベース領域6が形成されている。また、p型ベース領域6の下方において、具体的にはJFET部3と電界ブロック層4の表面からp型ベース領域6の間であって、n型電流分散層5が形成されていない部分に、p型ディープ層7が形成されている。p型ディープ層7は、電界緩和層のうち一部となる上部を構成する部分である。本実施形態では、p型ディープ層7は、JFET部3のうちのストライプ状の部分や電界ブロック層4の長手方向に対して交差する方向、ここではY方向を長手方向として延設され、X方向においてn型電流分散層5と交互に複数本並べたレイアウトとされている。このp型ディープ層7を通じて、p型ベース領域6や電界ブロック層4が電気的に接続されている。n型電流分散層5やp型ディープ層7の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてある。
さらに、p型ベース領域6の上にはn型ソース領域8が形成されている。n型ソース領域8は、p型ベース領域6のうち後述するトレンチゲート構造と対応する部分に形成されており、トレンチゲート構造の両側それぞれに形成されている。
p型ベース領域6は、電界ブロック層4よりも厚みが薄く、かつ、p型不純物濃度が低くされており、例えばp型不純物濃度が3×1017/cmとされ、厚さが0.4~0.6μmとされている。p型ディープ層7は、厚みがn型電流分散層5と等しくされており、p型不純物濃度は任意であるが、例えば電界ブロック層4と等しくされている。
n型ソース領域8は、後述するソース電極15とのコンタクトを取るための領域であり、n型不純物が高濃度とされている。n型ソース領域8は、例えばn型不純物濃度が1.0×1018~5.0×1019/cmとされ、厚みが0.3~0.7μmとされている。
さらに、p型ベース領域6上のうちp型ディープ層7と対応する位置、換言すればn型ソース領域8と異なる位置であってn型ソース領域8を挟んでトレンチゲート構造と反対側の位置に、p型連結層10が形成されている。p型連結層10は、p型ベース領域6と後述するソース電極15とを連結することで電気的に接続するための層である。
p型連結層10は、コンタクト領域としてソース電極15に接触させられる部分である。例えば、p型連結層10は、p型不純物濃度が2.0×1018~1.0×1020/cmと高濃度に設定され、厚みが0.2~0.3μmとされている。
さらに、n型ソース領域8およびp型ベース領域6を貫通してn型電流分散層5に達するように、例えば幅が0.4μm、深さがp型ベース領域6とn型ソース領域8の合計膜厚よりも0.2~0.4μm深くされたゲートトレンチ11が形成されている。このゲートトレンチ11の側面と接するように上述したp型ベース領域6およびn型ソース領域8が配置されている。ゲートトレンチ11は、図2のX方向を幅方向、JFET部3や電界ブロック層4の長手方向と交差する方向、ここではY方向を長手方向、Z方向を深さ方向とする短冊状のレイアウトで形成されている。そして、ゲートトレンチ11は、複数本がX方向に等間隔に配置されたストライプ状とされており、それぞれの間にp型ベース領域6およびn型ソース領域8が配置されている。また、各ゲートトレンチ11の中間位置に、p型ディープ層7やp型連結層10が配置されている。
このゲートトレンチ11の側面の位置において、p型ベース領域6は、縦型MOSFETの作動時にn型ソース領域8とn型電流分散層5との間を繋ぐチャネル領域を形成する。このチャネル領域を含むゲートトレンチ11の内壁面は、ゲート絶縁膜12で覆われている。ゲート絶縁膜12の表面にはドープドPoly-Siにて構成されたゲート電極13が形成されており、これらゲート絶縁膜12およびゲート電極13によってゲートトレンチ11内が埋め尽くされ、トレンチゲート構造が構成されている。
また、n型ソース領域8の表面やゲート電極13の表面には、層間絶縁膜14を介してソース電極15や図示しないゲート配線層などが形成されている。ソース電極15やゲート配線層は、複数の金属、例えばNi/Al等にて構成されている。そして、複数の金属のうち少なくともn型SiC、具体的にはn型ソース領域8と接触する部分は、n型SiCとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともp型SiC、具体的にはp型連結層10と接触する部分は、p型SiCとオーミック接触可能な金属で構成されている。なお、ソース電極15は、層間絶縁膜14上に形成されることでSiC部分と電気的に絶縁されているが、層間絶縁膜14に形成されたコンタクトホールを通じて、n型ソース領域8およびp型連結層10と電気的に接触させられている。そして、p型連結層10を通じてp型ベース領域6やp型ディープ層7および電界ブロック層4が接続されていることから、これらがすべてソース電位とされるようになっている。
一方、n型基板1の裏面側にはn型基板1と電気的に接続されたドレイン電極16が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETが構成されている。このような縦型MOSFETが複数セル配置されることでセル領域が構成されている。そして、このような縦型MOSFETが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでSiC半導体装置が構成されている。
このように構成される縦型MOSFETを有するSiC半導体装置は、例えば、ソース電圧Vsを0V、ドレイン電圧Vdを1~1.5Vとした状態で、ゲート電極13に対して20Vのゲート電圧Vgを印加することで動作させられる。すなわち、縦型MOSFETは、ゲート電圧Vgが印加されることにより、ゲートトレンチ11に接する部分のp型ベース領域6にチャネル領域を形成する。これにより、n型ソース領域8とn型電流分散層5との間が導通する。したがって、縦型MOSFETがオンし、n型基板1より、n型層2とJFET部3およびn型電流分散層5にて構成されるドリフト層を通じ、さらにチャネル領域からn型ソース領域8を通じて、ドレイン-ソース間に電流を流すという動作を行う。また、ゲート電圧Vgへの印加を停止することでチャネル領域が無くなり、n型ソース領域8とn型電流分散層5との間が非導通となって、縦型MOSFETがオフされ、ドレイン-ソース間への電流の流れが停止される。
このとき、本実施形態のSiC半導体装置には、JFET部3および電界ブロック層4を備えてある。このため、縦型MOSFETの動作時には、JFET部3および電界ブロック層4が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持できる構造とすることが可能となる。具体的には、JFET部3のうちストライプ状とされた部分と電界ブロック層4とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。
まず、ドレイン電圧Vdが例えば1~1.5Vのように通常作動時に印加される電圧である場合には、電界ブロック層4側からJFET部3へ伸びる空乏層は、JFET部3のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、JFET部3内へ空乏層が伸びても電流経路が確保される。そして、JFET部3のn型不純物濃度がn型層2よりも高くされていて、電流経路を低抵抗に構成できるため、低オン抵抗を図ることが可能となる。
このように、JFET部3および電界ブロック層4が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、更に低オン抵抗と低飽和電流を両立することができるSiC半導体装置とすることが可能となる。
さらに、JFET部3を挟み込むように電界ブロック層4を備えることで、JFET部3のうちストライプ状とされた部分と電界ブロック層4とが交互に繰り返し形成された構造とされている。
このため、ドレイン電圧Vdが高電圧になったとしても、下方からn型層2に伸びてくる空乏層の伸びが電界ブロック層4によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜12に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜12が破壊されることを抑制できるため、高耐圧化で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ドリフト層の一部を構成するn型層2やJFET部3のn型不純物濃度を比較的高くすることができ、低オン抵抗化を図ることが可能となる。
また、本実施形態のSiC半導体装置では、トレンチゲート構造に対して電界ブロック層4を構成する各短冊状の部分が交差するように配置されている。このため、n型層2側から見て、電界ブロック層4によってトレンチゲート構造の一部が覆われて隠れるレイアウトになる。そして、電界ブロック層4はソース電位とされていることから、トレンチゲート構造のうち電界ブロック層4で覆われている部分については、底部もp型ベース領域6からの突出部の両側面も、両方共に、ゲート-ドレイン間容量Cgdに含まれなくなる。このため、ゲート-ドレイン間容量Cgdを低減できて、低帰還容量を実現することが可能となる。よって、スイッチング特性を良好にすることが可能となる。
ただし、上記の効果を十分に発揮するためには、ドレイン電圧Vdが低電圧であるときだけでなく、高電圧になったときにも、電界ブロック層4が完全空乏化しないようにすることが必要であることが確認された。
具体的には、シミュレーションにより、従来構造と、参考構造および本実施形態の構造について、ドレイン電圧Vdが変化した場合のゲート-ドレイン間容量Cgdの変化について調べた。従来構造は、JFET部3および電界ブロック層4を備えていない構造である。参考構造は、本実施形態と同様の構造であり、電界ブロック層4を備えているものの、ドレイン電圧Vdが800V以上のように高電圧になったときに完全空乏化してしまう構造である。本実施形態の構造は、ドレイン電圧Vdが低電圧から高電圧に至るまで、電界ブロック層4が完全空乏化しない構造である。図3は、このシミュレーション結果を示している。
図3に示されているように、従来構造と比較して参考構造と本実施形態の構造の両方共に、ゲート-ドレイン間容量Cgdを低減できている。しかしながら、参考構造については、ドレイン電圧Vdが高電圧になると徐々にゲート-ドレイン間容量Cgdが増加していき、例えば800Vを超えると電界ブロック層4が完全空乏化してしまい、ゲート-ドレイン間容量Cgdが大きくなっている。このため、ドレイン電圧Vdが高電圧になったときにはゲート-ドレイン間容量Cgdの低減が十分ではなくなり、低帰還容量を実現できなくなる。
これに対して、本実施形態の構造の場合、ドレイン電圧Vdが高電圧になっても電界ブロック層4が完全空乏化せず、ゲート-ドレイン間容量Cgdを低いままにすることができる。このように、本実施形態の構造とすることで、ドレイン電圧Vdが高電圧になっても、低帰還容量を実現することが可能となる。
ここで、ドレイン電圧Vdが高電圧になっても電界ブロック層4が完全空乏化しないようにする条件について説明する。
例えば、図1に示したSiC半導体装置において、JFET部3のうちのストライプ状とされている部分の各部の電荷をQJFET[C]、n型層2の電荷をQdrift[C]、電界ブロック層4の電荷をQp[C]とする。この場合、次の数式2を満たすことで、電界ブロック層4が完全空乏化しないようにできる。
(数2)
JFET+Qdrift<Q
そして、電荷は体積×電荷密度で表されることから、奥行方向となるY方向の寸法を1cmとして規格化すると、上記数式2は、次の数式3のように変換される。なお、数式3において、qは素電荷[C]、NJFETはJFET部3のn型不純物濃度[cm-3]である。また、図4に示すように、LJFETはJFET部3のうちのストライプ状とされている部分の各部の幅[cm]、dJFETはJFET部3のうちのストライプ状とされている部分の各部や電界ブロック層4の深さ[cm]である。図4では、簡略化のためにJFET部3を電界ブロック層4との間にのみ備えた構造で示してある。また、αはn型層2の厚みを1とした場合における実効的な空乏層端の厚さの割合[無次元単位]である。図4に示すように、電界ブロック層4の底部に向かって入り込んでいくように空乏層が広がっていくため、電界ブロック層4の底部から空乏層端までの距離を空乏層端の厚さと想定している。ddriftとNdは、それぞれ、n型層2の厚み[cm]とn型不純物濃度[cm-3]、JFETピッチは、JFET部3のうちのストライプ状とされている部分の各部のピッチ[cm]、NDPは電界ブロック層4のp型不純物濃度[cm-3]である。
(数3)
q×(LJFET×dJFET×NJFET+α×ddrift×JFETピッチ×Nd)[C]
<q×(JFETピッチ-LJFET)×dJFET×NDP[C]
この数式3を満たすように、電界ブロック層4の深さdJFETやp型不純物濃度NDP、幅が決定されている。電界ブロック層4の幅については、JFET部3の幅LJFETとJFETピッチから決まることから、これらを加味して設定すれば良い。
以上説明したように、本実施形態では、電界ブロック層4を形成することで低飽和電流かつ低オン抵抗を得つつ耐量を得るようにした構造において、ドレイン電圧Vdが高電圧になっても電界ブロック層4が完全空乏化しないようにしている。このため、ゲート-ドレイン間容量Cgdを低いままにすることができ、従来と比較して、ゲート-ドレイン間容量Cgdの低減を更に図ることが可能なトレンチゲート構造の半導体装置とすることが可能となる。そして、トレンチゲート構造から電界ブロック層4が離れた位置に形成されていることから、n型層2側から見てトレンチゲート構造のうち電界ブロック層4と交差する部分についてもチャネルが生成されるようにでき、チャネル抵抗の増加を抑制できる。
また、このようにドレイン電圧Vdが高電圧になってもゲート-ドレイン間容量Cgdを低いままにできるため、低帰還容量を実現することが可能となる。これにより、よりスイッチング特性の良好な半導体装置にできる。特に、飽和電流抑制層の全体の面積に対して電界ブロック層4の総面積が30%以上となるようにしているため、よりゲート-ドレイン間容量Cgdの低減が図れ、より低帰還容量を実現することが可能となる。ただし、飽和電流抑制層の全体の面積に対して電界ブロック層4の総面積が大きすぎると、JFET部3の面積が少なくなってオン抵抗を増加させてしまう。このため、飽和電流抑制層の全体の面積に対して電界ブロック層4の総面積が60%以下となるようにしており、オン抵抗の増加が抑制されるようにしている。
さらに、電界ブロック層4については、どこかの部位と接続されることでソース電位とされれば良いが、本実施形態の場合、縦型MOSFETの各セルにおいて、p型ディープ層7やp型ベース領域6およびp型連結層10を介してソース電極15に接続してある。このため、各セルにおいて、電界ブロック層4をソース電位に固定することが可能となる。
仮に、電界ブロック層4をソース電位に固定するために接続される部位が遠くなると、縦型MOSFETを高速スイッチング駆動した際に、電界ブロック層4からソース電極15に抜ける電流経路が長くなり、電界ブロック層4を通じての充放電時間が長くなる。これにより、スイッチング時間が長くなり、スイッチング損失を増大させてしまう。このため、本実施形態のように、電界ブロック層4を各セルでソース電位に固定できることで、電界ブロック層4からソース電極15に抜ける電流経路を短くでき、電界ブロック層4を通じての充放電時間を短くできる。よって、スイッチング時間を短くできて、スイッチング損失を低減することが可能となる。
なお、電界ブロック層4からソース電極15に抜ける電流経路を短くするためには、電界ブロック層4とp型連結層10との間に位置するp型ディープ層7やp型ベース領域6の深さについても短くすると好ましい。例えば、p型ディープ層7およびp型ベース領域6の深さを5μm以下にすると、より良好なスイッチング特性を得ることが可能となる。
また、JFET部3とn型電流分散層5とのn型不純物濃度の濃淡については任意であるが、本実施形態では、JFET部3よりもn型電流分散層5の方がn型不純物濃度を低くしてある。n型電流分散層5のn型不純物濃度がJFET部3よりも高いと、n型電流分散層5側から電界ブロック層4に空乏層が広がり易くなり、電界ブロック層4が完全空乏化し易くなる。このため、本実施形態のような濃度関係とすることで、電界ブロック層4が完全空乏化し難くなるようにできる。
次に、本実施形態にかかるnチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETを備えたSiC半導体装置の製造方法について、図5A~図5Gに示す製造工程中の断面図を参照して説明する。
〔図5Aに示す工程〕
まず、半導体基板として、n型基板1を用意する。そして、図示しないCVD(chemical vapor deposition)装置を用いたエピタキシャル成長により、n型基板1の主表面上にSiCからなるn型層2を形成する。このとき、n型基板1の主表面上に予めn型層2を成長させてある所謂エピ基板を用いても良い。そして、n型層2の上にSiCからなるJFET部3をエピタキシャル成長させるか、もしくはn型層2に対してn型不純物をイオン注入することでJFET部3を形成する。
なお、エピタキシャル成長については、SiCの原料ガスとなるシランやプロパンに加えて、n型ドーパントとなるガス、例えば窒素ガスを導入することで行っている。
〔図5Bに示す工程〕
JFET部3の表面に、マスク17を配置したのち、マスク17をパターニングして電界ブロック層4の形成予定領域を開口させる。そして、p型不純物をイオン注入することで、電界ブロック層4を形成する。このとき、ドレイン電圧Vdが高電圧となったときに完全空乏化しない条件となるように電界ブロック層4の幅や深さおよびp型不純物濃度を設定している。その後、マスク17を除去する。
なお、ここでは、電界ブロック層4をイオン注入によって形成しているが、イオン注入以外の方法によって電界ブロック層4を形成しても良い。例えば、JFET部3を選択的に異方性エッチングすることで電界ブロック層4と対応する位置に凹部を形成し、この上にp型不純物層をエピタキシャル成長させた後、JFET部3の上に位置する部分においてp型不純物層を平坦化して電界ブロック層4を形成する。このように、電界ブロック層4をエピタキシャル成長によって形成することもできる。p型SiCをエピタキシャル成長させる場合、SiCの原料ガスに加えて、p型ドーパントとなるガス、例えばトリメチルアルミニウム(TMA)を導入すれば良い。
〔図5Cに示す工程〕
引き続き、JFET部3および電界ブロック層4の上にn型SiCをエピタキシャル成長させることで、n型電流分散層5を形成する。そして、n型電流分散層5の上に、p型ディープ層7の形成予定領域が開口する図示しないマスクを配置する。その後、マスクの上からp型不純物をイオン注入することでp型ディープ層7を形成する。
なお、p型ディープ層7についてもイオン注入によって形成する例を示したが、イオン注入以外の方法によって形成することもできる。例えば、電界ブロック層4と同様に、n型電流分散層5に対して凹部を形成したのち、p型不純物層をエピタキシャル成長させ、さらにp型不純物層の平坦化を行うことで、p型ディープ層7を形成するようにしても良い。また、p型ディープ層7を形成してからイオン注入等によってn型電流分散層5を形成しても良い。
〔図5Dに示す工程〕
図示しないCVD装置を用いて、n型電流分散層5およびp型ディープ層7の上にp型ベース領域6およびn型ソース領域8を順にエピタキシャル成長させる。例えば、同じCVD装置内において、まずはp型ドーパントとなるガスを導入したエピタキシャル成長によってp型ディープ層7を形成する。続いて、p型ドーパントとなるガスの導入を停止したのち、今度はn型ドーパントとなるガスを導入したエピタキシャル成長によってn型ソース領域8を形成する。
〔図5Eに示す工程〕
n型ソース領域8の上にp型連結層10の形成予定位置を開口させた図示しないマスクを配置する。そして、マスクの上からp型不純物をイオン注入したのち、活性化のために1500℃以上の熱処理を行う。イオン注入する元素としては、ボロン(B)とアルミニウム(Al)のいずれか一方もしくは両方を用いている。これにより、n型ソース領域8をp型不純物のイオン注入によって打ち返してp型連結層10を形成することができる。
〔図5Fに示す工程〕
n型ソース領域8などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ11の形成予定領域を開口させる。そして、マスクを用いてRIE(Reactive Ion Etching)等の異方性エッチングを行うことで、ゲートトレンチ11を形成する。
〔図5Gに示す工程〕
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜12を形成し、ゲート絶縁膜12によってゲートトレンチ11の内壁面上およびn型ソース領域8の表面上を覆う。そして、p型不純物もしくはn型不純物がドープされたPoly-Siをデポジションした後、これをエッチバックし、少なくともゲートトレンチ11内にPoly-Siを残すことでゲート電極13を形成する。これにより、トレンチゲート構造が完成する。
この後の工程については図示しないが、以下のような工程を行う。すなわち、ゲート電極13およびゲート絶縁膜12の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜14を形成する。また、図示しないマスクを用いて層間絶縁膜14にn型ソース領域8およびp型連結層10を露出させるコンタクトホールを形成する。そして、層間絶縁膜14の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極15やゲート配線層を形成する。さらに、n型基板1の裏面側にドレイン電極16を形成する。このようにして、本実施形態にかかるSiC半導体装置が完成する。
(第1実施形態の変形例)
上記第1実施形態では、JFET部3の一部が電界ブロック層4の下方にも形成されるようにしており、JFET部3のうちストライプ状とされている部分が電界ブロック層4の下方において連結した状態になっている。しかしながら、これは一例を示したに過ぎず、例えば図6に示すように、電界ブロック層4の下方にはJFET部3が形成されていなくても良い。少なくとも、JFET部3のうちストライプ状とされている各部がそれぞれ複数の電界ブロック層4の間に配置された状態となっていれば良い。
また、JFET部3のうち電界ブロック層4の下方に形成される部分を形成する場合、図7に示すように、この下方部3aの不純物濃度がJFET部3のうちストライプ状の部分よりもn型不純物濃度が低くなるようにすると良い。このようにすると、下方部3aから電界ブロック層4への空乏層の広がりを抑制することが可能となる。このため、より電界ブロック層4が完全空乏化し難くなるようにできる。
(第2実施形態)
第2実施形態について説明する。本実施形態は、第1実施形態に対してJFET部3の構成を異ならせたものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
図8に示すように、本実施形態では、第1実施形態のSiC半導体装置に対して、JFET部3を電界ブロック層4よりも下方に突出した構造としている。以下、JFET部3のうち電界ブロック層4の間に位置している部分を上部3bと言い、電界ブロック層4よりも深くに位置している部分を底部3cと言う。
本実施形態では、底部3cを電界ブロック層4が形成されていない位置にのみ形成されるようにしている。この底部3cのn型不純物濃度については、上部3bのn型不純物濃度と同じであっても良いが、ここでは上部3bを第1実施形態と同様のn型不純物濃度としつつ、底部3cのn型不純物濃度を上部3bよりも低く、かつ、n型層2よりも高くしている。
このような構成にすると、縦型MOSFETのオン時には、電界ブロック層4から上部3bの下方に広がろうとする空乏層の広がりを底部3cで抑制することができるため、電流経路の幅が狭くなることが抑制される。したがって、オン抵抗の低減が図れる。
一方、ドレイン電圧Vdが高電圧になって電界ブロック層4側に空乏層が広がろうとしても、底部3cのn型不純物濃度を上部3bよりも低くしているため、底部3c側からの空乏層の広がりが抑制される。これにより、電界ブロック層4が完全空乏化し難くなるようにできる。
(第3実施形態)
第3実施形態について説明する。本実施形態は、第1、第2実施形態に対して電界ブロック層4の構成を異ならせたものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態において、JFET部3を電界ブロック層4の間にのみ形成した構成について、本実施形態を適用した場合を例に挙げて説明するが、JFET部3が電界ブロック層4の下方に形成される構成や第2実施形態の構成にも適用できる。
図9に示すように、本実施形態では、第1実施形態のSiC半導体装置に対して、電界ブロック層4を2層構造としている。以下、電界ブロック層4のうちの上方部分を上部4aと言い、その他の部分を基部4bと言う。そして、このような構成において、基部4bについては、第1実施形態で説明したp型不純物濃度としてあり、上部4aのp型不純物濃度を基部4bに対して高くしている。
このような構成にすると、ドレイン電圧Vdが高電圧になって電界ブロック層4側に空乏層が広がろうとしても、高濃度とされた上部4aへの空乏層の広がりが抑制される。これにより、電界ブロック層4が完全空乏化し難くなるようにできる。
(第3実施形態の変形例)
上記第3実施形態では、電界ブロック層4を上部4aと基部4bに区画して、それぞれp型不純物濃度を異なるようにしたが、必ずしもp型不純物濃度が異なる領域として区画されている必要はない。すなわち、電界ブロック層4の下方位置から上方位置に向かって徐々にp型不純物濃度が高くなるようにし、上部4aにおいてその下方位置よりもp型不純物濃度が高くなっていれば良い。
(第4実施形態)
第4実施形態について説明する。本実施形態は、第1~第3実施形態に対してJFET部3および電界ブロック層4の構成を異ならせたものであり、その他については第1~第3実施形態と同様であるため、第1~第3実施形態と異なる部分についてのみ説明する。なお、ここでも第1実施形態において、JFET部3を電界ブロック層4の間にのみ形成した構成について、本実施形態を適用した場合を例に挙げて説明するが、JFET部3が電界ブロック層4の下方に形成される構成や第2、第3実施形態の構成にも適用できる。
図10に示すように、本実施形態では、第1実施形態のSiC半導体装置に対して、JFET部3が下方から上方に向かうに連れて幅狭となり、逆に、電界ブロック層4が下方から上方に向かうに連れて幅広となる構造としている。
このような構成としても、上方において、電界ブロック層4の形成割合が高くなることから、ドレイン電圧Vdが高電圧になって電界ブロック層4側に空乏層が広がろうとしても、上方側において電界ブロック層4への空乏層の広がりが抑制される。これにより、電界ブロック層4が完全空乏化し難くなるようにできる。
(第5実施形態)
第5実施形態について説明する。本実施形態は、第1~第4実施形態に対してJFET部3の構成を異ならせたものであり、その他については第1~第4実施形態と同様であるため、第1~第4実施形態と異なる部分についてのみ説明する。なお、ここでも第1実施形態において、JFET部3を電界ブロック層4の間にのみ形成した構成について、本実施形態を適用した場合を例に挙げて説明するが、JFET部3が電界ブロック層4の下方に形成される構成や第2~第4実施形態の構成にも適用できる。
図11に示すように、本実施形態では、電界ブロック層4の間に形成されたJFET部3について、2層構造としている。以下、JFET部3のうちの上方部分を表層部3dと言い、その他の部分を基部3eと言う。そして、このような構成において、基部3eについては、第1実施形態で説明したn型不純物濃度としてあり、表層部3dのn型不純物濃度を基部3eに対して低くしている。
このような構成にすると、ドレイン電圧Vdが高電圧になって電界ブロック層4側に空乏層が広がろうとしても、低濃度とされた表層部3dからの空乏層の広がりが抑制される。これにより、電界ブロック層4が完全空乏化し難くなるようにできる。
(第5実施形態の変形例)
上記第5実施形態では、JFET部3を表層部3dと基部3eに区画して、それぞれn型不純物濃度を異なるようにしたが、必ずしもn型不純物濃度が異なる領域として区画されている必要はない。すなわち、JFET部3の下方位置から上方位置に向かって徐々にn型不純物濃度が低くなるようにし、表層部3dにおいてその下方位置よりもn型不純物濃度が低くなっていれば良い。
(第6実施形態)
第6実施形態について説明する。本実施形態は、第1~第5実施形態に対してソース電極15とのコンタクトとなるp型連結層10のレイアウトを変更したものであり、その他については第1~第5実施形態と同様であるため、第1~第5実施形態と異なる部分についてのみ説明する。
図12に示すように、本実施形態では、p型連結層10をドット状とし、ストライプ状とされた電界ブロック層4それぞれと対応する位置にp型連結層10が配置される構造としてある。
このように、p型連結層10のレイアウトについては、必ずしも直線状でなくても良い。また、レイアウトを変更したとしても、p型連結層10が電界ブロック層4と対応する位置に形成されるようにしてあれば、電界ブロック層4からソース電極15に抜ける電流経路を短くでき、スイッチング損失を低減することができる。
(第7実施形態)
第7実施形態について説明する。本実施形態は、第1~第6実施形態に対して電界ブロック層4のレイアウトを変更したものであり、その他については第1~第6実施形態と同様であるため、第1~第6実施形態と異なる部分についてのみ説明する。なお、ここでも第1実施形態の構造に対して本実施形態を適用した場合を例に挙げて説明するが、第2~第6実施形態の構成にも適用できる。
図13に示すように、本実施形態では、電界ブロック層4を格子状とし、第1実施形態のようにトレンチゲート構造に対して交差する方向だけでなく、トレンチゲート構造に沿う方向にも電界ブロック層4を形成している。具体的には、電界ブロック層4のうちトレンチゲート構造に対して交差する方向に延設された部分を第1ライン部41とし、トレンチゲート構造に沿って形成された部分を第2ライン部42とする。第1ライン部41は、第1実施形態と同様に所定幅で構成され、p型ディープ層7に接続されている。第2ライン部42は、トレンチゲート構造の下方に形成され、p型ディープ層7には接触しておらず、第1ライン部41を介してソース電位に固定される構造とされている。そして、第1ライン部41と第2ライン部42とによる格子状の編み目部分がJFET部3とされている。
このように、電界ブロック層4を第1ライン部41と第2ライン部42によって構成し、第2ライン部42がトレンチゲート構造の下方に形成されるようにすると、第2ライン部42によってトレンチゲート構造の底部を覆うことができる。これにより、更にゲート-ドレイン間容量Cgdを低減できる。
(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
(1)例えば、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能である。
(2)また、上記実施形態で示したSiC半導体装置を構成する各部の不純物濃度や厚み、幅等の各種寸法については一例を示したに過ぎない。
(3)また、上記実施形態では、第1導電型をn型、第2導電型をp型としたnチャネルタイプの縦型MOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプの縦型MOSFETとしても良い。また、上記説明では、半導体素子として縦型MOSFETを例に挙げて説明したが、同様の構造のIGBTに対しても本発明を適用することができる。nチャネルタイプのIGBTの場合、上記各実施形態に対してn型基板1の導電型をn型からp型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
(4)上記実施形態では、半導体材料としてSiCを用いた半導体装置について説明したが、SiC以外の半導体材料、例えばIV属半導体であるSiやGe、C等やGaN、AlNを用いた半導体装置に対しても本発明を適用可能である。
3 JFET部
4 電界ブロック層
5 n型電流分散層
6 p型ベース領域
7 p型ディープ層
8 n型ソース領域
11 ゲートトレンチ
13 ゲート電極
15 ソース電極
16 ドレイン電極

Claims (13)

  1. 反転型の半導体素子を備えている半導体装置であって、
    第1または第2導電型の半導体基板(1)と、
    前記半導体基板の上に形成され、前記半導体基板よりも低不純物濃度の第1導電型半導体で構成された第1導電型層(2)と、
    前記第1導電型層の上に形成されていると共に前記半導体基板の法線方向から見て少なくとも一方向を長手方向とする線状部分を有して構成された第2導電型の半導体からなる第2導電型の電界ブロック層(4)と、
    前記第1導電型層上に形成され、前記電界ブロック層に挟まれて配置されている第1導電型の半導体からなるJFET部(3)と、
    前記電界ブロック層および前記JFET部の上に形成され、前記第1導電型層よりも高濃度の第1導電型の半導体からなる電流分散層(5)と、
    前記電流分散層の上に形成された第2導電型の半導体からなるベース領域(6)と、
    前記ベース領域の上に形成され、前記第1導電型層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなるソース領域(8)と、
    前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ(11)内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜(12)と該ゲート絶縁膜の上に配置されたゲート電極(13)とを備えて構成され、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
    前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜(14)と、
    前記コンタクトホールを通じて、前記ソース領域にオーミック接触させられたソース電極(15)と、
    前記半導体基板の裏面側に形成されたドレイン電極(16)と、を含む前記半導体素子を備え、
    前記半導体素子が複数セル配置されることでセル領域が構成されており、
    前記複数セルの前記半導体素子それぞれにおいて、
    前記トレンチゲート構造の長手方向を長手方向として、前記電流分散層と共に前記電界ブロック層および前記JFET部の上に形成され、前記電界ブロック層と電気的に接続された第2導電型のディープ層(7)が備えられ
    前記ベース領域は、前記電流分散層および前記ディープ層の上に形成されていて、
    前記複数セルぞれぞれで、前記電界ブロック層が前記ディープ層と電気的に接続されていて、
    前記ゲート電極へのゲート電圧の印加に基づいて前記トレンチゲート構造の側面に位置する前記ベース領域にチャネル領域が形成されて前記半導体素子をオンさせ、前記ゲート電圧の印加を停止することで前記半導体素子をオフする動作を行い、
    前記電界ブロック層は、前記ソース電極と同電位とされ、前記半導体素子のオフ時に前記ドレイン電極側に高電圧が印加されても完全空乏化されないように該電界ブロック層の幅と深さおよび第1導電型不純物濃度が設定されている半導体装置。
  2. 素電荷をq、前記JFET部の第1導電型不純物濃度をNJFET、該JFET部のうち前記電界ブロック層の間に位置する部分の幅をLJFET、該部分のピッチをJFETピッチ、該JFET部のうち前記電界ブロック層の間に位置する部分および前記電界ブロック層の深さをdJFET、前記第1導電型層の厚みを1とした場合の実効的な空乏層端の厚さの割合をα、前記第1導電型層の厚みと第1導電型不純物濃度をそれぞれddriftとNd、前記電界ブロック層の第2導電型不純物濃度をNDPとして、
    q×(LJFET×dJFET×NJFET+α×ddrift×JFETピッチ×Nd)[C]
    <q×(JFETピッチ-LJFET)×dJFET×NDP[C]
    が成り立つように、前記電界ブロック層の深さおよび第2導電型不純物濃度が設定されている請求項1に記載の半導体装置。
  3. 前記電界ブロック層および該電界ブロック層に挟まれた前記JFET部を低飽和電流層として、前記第1導電型層側から見て、該低飽和電流層の面積のうちの前記電界ブロック層の形成されている面積の割合が30%以上かつ60%以下とされている請求項1または2に記載の半導体装置。
  4. 前記JFET部は、前記電界ブロック層の下方にも形成されており、該下方に形成された部分を下方部(3a)として、該下方部の方が前記JFET部のうち前記電界ブロック層の間に位置している部分よりも第1導電型不純物濃度が低くされている請求項1ないし3のいずれか1つに記載の半導体装置。
  5. 前記JFET部は、前記電界ブロック層の間に位置する部分と前記電界ブロック層よりも下方に突出した構造とされ、該JFET部のうち前記電界ブロック層の間に位置する部分を上部(3b)とし、前記電界ブロック層よりも下方に突出した部分を底部(3c)として、前記底部が前記上部よりも第1導電型不純物濃度が低くされている請求項1ないし3のいずれか1つに記載の半導体装置。
  6. 前記電流分散層の方が前記JFET部よりも第1導電型不純物濃度が低くされている請求項1ないし5のいずれか1つに記載の半導体装置。
  7. 前記電界ブロック層は、該電界ブロック層のうちの上部(4a)の方がそれよりも下方に位置する基部(4b)よりも第2導電型不純物濃度が高くされている請求項1ないし6のいずれか1つに記載の半導体装置。
  8. 前記電界ブロック層は、該電界ブロック層の上部(4a)に向かうほど第2導電型不純物濃度が高くされている請求項1ないし6のいずれか1つに記載の半導体装置。
  9. 前記JFET部は、前記電界ブロック層の間に位置する部分において、該JFET部の表層部(3d)が該表層部よりも下方に位置する基部(3e)よりも第1導電型不純物濃度が低くされている請求項1ないし8のいずれか1つに記載の半導体装置。
  10. 前記JFET部は、前記電界ブロック層の間に位置する部分において、該JFET部の表層部(3d)に向かうほど第1導電型不純物濃度が低くされている請求項1ないし8のいずれか1つに記載の半導体装置。
  11. 前記電界ブロック層は、上方に向かうほど幅広とされており、
    前記JFET部は、上方に向かうほど幅狭とされている請求項1ないし10のいずれか1つに記載の半導体装置。
  12. 記複数セルの前記半導体素子それぞれにおいて
    記ソース領域を挟んで前記トレンチゲート構造と反対側に形成され、前記ベース領域を前記ソース電極に連結させる第2導電型の半導体で構成された連結層(10)が備えられている請求項1ないし11のいずれか1つに記載の半導体装置。
  13. 前記電界ブロック層から前記連結層までの距離に相当する前記ディープ層および前記ベース領域の深さが5μm以下とされている請求項12に記載の半導体装置。
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