CN111133588B - 半导体装置及其制造方法 - Google Patents

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Abstract

在以一个方向为长度方向的沟槽栅构造的下方，配置具有以与沟槽栅构造交叉的方向为长度方向的JFET部(3)及电场阻挡层(4)的饱和电流抑制层(3、4)。此外，JFET部(3)和电场阻挡层(4)为交替地反复形成的条形状，将JFET部(3)做成具有第1导电型杂质浓度比较高的第1层(3b)和第1导电型杂质浓度比其低的第2层(3c)的结构。

Description

半导体装置及其制造方法
对关联申请的相互参照
本申请基于2017年9月18日提出申请的日本专利申请第2017－178445号，这里通过参照引用其记载内容。
技术领域
本发明涉及半导体装置及其制造方法，特别适合应用于使用碳化硅(以下称作SiC)等宽带隙半导体的半导体元件及其制造方法。
背景技术
在SiC半导体装置中，导通电阻值的降低是为了实现开关损耗的降低等而需要的，但在负载短路时流过半导体元件的电流与半导体元件的导通电阻值成反比而变大。即，导通电阻值越小的半导体元件当负载短路时的饱和电流成为越大的电流值。结果，容易由于自发热而发生半导体元件的损坏，所以负载短路时的SiC半导体装置的耐量下降。因此，导通电阻值的降低和负载短路时的SiC半导体装置的耐量提高具有权衡的关系，希望改善该权衡关系，即兼顾低导通电阻和低饱和电流。
对此，在专利文献1中，为了兼顾低导通电阻和低饱和电流，提出了具有使p型基体(base)区域中的沟道附近的部分的杂质浓度与JFET部分的杂质浓度成为不同浓度的MOSFET的SiC半导体装置。在该SiC半导体装置中，在深度方向上对p型基体区域的杂质浓度赋予梯度，在沟道附近，杂质浓度较低，随着朝向下方而杂质浓度变高。在这样的结构中，由于使p型基体区域的杂质浓度在沟道附近较低，所以能够实现低导通电阻。此外，关于p型基体区域中的JFET部分，通过设为希望的杂质浓度，能够使相邻的p型基体区域间的n型漂移层被夹断，能够实现低饱和电流。因而，能够实现SiC半导体装置的低导通电阻和低饱和电流的兼顾。
现有技术文献
专利文献
专利文献1：日本专利第5736683号公报
发明内容
但是，在专利文献1的SiC半导体装置中，为了成为更低饱和电流而得到高耐量，如果使p型基体区域中的JFET部分的杂质浓度较浓、或在JFET部分使相邻的p型基体区域的间隔变窄，则JFET电阻增大。因此，无法兼顾低导通电阻和低饱和电流。
本发明的目的在于，提供能够兼顾低导通电阻和低饱和电流的半导体装置及其制造方法。
在本发明的一技术方案的半导体装置中，具备半导体元件，所述半导体元件包括：第1或第2导电型的基板，由半导体构成；漂移层，形成在基板之上，由与基板相比低杂质浓度的第1导电型的半导体构成；饱和电流抑制层，形成在漂移层之上，具有以一个方向为长度方向而以条状排列有多条的由第2导电型的半导体构成的电场阻挡层、以及以一个方向为长度方向并与电场阻挡层交替地以条状排列有多条的由第1导电型的半导体构成的JFET部；电流分散层，形成在饱和电流抑制层之上，由第1导电型杂质浓度比漂移层高的第1导电型的半导体构成；基体区域，形成在电流分散层之上，由第2导电型的半导体构成；源极区域，形成在基体区域之上，由第1导电型杂质浓度比漂移层高的第1导电型的半导体构成；沟槽栅构造，在从源极区域的表面起形成得比基体区域深的栅极沟槽内具备将该栅极沟槽的内壁面覆盖的栅极绝缘膜和配置在该栅极绝缘膜之上的栅极电极而构成，以相对于上述一个方向交叉的方向为长度方向而以条状排列有多条；层间绝缘膜，将栅极电极及栅极绝缘膜覆盖并形成有接触孔；源极电极，经由接触孔而电连接到源极区域；以及漏极电极，形成在基板的背面侧。在这样的结构中，JFET部为以下结构：在将电场阻挡层贯通并具有使漂移层露出的底面的沟槽内，具有形成在该沟槽的底面及侧面上并且第1导电型杂质浓度比漂移层高的第1层、和形成在第1层之上并且第1导电型杂质浓度比第1层低的第2层。
这样，具备包括JFET部及电场阻挡层的饱和电流抑制层。因此，在通常动作时，JFET部的第1层作为对耗尽层的伸展进行调整的层发挥功能，能够抑制从电场阻挡层侧向JFET部内的耗尽层的伸展，能够抑制电流路径变窄，所以能够实现低导通电阻。
此外，如果由于负载短路等而漏极电压变得比通常动作时的电压高，则从电场阻挡层侧向第1层伸展的耗尽层比第1层的厚度更多地伸展，JFET部立即被夹断。由此，能够维持低饱和电流，能够提高基于负载短路等的半导体装置的耐量。因而，实现能够兼顾低导通电阻和低饱和电流的半导体装置。
另外，对各构成要素等赋予的带括号的标号表示该构成要素等与后述的实施方式记载的具体构成要素等的对应关系的一例。
附图说明
图1是第1实施方式的SiC半导体装置的剖视图。
图2是表示图1所示的SiC半导体装置的一部分的立体剖视图。
图3A是表示图1及图2所示的SiC半导体装置的制造工序的立体剖视图。
图3B是表示接着图3A的SiC半导体装置的制造工序的立体剖视图。
图3C是表示接着图3B的SiC半导体装置的制造工序的立体剖视图。
图3D是表示接着图3C的SiC半导体装置的制造工序的立体剖视图。
图3E是表示接着图3D的SiC半导体装置的制造工序的立体剖视图。
图3F是表示接着图3E的SiC半导体装置的制造工序的立体剖视图。
图3G是表示接着图3F的SiC半导体装置的制造工序的立体剖视图。
图3H是表示接着图3G的SiC半导体装置的制造工序的立体剖视图。
图4是表示第2实施方式的SiC半导体装置的一部分的立体剖视图。
图5是表示第3实施方式的SiC半导体装置的一部分的立体剖视图。
图6是表示第4实施方式的SiC半导体装置的电场阻挡层的杂质浓度分布的图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。另外，在以下的各实施方式中，对相互相同或等同的部分赋予相同的标号而进行说明。
(第1实施方式)
对第1实施方式进行说明。本实施方式的SiC半导体装置中，作为半导体元件而形成有图1及图2所示的纵型MOSFET。图2是将图1从左侧观察的立体图，但为了容易观察各部的布局，将SiC半导体装置的结构的一部分省略而表示。这些图所示的纵型MOSFET形成在SiC半导体装置中的单元区域，通过以将该单元区域包围的方式形成外周耐压构造而构成SiC半导体装置，但这里仅图示了纵型MOSFET。另外，以下如图2所示，将纵型MOSFET的宽度方向设为X方向，将相对于X方向交叉的纵型MOSFET的进深方向设为Y方向，将纵型MOSFET的厚度方向或深度方向即XY平面的法线方向设为Z方向而进行说明。
在SiC半导体装置中，使用由SiC构成的n+型基板1作为半导体基板。在n+型基板1的主表面上形成有由SiC构成的n－型漂移层2。关于n+型基板1，表面被设为(0001)Si面，例如n型杂质浓度被设为5.9×1018/cm3，厚度被设为100μm。n－型漂移层2例如n型杂质浓度被设为7.0×1015～1.0×1016/cm3，厚度被设为8.0μm。
在n－型漂移层2之上，形成有由SiC构成的JFET部3和电场阻挡(block)层4，n－型漂移层2在从n+型基板1离开了的位置与JFET部3连结。
JFET部3和电场阻挡层4构成饱和电流抑制层，都在X方向上延伸设置，在Y方向上交替地反复排列而配置。即，从n+型基板1的主表面的法线方向观察，JFET部3和电场阻挡层4分别被做成以多个细长状即条状交替地排列的布局。
JFET部3构成为，在以将电场阻挡层4贯通的方式形成的沟槽3a内具备n型杂质浓度比n－型漂移层2高的n+型层3b、和n型杂质浓度比n+型层3b低的n型层3c。这些n+型层3b和n型层3c分别相当于第1层、第2层。n+型层3b以将沟槽3a的底面及侧面覆盖的方式形成，n型层3c以将n+型层3b的表面覆盖并将沟槽3a内的n+型层3b以外的剩余部分填埋的方式形成。
沟槽3a例如宽度即Y方向尺寸被设为0.25μm，深度被设为1.5μm。关于沟槽3a的形成间隔即沟槽间距，使其比后述的沟槽栅构造的形成间隔即单元间距小。在本实施方式的情况下，沟槽3a的深度被设为与电场阻挡层4的厚度量相同，以使JFET部3的底面和电场阻挡层4的底面成为同一平面，沟槽3a的底面由n－型漂移层2的表面构成。关于n+型层3b，例如n型杂质浓度被设为5.0×1017～2.0×1018/cm3，厚度被设为0.05μm。关于n型层3c，例如n型杂质浓度被设为5.0×1015～2.0×1016/cm3，宽度被设为0.15μm。
电场阻挡层4包括p型杂质不同的p－型层4a和p+型层4b。p－型层4a相当于下层部，与n－型漂移层2相接而形成。p+型层4b相当于上层部，形成在p－型层4a之上、即从n－型漂移层2离开了的位置。p－型层4a例如p型杂质浓度被设为1.0×1016～5.0×1016/cm3，厚度被设为0.5μm。p+型层4b例如p型杂质浓度被设为3.0×1017～1.0×1018/cm3，厚度被设为1.0μm。在本实施方式的情况下，p－型层4a及p+型层4b在深度方向上p型杂质浓度是固定的。此外，如上述那样，在本实施方式的情况下，沟槽3a的深度由于与电场阻挡层4的厚度量相同，所以被设为p－型层4a与p+型层4b的厚度的合计1.5μm。
此外，在电场阻挡层4及JFET部3之上形成有n+型层5。n+型层5与n+型层3b一起形成，被形成在p+型层4b的表面上，以将形成在相邻的沟槽3a的相邻的侧面上的n+型层3b连结的方式形成。该n+型层5的n型杂质浓度及厚度与n+型层3b相同。但是，基于SiC的晶体成长的面方位依存性，也有n+型层5的厚度成为与n+型层3b中的位于沟槽3a底部的部分相同的膜厚、并且成为与位于沟槽3a侧面的部分不同的膜厚的情况。
另外，n+型层5不以将沟槽3a填埋的方式形成。因此，在形成n型层3c时的外延成长时，能够经由没有形成n+型层5的部分，在沟槽3a内形成n型层3c。
进而，在n型层3c及n+型层5之上，形成有由SiC构成的n型电流分散层6。n型电流分散层6是如后述那样使得经过沟道流动的电流能够在X方向上扩散的层，例如，n型杂质浓度被设为比n－型漂移层2高。在本实施方式中，n型电流分散层6被设为与JFET部3的n型层3c相同的n型杂质浓度，厚度被设为0.5μm。
在n型电流分散层6之上，形成有由SiC构成的p型基体区域7。此外，在p型基体区域7之上，形成有由SiC构成的n+型源极区域8。n+型源极区域8形成在p型基体区域7中的与n型电流分散层6对应的部分之上。
p型基体区域7与电场阻挡层4相比厚度较薄，并且p型杂质浓度较低，例如p型杂质浓度被设为3×1017/cm3，厚度被设为0.3μm。此外，n+型源极区域8与n型电流分散层6相比n型杂质浓度被设为高浓度，例如厚度被设为0.5μm。
此外，以从n+型源极区域8的表面将p型基体区域7及n型电流分散层6贯通而到达电场阻挡层4的方式形成有p型连结层9。在本实施方式中，p型连结层9被做成以相对于JFET部3及电场阻挡层4的长度方向交叉的方向、这里是Y方向为长度方向的细长状，通过在X方向上排列多根而被布局为条状。经由该p型连结层9将p型基体区域7及电场阻挡层4电连接。在本实施方式的情况下，形成有从n+型源极区域8的表面将p型基体区域7及n型电流分散层6贯通而到达电场阻挡层4的深沟槽9a，以将该深沟槽9a内填埋的方式形成有p型连结层9。p型连结层9的形成间距与作为后述的沟槽栅构造的形成间隔的单元间距相等。此外，p型连结层9的宽度例如被设为0.4μm，深度例如被设为1.4μm。
进而，以将p型基体区域7及n+型源极区域8贯通而到达n型电流分散层6的方式，形成有例如宽度被设为0.4μm、深度被设为比p型基体区域7与n+型源极区域8的合计膜厚深0.2～0.4μm的栅极沟槽10。以与该栅极沟槽10的侧面相接的方式配置有上述的p型基体区域7及n+型源极区域8。栅极沟槽10将图1的X方向设为宽度方向，将相对于JFET部3及电场阻挡层4的长度方向交叉的方向这里是Y方向设为长度方向，将Z方向设为深度方向，以细长状的布局形成。并且，如图1所示，栅极沟槽10在X方向上以等间隔配置有多条，分别以夹在p型连结层9之间的方式配置，被做成条状。
例如，作为如后述那样形成在栅极沟槽10内的沟槽栅构造的形成间隔的单元间距、即作为相邻的栅极沟槽10的配置间隔的单元间距例如被设为2～3μm。栅极沟槽10的宽度是任意的，但被设为比单元间距小。此外，与单元间距相比，作为JFET部3的间隔的JFET间距、换言之电场阻挡层4的间隔较小。
将p型基体区域7中的位于栅极沟槽10侧面的部分作为当纵型MOSFET工作时将n+型源极区域8与n型电流分散层6之间相连的沟道区域，包括沟道区域的栅极沟槽10的内壁面被栅极绝缘膜11覆盖。在栅极绝缘膜11的表面形成有由掺杂Poly－Si(多晶硅)构成的栅极电极12，由这些栅极绝缘膜11及栅极电极12将栅极沟槽10内完全填埋，构成沟槽栅构造。
此外，在n+型源极区域8的表面及栅极电极12的表面，隔着层间绝缘膜13而形成有源极电极14等。源极电极14由多种金属、例如Ni/Al等构成。并且，多种金属中的至少与n型SiC、具体而言是n+型源极区域8及n型掺杂情况下的栅极电极12相接触的部分由能够与n型SiC欧姆接触的金属构成。此外，多种金属中的至少与P型SiC具体而言是p型连结层9相接触的部分由能够与p型SiC欧姆接触的金属构成。另外，源极电极14通过被形成在层间绝缘膜13上而与SiC部分电绝缘，但经由形成于层间绝缘膜13的接触孔，与n+型源极区域8及p型连结层9电接触。
进而，在n+型基板1的背面侧形成有与n+型基板1电连接的漏极电极15。通过这样的构造，构成了n沟道型的反转型的沟槽栅构造的纵型MOSFET。通过将这样的纵型MOSFET配置多个单元而构成单元区域。并且，通过以将形成有这样的纵型MOSFET的单元区域包围的方式构成由未图示的保护环等实现的外周耐压构造，构成SiC半导体装置。
这样构成的具有纵型MOSFET的SiC半导体装置例如在将源极电压Vs设为0V、将漏极电压Vd设为1～1.5V的状态下，通过对栅极电极12施加20V的栅极电压Vg而动作。即，通过被施加栅极电压Vg，纵型MOSFET在与栅极沟槽10相接的部分的p型基体区域7形成沟道区域，进行在漏极－源极间流过电流的动作。
此时，JFET部3及电场阻挡层4作为饱和电流抑制层发挥功能，通过发挥饱和电流抑制效果，能够成为能够实现低导通电阻并且维持低饱和电流的构造。具体而言，由于将JFET部3和电场阻挡层4交替地反复形成，并在JFET部3中的与电场阻挡层4相接的部分配置有高浓度的n+型层3b，所以n+型层3b作为耗尽层调整层发挥功能，由此进行以下动作。
首先，在漏极电压Vd是例如1～1.5V那样在通常动作时被施加的电压的情况下，从电场阻挡层4侧向n+型层3b伸展的耗尽层仅以比n+型层3b的厚度小的宽度伸展。即，n+型层3b作为阻止耗尽层的伸展的层发挥功能。因此，能够抑制耗尽层向JFET部3内的伸展，能够抑制电流路径变窄，所以能够实现低导通电阻。
此外，关于n+型层3b中的耗尽层没有伸展的部分，作为电流路径发挥功能。并且，由于n+型层3b的n型杂质浓度为高浓度，为低电阻，所以通过由n+型层3b作为电流路径发挥功能，能够进一步实现低导通电阻化。
此外，如果由于负载短路等而漏极电压Vd变得比通常动作时的电压高，则从电场阻挡层4侧向n+型层3b伸展的耗尽层比n+型层3b的厚度更多地伸展。于是，与n型电流分散层6相比，JFET部3先被立即夹断。此时，基于n+型层3b的厚度及n型杂质浓度，确定漏极电压Vd与耗尽层的宽度的关系。因此，通过设定n+型层3b的厚度及n型杂质浓度，以使得在成为比通常动作时的漏极电压Vd稍高的电压时JFET部3被夹断，从而即使是较低的漏极电压Vd也能够将JFET部3夹断。这样，通过使得当漏极电压Vd变得比通常动作时的电压高时JFET部3立即被夹断，能够维持低饱和电流，能够提高基于负载短路等的SiC半导体装置的耐量。
这样，JFET部3及电场阻挡层4作为饱和电流抑制层发挥功能，发挥饱和电流抑制效果，从而实现能够兼顾低导通电阻和低饱和电流的SiC半导体装置。
此外，由于做成了JFET部3相对于沟槽栅构造交叉的构造，所以能够将JFET间距相对于单元间距独立地设定。因此，例如能够如本实施方式那样将JFET间距设定得比单元间距小。这样，使流通电流的JFET部3的形成面积增加，所以电流通路密度增大。结果，能够使JFET电阻降低，能够实现纵型MOSFET的导通电阻的降低。
另外，也可以考虑将JFET部3及电场阻挡层4的长度方向与沟槽栅构造的长度方向一致而设为相同方向。但是，在做成这样的构造的情况下，需要使JFET间距对应于单元间距，所以无法将JFET间距相对于单元间距独立地设定。因此，通过做成能够使JFET间距比单元间距窄的本实施方式的构造，能够实现纵型MOSFET的更低导通电阻化。
另一方面，通过以夹着JFET部3的方式具备电场阻挡层4，做成了交替地反复形成JFET部3和电场阻挡层4的构造。因此，即使漏极电压Vd成为高电压，从下方向n－型漂移层2伸展的耗尽层的伸展也被电场阻挡层4抑制，能够防止延伸到沟槽栅构造。因而，发挥使作用于栅极绝缘膜11的电场降低的电场抑制效果，能够抑制栅极绝缘膜11损坏，所以能够做成高耐压化且可靠性高的元件。并且，由于这样防止耗尽层向沟槽栅构造的延伸，所以能够使n－型漂移层2及JFET部3的n型杂质浓度比较浓，能够实现低导通电阻化。
由此，能够做成具有低导通电阻且高可靠性的纵型MOSFET的SiC半导体装置。
进而，不是将电场阻挡层4全部用p型杂质浓度较高的p+型层4b构成，而是在与n－型漂移层2相接的部分具备p型杂质浓度较低的p－型层4a。假如电场阻挡层4全部仅由p+型层4b构成，则从电场阻挡层4向n－型漂移层2侧的耗尽层的伸展量变大。此外，n－型漂移层2内的耗尽层不仅向电场阻挡层4的下方、还从电场阻挡层4与JFET部3的边界位置向JFET部3的下方进入而伸展。即，在n－型漂移层2内二维地伸展的二维耗尽层的伸展量变大。因此，担心发生JFET部3的电流出口的狭窄而使导通电阻变高。
相对于此，在如本实施方式那样将电场阻挡层4中的与n－型漂移层2相接的部分做成p－型层4a的情况下，相应于p－型层4a的p型杂质浓度的降低，能得到使二维耗尽层向n－型漂移层2内的伸展量变小的电场吸收效果。由此，JFET部3的电流出口的狭窄被抑制，能够维持低导通电阻。
另一方面，本实施方式的SiC半导体装置由于在没有施加栅极电压Vg时不形成沟道区域，所以成为在漏极－源极间不流过电流的常截止(normally off)型的半导体元件。但是，关于JFET部3，即使在没有施加栅极电压Vg时，也如果漏极电压Vd不高于通常动作时的电压则不夹断，所以为常导通(normally on)型。
另外，对纵型MOSFET的各构成要素的厚度及深度、杂质浓度的一例进行了说明，但关于它们只不过表示了一例，只要进行上述那样的动作，也可以设为其他厚度、深度、杂质浓度。
例如，关于JFET部3的宽度、即JFET部3在排列了多条的排列方向上的尺寸，设定为能得到饱和电流抑制效果就可以。能得到饱和电流抑制效果的JFET部3的宽度根据n+型层3b及n型层3c的n型杂质浓度及电场阻挡层4的p型杂质浓度而变化，但如果是例如0.2～0.5μm的范围则能够得到饱和电流抑制效果。
此外，关于电场阻挡层4的宽度、即电场阻挡层4在排列多条的排列方向上的尺寸，考虑低导通电阻和电场抑制效果而设定就可以。如果增大电场阻挡层4的宽度，则相对地JFET部3的形成比例变小，成为使JFET电阻增大的主要原因，所以较小是有利的，但如果过小，则在截止时当耗尽层从电场阻挡层4的侧面也扩展时电场抑制效果降低。因此，考虑由JFET电阻的降低带来的低导通电阻的实现、和电场抑制效果，设定电场阻挡层4的宽度，如果是例如0.3～0.8μm的范围则能够在实现低导通电阻的同时得到电场抑制效果。
接着，对于本实施方式的具备n沟道型的反转型的沟槽栅构造的纵型MOSFET的SiC半导体装置的制造方法，参照图3A～图3H所示的制造工序中的剖视图进行说明。
〔图3A所示的工序〕
首先，作为半导体基板而准备n+型基板1。并且，通过使用未图示的CVD(chemicalvapor deposition：化学气相沉积)装置的外延成长，在n+型基板1的主表面上形成由SiC构成的n－型漂移层2。此时，也可以使用在n+型基板1的主表面上预先使n－型漂移层2成长的所谓外延基板。并且，在n－型漂移层2之上形成由SiC构成的电场阻挡层4。具体而言，在n－型漂移层2的表面形成p－型层4a后，接着在p－型层4a之上形成p+型层4b。
另外，关于外延成长，除了作为SiC的原料气体的硅烷及丙烷以外，还导入作为n型掺杂剂的气体、例如氮气，或导入作为p型掺杂剂的气体、例如三甲基铝(以下称作TMA)来进行。由于难以接着n型SiC使p型SiC连续地外延成长，所以也可以通过不同的CVD装置使n型SiC和p型SiC外延成长。此外，关于p－型层4a及p+型层4b，由于是相同的导电型，所以例如仅通过使TMA的导入量变化就能够容易地连续形成。
〔图3B所示的工序〕
在电场阻挡层4之上，形成使与JFET部3对应的位置开口的未图示的掩模。并且，通过使用该掩模进行RIE(Reactive Ion Etching：反应离子蚀刻)等各向异性蚀刻，将电场阻挡层4除去而形成沟槽3a，在沟槽3a的底部使n－型漂移层2露出。然后，将在蚀刻时使用的掩模除去。
〔图3C所示的工序〕
通过使用未图示的CVD装置的外延成长，在沟槽3a内形成n+型层3b，同时在电场阻挡层4的表面形成n+型层5。
〔图3D所示的工序〕
接着，通过在n+型层3b及n+型层5之上使n型SiC外延成长，形成n型层3c，同时形成n型电流分散层6。此时，n+型层3b及n+型层5和n型层3c及n型电流分散层6是相同的导电型。因此，在n+型层3b及n+型层5的外延成长中使用的CVD装置内，通过使作为n型掺杂剂的气体的导入量变化，能够容易地使n型层3c及n型电流分散层6连续地外延成长。
〔图3E所示的工序〕
使用未图示的CVD装置，在n型电流分散层6之上使p型基体区域7及n+型源极区域8外延成长。
〔图3F所示的工序〕
在n+型源极区域8之上，形成使与p型连结层9对应的位置开口的未图示的掩模。并且，通过使用该掩模进行RIE等各向异性蚀刻，将n+型源极区域8、p型基体区域7、n型电流分散层6及n+型层5依次除去，形成到达p+型层4b的深沟槽9a。接着，将掩模除去。
〔图3G所示的工序〕
使用未图示的CVD装置，使p型SiC外延成长，以将深沟槽9a内填埋。接着，通过回蚀(etch back)，仅在深沟槽9a内留下p型SiC，由此形成p型连结层9。
〔图3H所示的工序〕
在n+型源极区域8等之上形成未图示的掩模后，使掩模中的栅极沟槽10的计划形成区域开口。接着，通过使用掩模进行RIE(Reactive Ion Etching)等各向异性蚀刻，形成栅极沟槽10。
然后，通过在将掩模除去后例如进行热氧化，形成栅极绝缘膜11，由栅极绝缘膜11将栅极沟槽10的内壁面上及n+型源极区域8的表面上覆盖。并且，在将掺杂有p型杂质或n型杂质的Poly－Si沉积后，将其回蚀，至少在栅极沟槽10内留下Poly－Si从而形成栅极电极12。由此，沟槽栅构造完成。
关于之后的工序没有图示，但进行以下这样的工序。即，形成例如由氧化膜等构成的层间绝缘膜13，以将栅极电极12及栅极绝缘膜11的表面覆盖。此外，使用未图示的掩模，在层间绝缘膜13中形成使n+型源极区域8及p型连结层9露出的接触孔。并且，在层间绝缘膜13的表面上形成例如由多种金属的层叠构造构成的电极材料后，通过将电极材料布图而形成源极电极14。进而，在n+型基板1的背面侧形成漏极电极15。这样，本实施方式的SiC半导体装置完成。
通过以上说明的制造方法，能够制造本实施方式的SiC半导体装置。此时，如上述那样，在从形成n－型漂移层2到形成p型基体区域7的期间，除了p－型层4a及p+型层4b以外，还形成n+型层3b及n+型层5、n型层3c及n型电流分散层6。虽然这样使多层外延成长，但p－型层4a的形成后的p+型层4b是相同的导电型，n+型层3b及n+型层5和n型层3c及n型电流分散层6也是相同的导电型。因此，能够在相同的CVD装置内容易地连续形成相同的导电型彼此。因而，能够使得用来形成这些多层的外延成长进行2次即可，实现SiC半导体装置的制造工序的简化，能够削减制造成本。
(第2实施方式)
对第2实施方式进行说明。本实施方式是相对于第1实施方式去掉了n+型层5、进行了p型连结层9的结构变更等而得到的，关于其他，与第1实施方式是同样的，所以仅对与第1实施方式不同的部分进行说明。
如图4所示，在本实施方式中，将在第1实施方式的SiC半导体装置中具备的n+型层5去掉，在JFET部3及电场阻挡层4之上直接形成n型电流分散层6。
这样，能够做成将n+型层5去掉的构造。关于将n+型层5去掉的构造，能够通过将在沟槽3a的外侧与形成n+型层3b同时地形成的n+型层5及n型层3c在n型层3c的形成后用CMP(Chemical Mechanical Polishing：化学机械研磨)等平坦化工序除去而形成。在此情况下，不是连续进行n型层3c的形成和n型电流分散层6的形成而是分别形成，所以能够独立地设定n型层3c和n型电流分散层6的n型杂质浓度。因而，将n型层3c的n型杂质浓度设定为最适于JFET部3的浓度，并将n型电流分散层6的n型杂质浓度设为更高浓度等，能够通过容易的浓度控制进行各自的向更适合的浓度的调整，能够容易地制作它们。
此外，将p型连结层9仅形成在p型基体区域7的下方。并且，在比p型基体区域7靠上方，形成有从n+型源极区域8的表面形成的p型插件层20，p型插件层20电连接到源极电极14。这样，也可以将p型连结层9仅形成在p型基体区域7的下方，经由p型插件层20使p型基体区域7、p型连结层9及电场阻挡层4成为源极电位。
关于p型连结层9，能够通过在形成第1实施方式中说明的深沟槽9a之后埋入p型SiC而形成，但也能够通过离子注入来形成。但是，在对SiC进行离子注入的情况下，由于SiC较硬，所以难以使射程较长。因此，如果如本实施方式那样做成将p型连结层9仅形成在p型基体区域7的下方的构造，则能够使离子注入的射程较短，所以是优选的。
该p型插件层20的上表面布局是任意的，如果成为p型插件层20至少与p型基体区域7相接的构造，则是怎样的构造都可以。在本实施方式的情况下，p型插件层20被做成了在沟槽栅构造的长度方向上排列有多个的点状的布局。
另外，关于这样的构造的SiC半导体装置，除了在p型基体区域7的形成前形成p型连结层9、以及在n+型源极区域8的形成后形成p型插件层20以外，与第1实施方式是同样的。关于p型连结层9，能够通过如上述那样在形成深沟槽9a之后以将深沟槽9a填埋的方式形成p型SiC的工序，或进行对n型电流分散层6离子注入p型杂质的工序来形成。同样，关于p型插件层20，也能够通过进行对n+型源极区域8形成沟槽并以将该沟槽内填埋的方式形成p型SiC的工序，或进行对n+型源极区域8离子注入p型杂质的工序来形成。在将p型连结层9及p型插件层20通过离子注入来形成的情况下，虽然制造成本可能增加，但工序稳定性高，能够使成品率良好。
(第3实施方式)
对第3实施方式进行说明。本实施方式是相对于第1、第2实施方式变更了JFET部3的构造而得到的，关于其他是与第1、第2实施方式同样的，所以仅对与第1、第2实施方式不同的部分进行说明。另外，这里以第1实施方式的构造为例说明本实施方式，但对于第2实施方式的构造也能够应用本实施方式。
如图5所示，在本实施方式中，使n+型层3b比电场阻挡层4深。具体而言，不是使沟槽3a一直形成到n－型漂移层2的表面，而是一直形成到n－型漂移层2的厚度的中途位置，使沟槽3a的底面位于比电场阻挡层4的底面更靠下方、即更靠n+型基板1侧。
这样，不仅是第1实施方式那样的JFET部3的底面为与电场阻挡层4的底面相同平面的情况，还能够做成JFET部3的底面位于比电场阻挡层4的底面靠下方的构造。如果做成这样的构造，则能够进一步抑制从电场阻挡层4侧向n－型漂移层2内伸展的耗尽层进入到JFET部3的下方。因而，能够进一步抑制JFET部3的电流出口的狭窄，能够成为低导通电阻。
另外，关于这样的构造的SiC半导体装置，仅使沟槽3a的深度比第1实施方式深就可以。因而，基本上能够通过与第1实施方式同样的制造方法来制造本实施方式的SiC半导体装置。
(第4实施方式)
对第4实施方式进行说明。本实施方式是相对于第1～第3实施方式变更了电场阻挡层4的p型杂质浓度而得到的，关于其他是与第1～第3实施方式同样的，所以仅对与第1～第3实施方式不同的部分进行说明。
在本实施方式中，相对于第1～第3实施方式，对电场阻挡层4中的p－型层4a的p型杂质浓度赋予了梯度。另外，关于本实施方式的SiC半导体装置的基本构造，与第1～第3实施方式完全相同。
具体而言，如图6所示，p－型层4a的p型杂质浓度从下方朝向上方逐渐变高，即随着从n－型漂移层2侧拉开距离而逐渐变高，变高直到成为与p+型层4b相同浓度。通过在形成p－型层4a时使作为p型掺杂剂的气体的导入量逐渐增、并最终增加到形成p+型层4b时的导入量，从而实现这样的构造。
关于电场阻挡层4，越是提高p型杂质浓度则越使截止时的电场抑制效果提高，但减小二维耗尽层向n－型漂移层2内的伸展量的电场吸收效果变小。因此，通过如本实施方式那样对p－型层4a的p型杂质浓度赋予梯度，能够实现电场抑制效果和电场吸收效果的兼顾。
(其他实施方式)
将本发明依据上述实施方式进行了记述，但并不限定于该实施方式，也包含各种各样的变形例或等价范围内的变形。除此以外，各种各样的组合或形态、进而在它们中仅包含一要素、其以上或其以下的其他的组合或形态也落入在本发明的范畴或思想范围中。
例如，在上述各实施方式中，说明了通过使电场阻挡层4与源极电极14连接而成为源极电位的构造。相对于此，也可以将电场阻挡层4做成从p型基体区域7分离的构造，使其作为随着向电场阻挡层4的电压施加来调整JFET部3的耗尽层的伸展量的第2栅极发挥功能。在此情况下，电场阻挡层4能够做成与栅极电极12电连接而被施加栅极电压的结构，或做成与漏极电极15连接而被施加漏极电压的结构。
此外，各JFET部3的宽度不需要是固定的，也可以成为例如朝向漏极电极15侧逐渐宽度变窄那样的截面锥形。
此外，关于在上述各实施方式中表示的构成SiC半导体装置的各部的杂质浓度及厚度、宽度等各种尺寸，只不过表示了一例。此外，将JFET部3及电场阻挡层4交替地排列多条而做成了条状，但这表示在单元区域中被配置为条状，在比单元区域靠外侧也可以不为条状。例如，也可以做成如下构造，即：在成为从单元区域开始到外周区域为止的区域的连接区域，做成用电场阻挡层4完全填埋的构造，形成在单元区域中的多条电场阻挡层4与连接区域的电场阻挡层4相连而成为一体。
此外，在上述第1实施方式等中，以设第1导电型为n型、设第2导电型为p型的n沟道型的纵型MOSFET为例进行了说明，但也可以做成使各构成要素的导电型反转的p沟道型的纵型MOSFET。此外，在上述说明中，作为半导体元件而以纵型MOSFET为例进行了说明，但对同样的构造的IGBT也能够应用本发明。在n沟道型的IGBT的情况下，只是相对于上述各实施方式将n+型基板1的导电型从n型变更为p型，关于其他构造及制造方法与上述各实施方式是同样的。
此外，在上述实施方式中作为半导体装置而以SiC半导体装置为例进行了说明。但是，这只不过举出了一例，对使用Si的半导体装置也能够应用本发明，对其他的宽带隙半导体装置，例如使用GaN、金刚石、AlN等的半导体装置，也能够应用上述各实施方式。

Claims (15)

1.一种半导体装置，具备反转型的半导体元件，其特征在于，
具备上述半导体元件，该半导体元件包括：
第1或第2导电型的基板(1)，由半导体构成；
漂移层(2)，形成在上述基板之上，由与上述基板相比低杂质浓度的第1导电型的半导体构成；
饱和电流抑制层(3、4)，形成在上述漂移层之上，具有以一个方向为长度方向而以条状排列有多条的由第2导电型的半导体构成的电场阻挡层(4)、以及以上述一个方向为长度方向并与上述电场阻挡层交替地以条状排列有多条的由第1导电型的半导体构成的JFET部(3)；
电流分散层(6)，形成在上述饱和电流抑制层之上，由第1导电型杂质浓度比上述漂移层高的第1导电型的半导体构成；
基体区域(7)，形成在上述电流分散层之上，由第2导电型的半导体构成；
源极区域(8)，形成在上述基体区域之上，由第1导电型杂质浓度比上述漂移层高的第1导电型的半导体构成；
沟槽栅构造，在从上述源极区域的表面起形成得比上述基体区域深的栅极沟槽(10)内具备将该栅极沟槽的内壁面覆盖的栅极绝缘膜(11)和配置在该栅极绝缘膜之上的栅极电极(12)而构成，以相对于上述一个方向交叉的方向为长度方向而以条状排列有多条；
层间绝缘膜(13)，将上述栅极电极及上述栅极绝缘膜覆盖并形成有接触孔；
源极电极(14)，经由上述接触孔而电连接于上述源极区域；以及
漏极电极(15)，形成在上述基板的背面侧；
上述JFET部，在将上述电场阻挡层贯通并具有使上述漂移层露出的底面的沟槽(3a)内具有第1层(3b)和第2层(3c)，上述第1层(3b)形成在该沟槽的底面及侧面上并且第1导电型杂质浓度比上述漂移层高，上述第2层(3c)形成在上述第1层之上并且第1导电型杂质浓度比上述第1层低；
通过对上述栅极电极施加栅极电压、并且作为对上述漏极电极施加的漏极电压而施加通常动作时的电压，在上述基体区域中的与上述沟槽栅构造相接的部分形成沟道区域，经由上述源极区域及上述JFET部，在上述源极电极及上述漏极电极之间流过电流。
2.如权利要求1所述的半导体装置，其特征在于，
上述JFET部彼此的间隔即JFET间距小于上述沟槽栅彼此的间隔即单元间距。
3.如权利要求1所述的半导体装置，其特征在于，
上述第1层构成如下这样的耗尽层调整层，即：当作为上述漏极电压而施加了上述通常动作时的电压时，抑制从上述电场阻挡层向上述第2层伸展的耗尽层的伸展量而使电流经过上述JFET部流动，若作为上述漏极电压而施加了比上述通常动作时的电压高的电压，则由上述耗尽层使上述JFET部夹断。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于，
上述JFET部的将多条该JFET部排列的排列方向上的尺寸为0.2～0.5μm。
5.如权利要求1～3中任一项所述的半导体装置，其特征在于，
上述电场阻挡层的第2导电型杂质浓度在上述漂移层侧相比于该漂移层的相反侧变低。
6.如权利要求1～3中任一项所述的半导体装置，其特征在于，
上述电场阻挡层具有与上述漂移层相接而形成的下层部(4a)、和形成在该下层部之上并且第2导电型杂质浓度比该下层部高的上层部(4b)。
7.如权利要求6所述的半导体装置，其特征在于，
上述下层部的第2导电型杂质浓度随着从上述漂移层侧朝向上述上层部侧逐渐升高。
8.如权利要求1～3中任一项所述的半导体装置，其特征在于，
上述电场阻挡层的将多条该电场阻挡层排列的排列方向上的尺寸为0.3～0.8μm。
9.一种半导体装置的制造方法，是具备反转型的半导体元件的半导体装置的制造方法，其特征在于，
包括以下步骤：
准备由半导体构成的第1或第2导电型的基板(1)；
在上述基板之上，形成由与上述基板相比低杂质浓度的第1导电型的半导体构成的漂移层(2)；
在上述漂移层之上，形成由第2导电型的半导体构成的电场阻挡层(4)；
在上述电场阻挡层中将以一个方向为长度方向的沟槽(3a)以条状形成了多条之后，在上述沟槽内配置第1导电型的半导体而形成JFET部(3)，从而形成将上述电场阻挡层及上述JFET部以上述一个方向为长度方向交替地以条状排列有多条的饱和电流抑制层(3、4)；
在上述饱和电流抑制层之上，形成由第1导电型杂质浓度比上述漂移层高的第1导电型的半导体构成的电流分散层(6)；
在上述电流分散层之上，形成由第2导电型的半导体构成的基体区域(7)；
在上述基体区域之上，形成由第1导电型杂质浓度比上述漂移层高的第1导电型的半导体构成的源极区域(8)；
以相对于上述一个方向交叉的方向为长度方向而将距上述源极区域的表面比上述基体区域深的栅极沟槽(10)以条状形成了多条之后，在上述栅极沟槽的内壁面形成栅极绝缘膜(11)，并且在上述栅极绝缘膜之上形成栅极电极(12)，从而形成沟槽栅构造；
形成与上述源极区域电连接的源极电极(14)；以及
在上述基板的背面侧形成漏极电极(15)；
在形成上述JFET部的步骤中，形成被配置在上述沟槽的底面及侧面上且第1导电型杂质浓度比上述漂移层高的第1层(3b)、和被配置在上述第1层之上且第1导电型杂质浓度比上述第1层低的第2层(3c)。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，
在形成上述电场阻挡层的步骤中，作为上述电场阻挡层，使与上述漂移层相接的下层部(4a)和形成在该下层部之上并且第2导电型杂质浓度比该下层部高的上层部(4b)连续地外延成长。
11.如权利要求10所述的半导体装置的制造方法，其特征在于，
在形成上述电场阻挡层的步骤中，将上述下层部形成为，随着从上述漂移层侧朝向上述上层部侧而第2导电型杂质浓度逐渐变高。
12.如权利要求9～11中任一项所述的半导体装置的制造方法，其特征在于，
连续地进行上述JFET部的形成以及上述电流分散层的形成，作为上述JFET部而使上述第1层和上述第2层连续地外延成长，并且与上述第2层的外延成长同时地也使上述电流分散层外延成长。
13.如权利要求9～11中任一项所述的半导体装置的制造方法，其特征在于，
在形成上述JFET部的步骤中，作为上述JFET部而使上述第1层和上述第2层连续地外延成长之后，通过平坦化而去除上述第1层及上述第2层中的形成在上述沟槽的外侧的部分，仅在上述沟槽内形成上述第1层及上述第2层；
在形成上述电流分散层的步骤中，在仅形成在上述沟槽内的上述第1层及上述第2层之上和上述电场阻挡层之上形成上述电流分散层。
14.如权利要求9～11中任一项所述的半导体装置的制造方法，其特征在于，
包括以下步骤：
形成从上述源极区域的表面将上述基体区域及上述电流分散层贯通而到达上述电场阻挡层的深沟槽(9a)；以及
在上述深沟槽内，形成将上述基体区域与上述电场阻挡层连结的第2导电型的连结层(9)。
15.如权利要求12所述的半导体装置的制造方法，其特征在于，
包括以下步骤：
在形成上述电流分散层之后并且形成上述基体区域之前，对上述电流分散层进行第2导电型杂质的离子注入，从而形成到达上述电场阻挡层的第2导电型的连结层(9)；以及
在形成上述源极区域之后，对上述源极区域进行第2导电型杂质的离子注入，从而形成到达上述基体区域的第2导电型的插件层(20)。
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