JP2006303231A - 炭化珪素半導体装置の製造方法 - Google Patents
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Abstract
【構成】前記ポリシリコン領域が、半導体基板の表面にポリシリコン層をCVD法により所定の厚さに堆積した後、エッチングガスのバイアス方向に対して前記半導体基板を傾斜させて、トレンチ側壁に形成された該ポリシリコン層のうち、表面から前記チャネル領域より深い位置までを異方性エッチングにより除去することにより形成される炭化珪素半導体装置の製造方法とする。
【選択図】 図4
Description
近年、炭化珪素半導体基板の品質向上と大口径化の進展の結果、炭化珪素半導体基板を用いるとシリコン半導体素子を大きく上回る特性の得られるという期待を担って、金属酸化物半導体型電界効果トランジスタ(MOSFET)、バイポーラトランジスタ、接合型電界効果型(JFET)などのトランジスタの開発が盛んである。中でもMOSFETは、電圧駆動型素子なのでゲート駆動回路が電流駆動型のバイポーラトランジスタより低コストになると共に、導通時に少数キャリアの注入がない多数キャリア素子であって、当然、少数キャリアの蓄積もない。この点でキャリアの蓄積が生じるバイポーラトランジスタなどと比較して高速スイッチングが可能となるので、炭化珪素半導体基板のMOSFETへの適用が注目される。このような理由から、炭化珪素(以下SiCと略すこともある)半導体基板を用いたMOSFET系列の半導体装置の開発が強く求められるのである。
オフ状態時には、ソース/ベース電極28をアース電位にしておき、ゲート電極27に十分大きな負バイアスを印加すると、ソース領域24とドリフト層22に挟まれたpベース層(チャネル領域)23のゲート酸化膜26との界面近傍の領域には正孔が誘起された蓄積状態となり、伝導キャリアである電子の経路が遮断されるので電流は流れない。ドレイン電極29に正の高電圧を印加するとベース層23とドリフト層22間の接合が逆バイアス状態になるので、空乏層がpベース層(チャネル領域)23内とドリフト層22内に広がり、電流を低く抑えたまま高電圧を維持しており、これがオフ状態である。
オン状態における抵抗については、構造上図20に示されるDIMOSFETでは電流経路に沿った各層および領域における抵抗が加算される。しかし、図19に示すUMOSFETのオン抵抗では、前記DIMOSFETにおけるドリフト層32におけるゲート酸化膜36の界面近傍を電子が移動するときの蓄積抵抗と、ドリフト層32内のゲート酸化膜36近傍から下方のドレインに向かって流れるときにn型ドリフト層32が両隣のp型ベース層33に挟まれていることによって生じるJFET抵抗とが発生しないという長所がある。このため、前記DIMOSFETではセルピッチを小さくして行くと、あるセルピッチ距離からJFET抵抗が強く現れて、オン抵抗が増加するのに対し、UMOSFETではセルピッチを小さくすればするほどオン抵抗が単調に減少するという長所がある。特に約3kV以下の耐圧を持つMOSFETにおいては、MOSチャネル抵抗が無視できないために微細化によるセルピッチの縮小が必須であり、UMOSFETを使用するメリットが生じる。
さらに、UMOSFETのトレンチ内の絶縁層の下部のドリフト層内にドリフト層の導電型とは反対の導電型の電界緩和領域を設けることにより、高耐圧化を可能にする発明が知られている(特許文献2)。
ジェイ・タン(J.Tan) 他一名、「High−Voltage Accumulation−Layer UMOSFET‘s in 4H−SiC」、IEEE Electron. Dev. Lett.,(米国)19巻、12号、1998年12月号、p487〜p489 林哲也他4名、「New High−Voltage UniPolar Mode p+Si/n−4H−SiC Heterojunction Diode」 Materials Science Forum Vols.483−485 (2005年) p953−p956
また、前記特許文献1および非特許文献2に記載のように、ポリシリコンで形成された電解緩和層をトレンチ底部に設ける発明では、トレンチ底部の所定の位置に適切に電界緩和層を設けることが容易ではない。また、ゲート絶縁膜の形成方法にも問題がある。
特許請求の範囲の請求項3記載の本発明によれば、ゲート絶縁膜をCVD絶縁膜とする特許請求の範囲の請求項1または2記載の炭化珪素半導体装置の製造方法とすることがより好ましい。
要するに、前記課題を解決するためには、本発明では、以下の内容を対策とする。
トレンチ形成プロセスに引き続いて、p型不純物が高濃度に添加されたポリシリコン領域をその上端がトレンチ側壁に現れるpベース層(チャネル領域)の下端よりさらに深い位置となるようにトレンチ底部のみに形成する工程を追加する。
トレンチ底部のみにp+ポリシリコン領域を堆積する手法として、表面にポリシリコン層をその上端がトレンチ側壁に現れ、チャネル領域となるpベース層(チャネル領域)の下端よりさらに深い位置となるような膜厚で堆積した後、半導体基板を適宜に傾け、p+ポリシリコン領域の上端がトレンチ側壁に現れチャネル領域となるpベース層(チャネル領域)の下端よりさらに深い位置に来るように異方性エッチングを行う。
また、p+ポリシリコン領域上に形成されるゲート酸化膜として1000℃以上の高温で形成される通常の熱酸化膜を使わず、堆積法により形成され、前記温度より低温で処理されるCVDシリコン酸化膜を用いる。
前記p+ポリシリコン領域をトレンチ底部にのみ形成すると、電界強度分布は図22と同様になる。シリコン半導体基板の絶縁破壊電界強度は炭化珪素半導体基板(SiC)のそれよりも一桁程度低いこともあって、前記トレンチ底部に高濃度のポリシリコン領域を形成した場合には、ポリシリコン領域内への電界の入り込みがほとんどなく、アバランシェ破壊を起こしにくくなり、SiCの高い絶縁破壊電界強度を利用した高耐圧の半導体装置とすることができる。
図1に示す厚み約400μm、不純物濃度1×1018cm−3であるn+型4H−SiC投入基板1上にそれぞれ成長された膜厚0.5μm、不純物濃度1×1018cm−3のn型バッファー層2、膜厚10μm、不純物濃度1×1016cm−3のn−型ドリフト層3、膜厚0.4μm、不純物濃度1×1017cm−3のn型電流拡散層4、膜厚1μm、不純物濃度1×1017cm−3のp型ベース層5、膜厚0.5μm、不純物濃度1×1019cm−3のn+型ソース領域6が順次積層されたエピタキシャル半導体基板10において、図2に示すように主表面から垂直にRIE(反応性イオンエッチング)技術を用いた異方性エッチングによりトレンチ7を形成する。このときトレンチ7底部の深さが少なくとも電流拡散層4の下端より深いようにトレンチを形成する(図2)。以下、前記トレンチ7底部にのみp+ポリシリコン領域を形成する方法について特に記載する。
ここで、tn+は予め成長させるn+ソース領域の膜厚、tSiはポリシリコン層の膜厚、nはエッチングする回数である。トレンチ形状がストライプの場合にはn=2、4角形の場合にはn=4、6角形の場合にはn=6となる。例えば、ポリシリコン膜厚が0.5μmでストライプトレンチパターンの場合には、tn+=1.1μmとしなければならない。
このようにして作製されたUMOSFETにおいて、トレンチ底部部のp+ポリシリコン層50の各パラメータに対して、絶縁耐圧がどのように変化するかを調べた。パラメータは図15に示すようにp+ポリシリコン層50の膜厚tsi、該層のアクセプタ濃度NA,Si、n型電流拡散層51下端とp+ポリシリコン層50上端との距離の差Δtである。
図16にp+ポリシリコン層50のアクセプタ濃度を1×1019cm−3、Δtを0μmとした場合の、絶縁耐圧のp+ポリシリコン層50膜厚依存性を示す。図に示すように膜厚tsiの増加に伴って、絶縁耐圧は単調減少する。この理由は、トレンチ底部のp+ポリシリコン層とSiCドリフト層によるpn接合位置が下方に移動し、SiCドリフト層の膜厚が小さくなるからである。p+ポリシリコン層50の膜厚tsi=3μmで絶縁耐圧は1.4kVにまで低下する。
図18にΔtと絶縁耐圧の相関を示す。p+ポリシリコン層50のアクセプタ濃度は1019cm−3、その膜厚は0.5μmである。この場合は、Δtの増加とともに絶縁耐圧は単調に減少する。この理由も、図12と同様で、トレンチ底部のp+ポリシリコン層とSiCドリフト層によるpn接合位置が下方に移動し、SiCドリフト層の膜厚が小さくなるからである。Δt=3μmで絶縁耐圧は1.3kVにまで低下する。
2 n型バッファ層、
3 n−ベース層
4 n型電流拡散層
5 pベース層(チャネル領域)
6 n+ソース領域
7 トレンチ
8−1、8−2 ポリシリコン層
9−1、9−2 p+ポリシリコン領域
10 半導体装置
11 エッチングガス
12 ゲート電極
13 ドレイン電極
14 ソース電極。
Claims (4)
- 半導体基板の表面からドリフト層に達する深さのトレンチを形成し、前記ドリフト層とは反対導電型にドープしたポリシリコン層を前記半導体基板の表面に堆積した後、前記トレンチ底部にポリシリコン領域を選択形成し、該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより、トレンチ側壁にチャネル領域を配したMOSゲート構造を備えるようにした炭化珪素半導体装置の製造方法において、前記ポリシリコン領域が、前記ポリシリコン層の堆積後、エッチングガスのバイアス方向に対して前記半導体基板を傾斜させて、トレンチ側壁に形成された該ポリシリコン層のうち、表面から前記チャネル領域より深い位置までを異方性エッチングにより除去することにより形成されることを特徴とする炭化珪素半導体装置の製造方法。
- 半導体基板の表面からドリフト層に達する深さのトレンチを形成し、前記ドリフト層とは反対導電型にドープしたポリシリコン層を前記トレンチに堆積した後、前記トレンチ底部にポリシリコン領域を選択形成し、該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより、トレンチ側壁にチャネル領域を配したMOSゲート構造を備えるようにした炭化珪素半導体装置の製造方法において、前記トレンチをすべて埋めることができる厚さ以上にポリシリコン層を形成した後、前記チャネル領域が露出するまで前記ポリシリコン層をエッチバックすることを特徴とする炭化珪素半導体装置の製造方法。
- ゲート絶縁膜をCVD絶縁膜とすることを特徴とする請求項1または2記載の炭化珪素半導体装置の製造方法。
- CVD絶縁膜がシリコン酸化膜であることを特徴とする請求項3記載の炭化珪素半導体装置の製造方法。
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