JP3620513B2 - 炭化珪素半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、炭化珪素半導体を用いた電界効果トランジスタを有する炭化珪素半導体装置に関する。
【0002】
【従来の技術】
炭化珪素(以下、SiCと記す)はバンドギャップが広く、また、最大絶縁破壊電界がシリコン(以下、Siと記す)と比較して一桁も大きい。さらに、SiCの自然酸化物はSiO2であり、Siと同様の方法により容易にSiCの表面上に熱酸化膜を形成することができる。このため、SiCは電気自動車の高速/高電圧スイッチング素子、特に、高電力ユニ/バイポーラ素子として用いた際に、非常に優れた材料となることが期待される。
【0003】
図20は、従来のSiCプレーナ型MOSFET構造を示す断面図であり、例えば特開平10−233503号公報に開示されている。
図に示すように、高濃度N型(以下、高濃度は+、低濃度は−を用いて記載する)SiC基板10上に、N−型SiCエピタキシャル領域20が形成されている。そして、エピタキシャル領域20の表層部における所定領域には、P−型べース領域150、およびN+型ソース領域160が形成されている。また、N−型SiCエピタキシャル領域20の上には、ゲート絶縁膜30を介してゲート電極40が配置され、ゲート電極40は層間絶縁膜110にて覆われている。P−型ベース領域150およびN+型ソース領域160に接するようにソース電極80が形成されるとともに、N+型SiC基板10の裏面にはドレイン電極90が形成されている。
【0004】
このプレーナ型MOSFETの動作としては、ドレイン電極90とソース電極80との間に電圧が印加された状態で、ゲート電極40に正の電圧が印加されると、ゲート電極40に対向したP−型ベース領域150の表層に反転型のチャネル領域100が形成され、ドレイン電極90からソース電極80へと電流を流すことが可能となる。また、ゲート電極40に印加された電圧を取り去ることによってドレイン電極90とソース電極80との間は電気的に絶縁され、スイッチング機能を示すことになる。
【0005】
【発明が解決しようとする課題】
しかしながら、図20に示すようなSiCプレーナ型MOSFETでは、ゲート絶縁膜30と反転型のチャネル領域100との界面に不完全な結晶構造、すなわち、多量の界面準位が存在することが知られている(V. V. Afanasev, M. Bassler, G. Pensl and M. Schulz, Phys. Stat. Sol. (A) 162(1997)321.)。 このため、ゲート電極40に電圧を印加して形成した、チャネル領域100の表層の反転型チャネルに多量の界面準位が存在し、これらが電子トラップとして働くため、チャネル移動度を大きくすることができず、結果的にSiCプレーナ型MOSFETのオン抵抗が高くなるという問題があった。
【0006】
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、低オン抵抗の高耐圧電界効果トランジスタを提供することを目的とする。特に、ノーマリオフの電圧駆動型で、製造工程の簡単な炭化珪素半導体装置を提供することを目的とする。
【0007】
【課題を解決するための手段】
上記課題を解決するため、本発明においては特許請求の範囲に記載するような構成をとる。
【0008】
すなわち、請求項1記載の炭化珪素半導体装置は、第一導電型の炭化珪素半導体基体と、該半導体基体上にヘテロ接合するヘテロ半導体領域と、前記半導体基体と前記ヘテロ半導体領域との接合部に隣接してゲート絶縁膜を介して配設されたゲート電極と、前記半導体基体に設けられた第一導電型のドレイン電極と、前記ヘテロ半導体領域に接触するソース電極とを備えたことを特徴とする(実施の形態1〜4に対応)。
【0009】
また、請求項2記載の炭化珪素半導体装置は、請求項1記載の炭化珪素半導体装置において、前記ゲート電極に前記ゲート絶縁膜を介して対向する前記半導体基体の表面の一部に、第二導電型の半導体領域が形成されていることを特徴とする(実施の形態2〜4に対応)。
【0010】
また、請求項3記載の炭化珪素半導体装置は、第一導電型の炭化珪素半導体基体と、該半導体基体に形成された溝と、該溝内に充填された、前記半導体基体とヘテロ接合するヘテロ半導体領域と、前記半導体基体と前記ヘテロ半導体領域との接合部に隣接してゲート絶縁膜を介して配設されたゲート電極と、前記半導体基体に設けられた第一導電型のドレイン電極と、前記ヘテロ半導体領域に接触するソース電極とを備えたことを特徴とする(実施の形態5〜9に対応)。
【0011】
また、請求項4記載の炭化珪素半導体装置は、請求項3記載の炭化珪素半導体装置において、前記半導体基体の一部に、前記ヘテロ半導体領域に接続するように、第二導電型の半導体領域が形成されていることを特徴とする(実施の形態6に対応)。
【0012】
また、請求項5記載の炭化珪素半導体装置は、第一導電型の炭化珪素半導体基体と、該半導体基体上にヘテロ接合するヘテロ半導体領域と、該ヘテロ半導体領域を深さ方向に貫通して前記半導体基体に達するように形成された溝と、該溝内に絶縁膜を介して充填されるゲート電極と、前記ヘテロ半導体領域に接触するソース電極と、前記半導体基体に設けられた第一導電型のドレイン電極とを備えたことを特徴とする(実施の形態8、9に対応)。
【0013】
また、請求項6記載の炭化珪素半導体装置は、請求項1ないし5のいずれか記載の炭化珪素半導体装置において、前記ゲート電極に前記ゲート絶縁膜を介して対向する前記半導体基体の一部に、前記半導体基体と濃度が異なる第二の第一導電型の半導体領域が形成されており、該第二の第一導電型の半導体領域が前記ヘテロ半導体領域に接触していることを特徴とする(実施の形態4、7に対応)。
【0014】
また、請求項7記載の炭化珪素半導体装置は、請求項1ないし6のいずれか記載の炭化珪素半導体装置において、前記ヘテロ半導体領域が不純物濃度の異なる領域を持つことを特徴とする(実施の形態3、5、7に対応)。
【0015】
また、請求項8記載の炭化珪素半導体装置は、請求項1ないし7のいずれか記載の炭化珪素半導体装置において、前記ヘテロ半導体領域が、シリコンまたはアモルファスシリコンまたは多結晶シリコンの少なくとも1つからなることを特徴とする(実施の形態1〜9に対応)。
【0016】
【発明の効果】
請求項1記載の発明によれば、
▲1▼ゲート電極に正の電圧を印加してヘテロ接合のエネルギー障壁の厚さを薄くすれば、その薄くなった障壁をキャリアが通過することができる(トンネル現象)。すなわち、ドレインに正の電圧を印加した状態で、ゲート電極からの電界によりエネルギー障壁の厚さを制御し、この半導体装置を流れる主電流を制御できる。それゆえ、本発明による半導体装置では、MOSFETにおけるチャネル構造(図20のチャネル領域100)が存在しないので、その分、オン抵抗が低くなり、しかも電圧駆動型素子としてMOSFETと同様に使用することができる。
【0017】
▲2▼また、本半導体装置は、基本となる素子構造の作製において、炭化珪素半導体基体への伝導度制御が必要でなく、その製造工程が簡単である。伝導度制御が必要ないということは、例えば炭化珪素半導体基体ヘイオン注入したイオンを活性化させるための1700℃程度の高温アニール等も行わなくて済むため、製造工程の負荷を減らすことができるとともに、高温アニールで生じる表面荒れ等の問題も回避することができる。
【0018】
▲3▼さらに、例えばMOSFETにおけるウェル領域(図20のP−型べース領域150)および該ウェル領域のコンタクト領域が必要ないので、このような素子構造に比べ微細化に好都合である(実施の形態1〜4に対応)。
【0019】
請求項2記載の発明によれば、ゲート電極にゲート絶縁膜を介して対向する半導体基体の表面の一部に、第二導電型の半導体領域を形成することにより、ゲート絶縁膜に印加される電界が緩和されるので、ゲート絶縁膜の信頼性が向上する(実施の形態2〜4に対応)。
【0020】
請求項3記載の発明によれば、半導体基体に設けた溝内にヘテロ半導体領域を充填して、ヘテロ接合界面方向に対してゲート絶縁膜を直交させることで、ゲート電極からヘテロ接合界面までの電気力線の長さを短くすることができる。このため、ゲート電極からの電界によるエネルギー障壁の厚さの制御性をさらに向上させることができる。すなわち、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電流によるエネルギー主電流の制御が容易になる(実施の形態5〜9に対応)。
【0021】
請求項4記載の発明によれば、ヘテロ半導体領域に接続する第二導電型の半導体領域により、素子の耐圧がこの領域と、第一導電型の半導体基体とのダイオード逆方向耐圧で決まるように設計できるため、高耐圧素子が得られる(実施の形態6に対応)。
【0022】
請求項5記載の発明によれば、トレンチゲート構造により素子の微細化が可能である(実施の形態8、9に対応)。
【0023】
請求項6記載の発明によれば、ヘテロ半導体領域に接触するように形成する第二の第一導電型の半導体領域は、第一導電型の半導体基体よりも高濃度に形成される。このため、ヘテロ半導体領域と第二の半導体領域との拡散電位による、第二の半導体領域への空乏層の拡がりが小さくなり、エネルギー障壁の厚さが薄く形成される。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧によるエネルギー主電流の制御が容易になる(実施の形態4、7に対応)。
【0024】
請求項7記載の発明によれば、ヘテロ接合半導体領域内部で不純物濃度の異なる領域を任意に設定できるという利点があり、素子の応用範囲を広めることができる(実施の形態3、5、7に対応)。
【0025】
請求頃8記載の発明によれば、炭化珪素半導体基体へヘテロ接合するヘテロ半導体領域を構成するシリコンまたはアモルファスシリコンまたは多結晶シリコンの材料は、炭化珪素よりもバンドギャップが小さく、炭化珪素とヘテロ接合を形成する。このため、請求項1ないし8のいずれか記載の炭化珪素半導体装置において、ヘテロ半導体領域にこれらの材料を用いると、上記記載の効果が得られやすい。また、シリコン、アモルファスシリコンまたは多結晶シリコンにおいては、炭化珪素基板上への堆積、または酸化、パターニング、選択的エッチング、選択的伝導度制御等が容易である(実施の形態1〜8に対応)。
【0026】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。なお、以下の実施の形態では、ヘテロ半導体領域に多結晶シリコン(Poly−Si)を用いた例で説明したが、ヘテロ半導体領域を形成する材料についてはこの限りではない。また、ここで用いられる炭化珪素(SiC)のポリタイプは4Hが代表的であるが、6H、3C等その他のポリタイプでも構わない。さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【0027】
また、本実施の形態では、すべてドレイン電極を半導体基体裏面に形成し、ソース電極を基板表面に配置して電流を素子内部に縦方向に流す構造の炭化珪素半導体装置で説明したが、例えばドレイン電極をソース電極と同じく基板表面に配置して、電流を横方向に流す構造の電界効果トランジスタにおいても本発明が適用可能である。
【0028】
実施の形態1
図1は、本発明による炭化珪素半導体装置の実施の形態1を示す図である。該図は、単位セルが2つ連続した構造を示す断面図である。実際には単位セルが多数並列接続されている。
【0029】
ドレイン領域となるN+型SiC基板10上に、N−型エピタキシャル領域20が積層される。エピタキシャル領域20上の所定領域には、N−型多結晶シリコン層60が形成される。多結晶シリコン層60とエピタキシャル領域20とは、ヘテロ接合しており、接合界面にはエネルギー障壁が存在している。また、エピタキシャル領域20と多結晶シリコン層60との接合部に隣接して、ゲート絶縁膜30を介したゲート電極40が形成される。ゲート電極40は、層間絶縁膜110に覆われる。多結晶シリコン層60は、ソース電極80に接続される。N+型SiC基板10の裏面には、ドレイン電極90が形成されている。
【0030】
この炭化珪素半導体装置は、ソース電極80を接地し、ドレイン電極90に正の電圧Vdを印加して使用する。そして、このとき、ゲート電極40が接地されていると、素子の特性はN−型多結晶シリコン層60とSiCエピタキシャル領域20とのヘテロ接合ダイオードの逆方向バイアス特性となる。すなわち、ドレイン電圧Vdが十分に高い電圧Vbになるまでは、ドレイン電極90とソース電極80との間に電流は流れない。しかし、ドレイン電圧VdがVbを超えると、トンネル現象により急激に電流が流れ始める。一方で、ゲート電極40に正電圧が印加されると、N−型多結晶シリコン層60とSiCエピタキシャル領域20とのヘテロ接合界面に電界が作用し、電界集中によりヘテロ接合面がなすエネルギー障壁の厚さが薄くなる。その結果、ドレイン電圧Vdが所定電圧Vb以下であってもトンネル現象が生じて電流が流れ始める。
【0031】
つまり、本発明による炭化珪素半導体装置は、ドレイン電圧VdをVb以下に保ち、この状態にてゲート電極40に正電圧を印加することにより、ドレイン電極90とソース電極80との間の電流制御を行うものである。
【0032】
《ヘテロ接合特性》
次に、多結晶シリコンとSiCとのヘテロ接合の特性について、図17から19を用いて詳細に説明する。図17〜19は、半導体のエネルギーバンド構造を示す図である。図中、左側がN−型シリコン、右側がN−型4H−SiCである。本実施の形態1では多結晶シリコンを用いているが、図中ではシリコンのエネルキーバンドを用いて説明する。
【0033】
図17は、両者が接触していない状態を示す。図中、シリコンの電子親和力をχ1、仕事関数(真空準位からフェルミ準位までのエネルギー)をφ1、フェルミエネルギー(伝導帯からフェルミ準位までのエネルギー)をδ1、バンドギャップをEG1とした。同様に、4H−SiCの電子親和力をχ2、仕事関数をφ2、フェルミエネルギーをδ2、バンドギャップをEG2としておく。
【0034】
両者を接触させ、シリコンと4H−SiCのヘテロ接合を形成すると、エネルギーバンド構造は図18のようになる。シリコンと4H−SiCとの接合面には、両者の電子親和力χの違いからエネルギー障壁△Ecが存在する。
【0035】
△Ec=χ1−χ2 (1)
なお、簡単のため、ヘテロ接合界面において界面準位が存在しない場合の半導体ヘテロ接合、いわば、理想ヘテロ接合のエネルギー準位について考える。
【0036】
さて、図1における半導体装置において、ゲート電極40を接地した状態でドレイン電極90に正の電圧Vdを印加すると、N−型多結晶シリコン層60とN−型4H−SiCエピタキシャル領域20との接合界面のエネルギーバンド図は、おおよそ図19の実線で示すようになる。4H−SiCエピタキシャル領域20側には、ドレイン電圧Vdに応じて空乏層が拡がる。一方で、多結晶シリコン層60側の電子は、エネルギー障壁△Ecを越えることができず、接合界面に電子が蓄積し、素子電流はほとんど流れない。そして、SiCエピタキシャル領域20側に拡がる空乏層に見合う電気力線がこの電子の蓄積層で終端し、多結晶シリコン層60側では電界がシールドされる。それゆえ、先に多結晶シリコン層60がブレークダウンを起こすということはなく、ドレイン電圧Vdが所定電圧Vbになって初めてドレイン電極90からソース電極80へと急激に電流が流れ始める。
【0037】
ゲート電極40に正電圧が印加されると、N−型多結晶シリコン層60とSiCエピタキシャル領域20とのヘテロ接合界面に電界が作用し、図19の点線で示すようにヘテロ接合面がなすエネルギー障壁の厚さが薄くなる。このエネルギー障壁の厚さが100Å程度と十分に薄くなると、トンネル現象により電子が障壁を通過し、その結果、ドレイン電圧Vdが所定電圧Vb以下であってもトンネル現象が生じて電流が流れ始める。
【0038】
以上説明してきたヘテロ接合特性は、半導体とショットキーメタルの接合特性、いわゆる、ショットキー接合特性によく似た性質を有している。しかし、例えば多結晶シリコンとSiCのヘテロ接合特性は、以下に説明する点において、ショットキーメタルとSiCの接合特性よりも優れた性質を有する。
【0039】
多結晶シリコンとSiCのヘテロ接合特性について、図18でさらに詳しく説明する。
【0040】
シリコンと4H−SiCを接触させると、4H−SiC側からシリコン側へ電子が移動するため、シリコン側の接合界面には幅W1の電子の蓄積層が形成され、一方で、4H−SiC側には幅W2の空乏層が形成されると仮定する。両接合界面に生じる拡散電位をVD、シリコン側の拡散電位成分をV1、4H−SiC側の拡散電位成分をV2とすると、VDは両者のフェルミ準位のエネルギー差であるから、
VD=(δ1+△Ec−δ2)/q (2)
VD=V1+V2 (3)
4H−SiC側に形成される空乏層幅W2は、
W2={(2・ε0・ε2・V2)/(q・N2)}1/2 (4)
ここでε0は真空中の誘電率、ε2は4H−SiCの比誘電率、N2は4H−SiCのイオン化不純物濃度を表す。なお、これらの式は、簡単のため理想的状態を考え、かつ、歪みの効果も考慮せずに、さらに、バンド不連続のモデルはAndersonの電子親和力に基づいたものである。
【0041】
図1に示す本発明の半導体装置においては、図19のようにエネルギー障壁の幅を、ゲート電極に電圧を印加することで狭くして主電流を制御する。このため式(4)で示したW2を大きくしてしまうと、ゲート電圧によるトンネル電流の制御が困難になってしまう。一方で、W2を薄くすると、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧によるエネルギー主電流の制御が容易になる。しかしながら、素子の降伏電圧Vbが小さくなり、高ドレイン耐圧素子が得られない。
【0042】
式(4)において、W2はV2の関数であり、V2はヘテロ接合に生じる拡散電位VDの4H−SiC側の拡散電位成分であるから(式3)、VDを大きくすればV2も大きくなるし、逆もそうである。そして、VDはヘテロ接合する半導体のフェルミ準位のエネルギー差であるから、ヘテロ接合する半導体のイオン化不純物濃度を変えることで制御できる。
【0043】
すなわち、例えば多結晶シリコンとSiCのヘテロ接合においては、SiC側に形成される空乏層幅W2を、多結晶シリコン中のイオン化不純物濃度を変えることで制御できる。その結果、所望のヘテロ接合耐圧を得つつゲート電圧によるトンネル電流の制御を行うことができるようにW2を変えることができる。これは、多結晶シリコンとSiCのヘテロ接合の大きな利点である。
【0044】
というのは、ショットキーメタルとSiCとの接合では、ショットキーメタルの仕事関数が物質固有の値なので、W2を変えるためにはショットキーメタルの材料そのものを変えるしかないからである。
【0045】
以上の説明は、N型多結晶シリコンおよびN型SiCを例にとって行ったが、P型多結晶シリコンとN型SiCを用いてもよい。また、P型多結晶シリコンとP型SiCを用いてもよい。
さらに、シリコンや多結晶シリコンに限らず、アモルファスシリコンを用いても構わない(請求項8に対応)。
【0046】
《製造方法》
次に、本実施の形態1の炭化珪素半導体装置の製造方法の一例を、図10(a)〜(c)および図11(d)〜(f)の断面図を用いて説明する。
まず、図10(a)の工程においては、N+型SiC基板10の上に、例えば不純物濃度が1014〜1018cm−3、厚さが1〜100μmのN−型SiCエピタキシャル領域20が形成されている。
【0047】
図10(b)の工程においては、エピタキシャル領域20に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、多結晶シリコン層60を厚さ例えば0.1〜10μm程度、減圧CVD法を用いて堆積する。その後、多結晶シリコン層60に所望の不純物を導入し、N−型多結晶シリコン層60とする。不純物の導入方法としては、堆積した多結晶シリコン層60のさらに上に、高濃度にドーピングされたデポ膜を堆積し、600〜1000℃程度の熱処理により該デポ膜中の不純物を多結晶シリコン層60中に熱拡散させるか、または、イオン注入により不純物を直接多結晶シリコン層60中に導入してもよい。
【0048】
図10(c)の工程においては、多結晶シリコン層60のパターニングを行って、N−型多結晶シリコン層60を形成する。
【0049】
図11(d)の工程においては、例えばCVD酸化膜を堆積してゲート絶縁膜30を形成し、ゲート絶縁膜30上に再度多結晶シリコン層40’を厚さ例えば0.1〜10μm程度、減圧CVD法を用いて堆積する。その後、多結晶シリコン層40’に所望の不純物を導入する。
【0050】
図11(e)の工程においては、多結晶シリコン層40’のパターニングを行ってゲート電極40を形成する。
【0051】
なお、本実施の形態1では、多結晶シリコン層60、40’を堆積した後に、不純物を該多結晶シリコン層60、40’中にドーピングする例で説明したが、例えば多結晶シリコン層60、40’のパターニングを先に行ってから不純物をドーピングしてもよい。また、多結晶シリコン層におけるキャリアの移動度を向上させるために、例えばN−型多結晶シリコン層60をアニールして、多結晶シリコン層60を単結晶化または多結晶のグレインサイズを大きくしてもよい。なお、多結晶シリコン層60にレーザー光を照射することにより結晶化させてもよい。
【0052】
その後、層間絶縁膜110を形成して、そのパターニングを行い、例えばHF溶液を用いて層間絶縁膜110およびゲート絶縁膜30のエッチングを行ってコンタクトホールを開孔する。
【0053】
図11(f)の工程においては、N−型多結晶シリコン層60に接触するように例えば金属膜からなるソース電極80を形成し、SiC基板10の裏面にドレイン電極90として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。
このようにして図1に示す炭化珪素半導体装置が完成する。
【0054】
すなわち、本実施の形態1の半導体装置は、第一導電型の炭化珪素半導体基体(N+型SiC基板10とその上のN−型エピタキシャル領域20)と、該半導体基体上にヘテロ接合するヘテロ半導体領域(N−型多結晶シリコン層60)と、前記半導体基体と前記ヘテロ半導体領域との接合部に隣接してゲート絶縁膜(30)を介して配設されたゲート電極(40)と、前記半導体基体に設けられた第一導電型のドレイン電極(90)と、前記ヘテロ半導体領域に接触するソース電極(80)とを備えたことを特徴とする(請求項1に対応)。
【0055】
この炭化珪素半導体装置においては、
▲1▼ゲート電極40に正の電圧を印加してヘテロ接合のエネルギー障壁の厚さを薄くすれば、その薄くなった障壁をキャリアが通過することができる(トンネル現象)。すなわち、ドレインに正の電圧を印加した状態で、ゲート電極40からの電界によりエネルギー障壁の厚さを制御し、この半導体装置を流れる主電流を制御できる。それゆえ、本実施の形態1による半導体装置では、MOSFETにおけるチャネル構造(図20のチャネル領域100)が存在しないので、その分、オン抵抗が低くなり、しかも電圧駆動型素子としてMOSFETと同様に使用することができる。
【0056】
▲2▼また、本実施の形態1の半導体装置は、基本となる素子構造の作製において、炭化珪素半導体基体への伝導度制御が必要でなく、その製造工程が簡単である。伝導度制御が必要ないということは、例えば炭化珪素半導体基体ヘイオン注入したイオンを活性化させるための1700℃程度の高温アニール等も行わなくて済むため、製造工程の負荷を減らすことができるとともに、高温アニールで生じる表面荒れ等の問題も回避することができる。
【0057】
▲3▼さらに、例えばMOSFETにおけるウェル領域(図20のP−型べース領域150)および該ウェル領域のコンタクト領域が必要ないので、このような素子構造に比べ微細化に好都合である。
【0058】
実施の形態2
図2は、本発明の実施の形態2の炭化珪素半導体装置の構造を示す図1と同様の断面図である。図1の実施の形態1との構成上の相違は、ゲート絶縁膜30の直下のSiCエピタキシャル領域20の部分に、P−型SiC領域120を形成したことである。すなわち、ゲート電極40にゲート絶縁膜30を介して対向する半導体基体の表面の一部に、第二導電型の半導体領域(P−型SiC領域120)が形成されている(請求項2に対応)。その結果、ドレイン電圧に対してゲート絶縁膜30に印加される電界が緩和されるのでゲート絶縁膜30の信頼性が向上する。
ただし、P−型SiC領域120を形成するためには伝導度制御が必要になる。
【0059】
実施の形態3
図3は、本発明の実施の形態3の炭化珪素半導体装置の構造を示す図1と同様の断面図である。図2の実施の形態2との構成上の相違は、多結晶シリコン層60がゲート絶縁膜30と隣接する領域をN+型多結晶シリコン50としたことである。すなわち、前記ヘテロ半導体領域が不純物濃度の異なる領域(N−型多結晶シリコン層60とN+型多結晶シリコン層50)を持つことを特徴とする(請求項7に対応)。
【0060】
N+型多結晶シリコン層50をN−型4H−SiCエピタキシャル領域20にヘテロ接合させると、N−型多結晶シリコン層60を接合させるよりも接合に生じる拡散電位VDを小さくすることができる。それゆえ、N−型4H−SiCエピタキシャル領域20に拡がる空乏層幅W2が小さくなり、低いゲート電圧で障壁のトンネル電流を流すことができるので、ゲート電圧によるエネルギー主電流の制御が容易になる。このとき、N+型多結晶シリコン層50とN−型4H−SiCエピタキシャル領域20との接合の耐圧は低いが、N−型多結晶シリコン層60の接合界面からN−型4H−SiCエピタキシャル領域20へと拡がる空乏層で、N+型多結晶シリコン層50とN−型4H−SiCエピタキシャル領域20との接合にかかる電界がシールドされるから、ドレイン耐圧の低下を防止することができる。
【0061】
すなわち、本実施の形態3の炭化珪素半導体装置では、実施の形態2記載の効果に加え、ゲート電圧による素子主電流の制御性が向上するという効果が得られる。
【0062】
実施の形態4
図4は、本発明の実施の形態4の炭化珪素半導体装置の構造を示す図1と同様の断面図である。図2の実施の形態2との構成上の相違は、N−型多結晶シリコン層60とゲート絶縁膜30の接合面端に、N−型SiC領域130が形成されている点である。このN−型SiC領域130は、N−型SiCエピタキシャル領域20よりもイオン化不純物が高濃度となるように形成される。このため、N−型多結晶シリコン層60とN−型SiC領域130との接合界面から、拡散電位によってN−型SiC領域130へと拡がる空乏層の幅が小さくなり、エネルギー障壁の厚さが薄く形成される。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧によるエネルギー主電流の制御が容易になる。
【0063】
すなわち、本実施の形態4の炭化珪素半導体装置は、前記ゲート電極に前記ゲート絶縁膜を介して対向する前記半導体基体の一部に、前記半導体基体と濃度が異なる第二の第一導電型の半導体領域(N−型SiC領域130)が形成されており、該第二の第一導電型の半導体領域が前記ヘテロ半導体領域に接触していることを特徴とする(請求項6に対応)。
【0064】
実施の形態5
図5は、本発明の実施の形態5の炭化珪素半導体装置を示す断面図である。該図は、単位セルが3つ連続した構造を示す断面図である。実際には単位セルが多数並列接続されている。
【0065】
ドレイン領域となるN+型SiC基板10上に、N−型エピタキシャル領域20が積層される。エピタキシャル領域20の所定領域には溝70が形成され、溝70の内部には、N−型多結晶シリコン層60およびN+型多結晶シリコン層50が充填される。これらの多結晶シリコン層60、50とSiCエピタキシャル領域20とはヘテロ接合しており、接合界面にはエネルギー障壁が存在している。また、エピタキシャル領域20とN+型多結晶シリコン層50との接合部に隣接して、ゲート絶縁膜30を介したゲート電極40が形成される。ゲート電極40は層間絶縁膜110に覆われる。N+型多結晶シリコン層60は、ソース電極80に接続される。N+型SiC基板10の裏面には、ドレイン電極90が形成されている。
【0066】
この炭化珪素半導体装置の動作は、基本的に図1に示す実施の形態1と同様である。すなわち、ソース電極80を接地し、ドレイン電極90に正の電圧Vdを印加して使用する。そして、このとき、ゲート電極40が接地されていると、素子の特性はN−型多結晶シリコン層60とSiCエピタキシャル領域20とのヘテロ接合ダイオードの逆方向バイアス特性となる。一方で、ゲート電極40に正電圧が印加されると、N+型多結晶シリコン50とSiCエピタキシャル領域20とのヘテロ接合界面に電界が作用し、電界集中によりヘテロ接合面がなすエネルギー障壁の厚さが薄くなる。その結果、ドレイン電圧Vdが所定電圧Vb以下であってもトンネル現象が生じて電流が流れ始める。
【0067】
図1に示す実施の形態1と図5に示す実施の形態5との構造上の相違は、溝70を形成し、その溝70内にN−型多結晶シリコン層60とN+型多結晶シリコン層50を充填している点である。
【0068】
このように、多結晶シリコンとSiCのヘテロ接合界面方向に対してゲート絶縁膜30を直交させることで、ゲート電極40からヘテロ接合界面までの電気力線の長さを短くすることができる。このため、ゲート電極40からの電界によるエネルギー障壁の厚さの制御性をさらに向上させることができる。換言すれば、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電流によるエネルギー主電流の制御が容易になる。
【0069】
なお、このようにN+型多結晶シリコン層50とN−型多結晶シリコン層60と濃度の異なる領域を設けているのは、N+型多結晶シリコン層50は低いゲート電圧でトンネル電流を流すため、N−型多結晶シリコン層60は高ドレイン耐圧を得るためである。このようにヘテロ接合半導体領域内部で不純物濃度の異なる領域を任意に設定できるという利点は、素子特性を大きく向上させることができる。
【0070】
《製造方法》
次に、本実施の形態5の炭化珪素半導体装置の製造方法の一例を、図12(a)〜(c)および図13(d)〜(f)の断面図を用いて説明する。
まず、図12(a)の工程においては、N+型SiC基板10の上に、例えば不純物濃度が1014〜1018cm−3、厚さが1〜100μmのN−型SiCエピタキシャル領域20が形成されている。
【0071】
図12(b)の工程においては、マスク材170を用いて、例えば0.1〜10μmの深さの溝70を形成する。
【0072】
図12(c)の工程においては、エピタキシャル領域20に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、多結晶シリコン層180を厚さ例えば0.1〜10μm程度、減圧CVD法を用いて堆積する。その後、多結晶シリコン層180に所望の不純物を導入し、N−型多結晶シリコン層180とする。不純物の導入方法としては、堆積した多結晶シリコン層180のさらに上に、高濃度にドーピングされたデポ膜を堆積し、600〜1000℃程度の熱処理により該デポ膜中の不純物を多結晶シリコン層180中に熱拡散させるか、または、イオン注入により不純物を直接多結晶シリコン層180中に導入してもよい。
【0073】
図13(d)の工程においては、例えばCMP法を用いて多結晶シリコン層180を機械的化学研磨し、多結晶シリコン層180を溝70内部に残す。次に、例えばマスク材171を用いて、溝70内のN−型多結晶シリコン層180の所定深さまで所望の不純物を導入し、N+型多結晶シリコン層50を形成する。このとき、N+型多結晶シリコン層50の下に残る多結晶シリコン層180を、N−型多結晶シリコン層60とする。
【0074】
図13(e)の工程においては、例えばCVD酸化膜を堆積してゲート絶縁膜30を形成し、ゲート絶縁膜30上に再度多結晶シリコン層を厚さ例えば0.1〜10μm程度、減圧CVD法を用いて堆積する。その後、該多結晶シリコン層に所望の不純物を導入する。次に、該多結晶シリコン層のパターニングを行ってゲート電極40を形成する。
【0075】
なお、本実施の形態5では、多結晶シリコン層(180あるいはゲート電極40形成用)を堆積した後に、不純物を多結晶シリコン層中にドーピングする例で説明したが、例えば多結晶シリコン層のパターニングを先に行ってから不純物をドーピングしてもよい。また、多結晶シリコン層におけるキャリアの移動度を向上させるために、例えばN+型多結晶シリコン層50をアニールして、多結晶シリコン層50を単結晶化または多結晶のグレインサイズを大きくしてもよい。なお、多結晶シリコン層50にレーザー光を照射することにより結晶化させてもよい。
【0076】
その後、層間絶縁膜110を形成して、そのパターニングを行い、例えばHF溶液を用いて層間絶縁膜110およびゲート絶縁膜30のエッチングを行ってコンタクトホールを開孔する。
【0077】
図13(f)の工程においては、N+型多結晶シリコン層50に接触するように例えば金属膜からなるソース電極80を形成し、SiC基板10の裏面にドレイン電極90として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。
このようにして図5に示す炭化珪素半導体装置が完成する。
【0078】
すなわち、本実施の形態5の炭化珪素半導体装置は、第一導電型の炭化珪素半導体基体と、該半導体基体に形成された溝(70)と、該溝内に充填された、前記半導体基体とヘテロ接合するヘテロ半導体領域(N−型多結晶シリコン層60とN+型多結晶シリコン層50)と、前記半導体基体と前記ヘテロ半導体領域との接合部に隣接してゲート絶縁膜(30)を介して配設されたゲート電極(40)と、前記半導体基体に設けられた第一導電型のドレイン電極(90)と、前記ヘテロ半導体領域に接触するソース電極(80)とを備えている(請求項3に対応)。
【0079】
実施の形態6
図6は、本発明の実施の形態6の炭化珪素半導体装置の構造を示す断面図である。図5の実施の形態5の構成上の相違は、N−型多結晶シリコン層60に変わってP−型SiC領域140が形成されている点である。すなわち、半導体基体の一部に、ヘテロ半導体領域(N+型多結晶シリコン層50)に接続するように、第二導電型の半導体領域(P−型SiC領域140)が形成されている(請求項4に対応)。素子の耐圧はこのP−型SiC領域140とN−型SiCエピタキシャル領域20とのダイオード逆方向耐圧で決まるため、高耐圧素子が得られる。
【0080】
ただし、P−型SiC領域140を形成するためには伝導度制御が必要になる。
【0081】
実施の形態7
図7は、本発明の実施の形態7の炭化珪素半導体装置の構造を示す断面図である。図5の実施の形態5の構成上の相違は、N+型多結晶シリコン51がN−型多結晶シリコン層61に覆われるように形成されている点と、N−型多結晶シリコン層61の間にN−型SiC領域130が形成されている点である。
【0082】
このN−型SiC領域130は、N−型SiCエピタキシャル領域20よりもイオン化不純物が高濃度となるように形成される。このためN−型多結晶シリコン層61とN−型SiC領域130の接合界面から、拡散電位によってN−型SiC領域130へと拡がる空乏層の幅が小さくなり、エネルギー障壁の厚さが薄く形成される。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧によるエネルギー主電流の制御が容易になる。
【0083】
なお、図7において、ゲート電極40は、基板面方向において、N+型多結晶シリコン層51に達するように形成されているが、別に達していなくてもかまわない。ただし、達しているほうが、ゲートに正の電圧を印加して素子をオンさせたときのN−型多結晶シリコン層61の抵抗が小さくなる。
【0084】
実施の形態8
図8は、本発明の実施の形態8の炭化珪素半導体装置の構造を示す断面図である。該図は、構造単位セルが2つ連続した断面図である。
【0085】
ドレイン領域となるN+型SiC基板10上に、N−型エピタキシャル領域20が積層される。エピタキシャル領域20上の所定領域には溝71が形成され、溝71の内部にはN−型多結晶シリコン層60が充填される。N−型多結晶シリコン層60上にはN+型多結晶シリコン層50が堆積され、溝72がそのN+型多結晶シリコン層50を貫通してN−型SiC領域20に達するように形成されている。溝72の内部にはゲート絶縁膜30を介してゲート電極40が充填される。ゲート電極40は、層間絶縁膜110に覆われる。N+型多結晶シリコン層50は、ソース電極80に接続される。N+型SiC基板10の裏面には、ドレイン電極90が形成されている。
【0086】
この炭化珪素半導体装置の動作は、基本的に図5に示す実施の形態5と同様である。すなわち、ソース電極80を接地し、ドレイン電極90に正の電圧Vdを印加して使用する。そして、このとき、ゲート電極40が接地されていると、素子の特性は、N−型多結晶シリコン層60とSiCエピタキシャル領域20とのヘテロ接合ダイオードの逆方向バイアス特性となる。一方で、ゲート電極40に正電圧が印加されると、N+型多結晶シリコン層50とSiCエピタキシャル領域20とのヘテロ接合界面に電界が作用し、電界集中によりヘテロ接合面がなすエネルギー障壁の厚さが薄くなる。その結果、ドレイン電圧Vdが所定電圧Vb以下であってもトンネル現象が生じて電流が流れ始める。
【0087】
図5に示す実施の形態5と図8に示す実施の形態8との構造上の相違は、溝72を形成し、その溝72内にゲート電極40を充填した点である。
このようなUMOSゲート(あるいは、トレンチMOSゲート)構造とすることで、デバイス面積に対する素子効率を高め、電流密度を上げることができる。
【0088】
《製造方法》
次に、本実施の形態8の炭化珪素半導体装置の製造方法の一例を、図14(a)〜(c)、図15(d)〜(f)、および図16(g)、(h)の断面図を用いて説明する。
まず、図14(a)の工程においては、N+型SiC基板10の上に、例えば不純物濃度が1014〜1018cm−3、厚さが1〜100μmのN−型SiCエピタキシャル領域20が形成されている。
【0089】
図14(b)の工程においては、マスク材172を用いて、例えば0.1〜10μmの深さの溝71を形成する。
【0090】
図14(c)の工程においては、エピタキシャル領域20に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、多結晶シリコン層181を厚さ例えば0.1〜10μm程度、減圧CVD法を用いて堆積する。その後、多結晶シリコン層181に所望の不純物を導入し、N−型多結晶シリコン層181とする。不純物の導入方法としては、堆積した多結晶シリコン層181のさらに上に、高濃度にドーピングされたデポ膜を堆積し、600〜1000℃程度の熱処理によりデポ膜中の不純物を多結晶シリコン層181中に熱拡散させるか、または、イオン注入により不純物を直接多結晶シリコン層181中に導入してもよい。
【0091】
図15(d)の工程においては、例えばCMP法を用いて多結晶シリコン層181を機械的化学研磨し、多結晶シリコン層181を溝71内部に残す。
【0092】
図15(e)の工程においては、多結晶シリコン層50を厚さ例えば0.1〜5μm程度、減圧CVD法を用いて堆積する。その後、多結晶シリコン層50に所望の不純物を導入し、N+型多結晶シリコン層50とする。不純物の導入方法としては、堆積した多結晶シリコン層50のさらに上に、高濃度にドーピングされたデポ膜を堆積し、600〜1000℃程度の熱処理によりデポ膜中の不純物を多結晶シリコン層50中に熱拡散させるか、または、イオン注入により不純物を直接多結晶シリコン層50中に導入してもよい。
【0093】
図15(f)の工程においては、マスク材173を用いて、例えば0.1〜10μmの深さの溝71を、N+型多結晶シリコン層50を深さ方向に貫通してN−型SiC領域に達するように形成する。
【0094】
図16(g)の工程においては、例えばCVD酸化膜を堆積してゲート絶縁膜30を形成し、ゲート絶縁膜30上に再度多結晶シリコンを、厚さ例えば0.1から10μm程度、減圧CVD法を用いて堆積する。その後、該多結晶シリコン層に所望の不純物を導入する。次に、該多結晶シリコン層のパターニングを行ってゲート電極40を形成する。
【0095】
なお、本実施の形態8では、多結晶シリコン層(181、50、あるいはゲート電極40形成用)を堆積した後に、不純物を多結晶シリコン層中にドーピングする例で説明したが、例えば多結晶シリコン層のパターニングを先に行ってから不純物をドーピングしてもよい。また、多結晶シリコン層におけるキャリアの移動度を向上させるために、例えばN+型多結晶シリコン層50をアニールして、多結晶シリコン層50を単結晶化または多結晶のグレインサイズを大きくしてもよい。なお、多結晶シリコン層50にレーザー光を照射することにより結晶化させてもよい。
【0096】
図16(h)の工程においては、層間絶縁膜110を形成して、そのパターニングを行い、例えばHF溶液を用いて層間絶縁膜110およびゲート絶縁膜30のエッチングを行ってコンタクトホールを開孔する。
【0097】
N+型多結晶シリコン層50に接触するように、例えば金属膜からなるソース電極80を形成し、SiC基板10の裏面にドレイン電極90として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。
このようにして図8に示す炭化珪素半導体装置が完成する。
【0098】
すなわち、本実施の形態8の炭化珪素半導体装置は、第一導電型の炭化珪素半導体基体と、該半導体基体上にヘテロ接合するヘテロ半導体領域(N−型多結晶シリコン層60とその上のN+型多結晶シリコン層50)と、該ヘテロ半導体領域を深さ方向に貫通して前記半導体基体に達するように形成された溝(72)と、該溝内に絶縁膜を介して充填されるゲート電極(40)と、前記ヘテロ半導体領域に接触するソース電極(80)と、前記半導体基体に設けられた第一導電型のドレイン電極(90)とを備えたことを特徴とする(請求項5に対応)。
【0099】
実施の形態9
図9(a)は、本発明の実施の形態9の炭化珪素半導体装置の構造を示す断面斜視図、(b)は(a)の上面図である。
【0100】
図8の実施の形態8との構成上の相違は、N−型多結晶シリコン層60が、図8の断面図では図示されない領域に形成された溝75の内部に充填されるように形成されている点である。
【0101】
このような構成とすることで、デバイス面積に対する素子効率を高め、電流密度を上げることが可能となる。
【0102】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図1】本発明の実施の形態1の炭化珪素半導体装置の構造を示す断面図である。
【図2】本発明の実施の形態2の炭化珪素半導体装置の構造を示す断面図である。
【図3】本発明の実施の形態3の炭化珪素半導体装置の構造を示す断面図である。
【図4】本発明の実施の形態4の炭化珪素半導体装置の構造を示す断面図である。
【図5】本発明の実施の形態5の炭化珪素半導体装置の構造を示す断面図である。
【図6】本発明の実施の形態6の炭化珪素半導体装置の構造を示す断面図である。
【図7】本発明の実施の形態7の炭化珪素半導体装置の構造を示す断面図である。
【図8】本発明の実施の形態8の炭化珪素半導体装置の構造を示す断面図である。
【図9】(a)は本発明の実施の形態9の炭化珪素半導体装置の構造を示す断面斜視図、(b)は上面図である。
【図10】本発明の実施の形態1の炭化珪素半導体装置の製造方法を示す工程断面図である。
【図11】本発明の実施の形態1の炭化珪素半導体装置の製造方法を示す工程断面図である。
【図12】本発明の実施の形態5の炭化珪素半導体装置の製造方法を示す工程断面図である。
【図13】本発明の実施の形態5の炭化珪素半導体装置の製造方法を示す工程断面図である。
【図14】本発明の実施の形態8の炭化珪素半導体装置の製造方法を示す工程断面図である。
【図15】本発明の実施の形態8の炭化珪素半導体装置の製造方法を示す工程断面図である。
【図16】本発明の実施の形態8の炭化珪素半導体装置の製造方法を示す工程断面図である。
【図17】接触前のSiと4H−SiCのエネルギーバンド図である。
【図18】接触後のSiと4H−SiCのエネルギーバンド図である。
【図19】ドレイン電圧印加時のSiと4H−SiCのエネルギーバンド図である。
【図20】従来のSiCプレーナ型MOSFETの断面図である。
【符号の説明】
10…N+型SiC基板
20…N−型SiCエピタキシャル領域
30…ゲート絶縁膜
40…ゲート電極
50…N+型多結晶シリコン層
60…N−型多結晶シリコン層
70、71、72、73、74、75…溝
80…ソース電極
90…ドレイン電極
100…チャネル領域
110…層間絶縁膜
120…P−型SiC領域
130…N−型(SiCエピ領域20よりは濃い濃度)SiC領域
140…P−型SiC領域
150…P−型SiC領域
160…N+型SiC領域(ソース領域)
170、171、172、173…マスク材
180、181…多結晶シリコン層
Claims (8)
- 第一導電型の炭化珪素半導体基体と、該半導体基体上にヘテロ接合するヘテロ半導体領域と、前記半導体基体と前記ヘテロ半導体領域との接合部に隣接してゲート絶縁膜を介して配設されたゲート電極と、前記半導体基体に設けられた第一導電型のドレイン電極と、前記ヘテロ半導体領域に接触するソース電極とを備えたことを特徴とする炭化珪素半導体装置。
- 前記ゲート電極に前記ゲート絶縁膜を介して対向する前記半導体基体の表面の一部に、第二導電型の半導体領域が形成されていることを特徴とする請求項1記載の炭化珪素半導体装置。
- 第一導電型の炭化珪素半導体基体と、該半導体基体に形成された溝と、該溝内に充填された、前記半導体基体とヘテロ接合するヘテロ半導体領域と、前記半導体基体と前記ヘテロ半導体領域との接合部に隣接してゲート絶縁膜を介して配設されたゲート電極と、前記半導体基体に設けられた第一導電型のドレイン電極と、前記ヘテロ半導体領域に接触するソース電極とを備えたことを特徴とする炭化珪素半導体装置。
- 前記半導体基体の一部に、前記ヘテロ半導体領域に接続するように、第二導電型の半導体領域が形成されていることを特徴とする請求項3記載の炭化珪素半導体装置。
- 第一導電型の炭化珪素半導体基体と、該半導体基体上にヘテロ接合するヘテロ半導体領域と、該ヘテロ半導体領域を深さ方向に貫通して前記半導体基体に達するように形成された溝と、該溝内にゲート絶縁膜を介して充填されるゲート電極と、前記ヘテロ半導体領域に接触するソース電極と、前記半導体基体に設けられた第一導電型のドレイン電極とを備えたことを特徴とする炭化珪素半導体装置。
- 前記ゲート電極に前記ゲート絶縁膜を介して対向する前記半導体基体の一部に、前記半導体基体と濃度が異なる第二の第一導電型の半導体領域が形成されており、該第二の第一導電型の半導体領域が前記ヘテロ半導体領域に接触していることを特徴とする請求項1ないし5のいずれか記載の炭化珪素半導体装置。
- 前記ヘテロ半導体領域が不純物濃度の異なる領域を持つことを特徴とする請求項1ないし6のいずれか記載の炭化珪素半導体装置。
- 前記ヘテロ半導体領域が、シリコンまたはアモルファスシリコンまたは多結晶シリコンの少なくとも1つからなることを特徴とする請求項1ないし7のいずれか記載の炭化珪素半導体装置。
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