JP4982960B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に関する。
本発明の背景となる従来技術として、本出願人が出願した下記特許文献１があ
る。
この従来技術では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域
が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シ
リコン領域とが接するように形成されている。そして、エピタキシャル領域とＮ
−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合をしてい
る。また、エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接し
て、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン
領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形
成されている。
る。
この従来技術では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域
が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シ
リコン領域とが接するように形成されている。そして、エピタキシャル領域とＮ
−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合をしてい
る。また、エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接し
て、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン
領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形
成されている。
上記のような構成の従来技術の半導体装置は、ソース電極を接地し、ドレイン
電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、
スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結
晶シリコン領域並びにＮ＋型多結晶シリコン領域とエピタキシャル領域とのヘテ
ロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流
れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結
晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、
ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、
ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電
流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長が
ヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、
スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結
晶シリコン領域並びにＮ＋型多結晶シリコン領域とエピタキシャル領域とのヘテ
ロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流
れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結
晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、
ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、
ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電
流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長が
ヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
上記従来技術において、Ｎ−型多結晶シリコン領域を、Ｐ−型多結晶シリコン領
域に置き換えることで、更に耐圧を向上させることができる。その理由を以下に
説明する。
Ｎ−型炭化珪素層にＮ−型多結晶シリコン層を接合し、Ｎ−型炭化珪素層側に正
の電圧を印加した場合には、Ｎ−型多結晶シリコン層中の電子が、わずかながら
ヘテロ接合界面のエネルギー障壁をトンネルする。また、エネルギー的に励起さ
れたＮ−型多結晶シリコン層中の電子が、エネルギー障壁を越えてＮ−型炭化珪素
層に流れる。このように、Ｎ−型多結晶シリコン層中の電子が、Ｎ−型炭化珪素層
へと流れ、リーク電流となる。
域に置き換えることで、更に耐圧を向上させることができる。その理由を以下に
説明する。
Ｎ−型炭化珪素層にＮ−型多結晶シリコン層を接合し、Ｎ−型炭化珪素層側に正
の電圧を印加した場合には、Ｎ−型多結晶シリコン層中の電子が、わずかながら
ヘテロ接合界面のエネルギー障壁をトンネルする。また、エネルギー的に励起さ
れたＮ−型多結晶シリコン層中の電子が、エネルギー障壁を越えてＮ−型炭化珪素
層に流れる。このように、Ｎ−型多結晶シリコン層中の電子が、Ｎ−型炭化珪素層
へと流れ、リーク電流となる。
一方、Ｐ−型多結晶シリコン層とＮ−型炭化珪素層を接合し、Ｎ−型炭化珪素層
側に正の電圧を印加した場合には、Ｐ−型多結晶シリコン層中にはキャリアとな
る電子がほとんど存在しないため、ヘテロ接合界面のエネルギー障壁をトンネル
する電子は、Ｎ−型多結晶シリコン層を用いた場合に比べて、非常に少ない。ま
た、同様の理由から、エネルギー障壁を越えて、Ｎ−型炭化珪素層に流れる電子
も、非常に少ない。従って、Ｎ−型多結晶シリコン層を使用した場合と比べてリ
ーク電流を大幅に低減することができ、耐圧を向上させることができる。
側に正の電圧を印加した場合には、Ｐ−型多結晶シリコン層中にはキャリアとな
る電子がほとんど存在しないため、ヘテロ接合界面のエネルギー障壁をトンネル
する電子は、Ｎ−型多結晶シリコン層を用いた場合に比べて、非常に少ない。ま
た、同様の理由から、エネルギー障壁を越えて、Ｎ−型炭化珪素層に流れる電子
も、非常に少ない。従って、Ｎ−型多結晶シリコン層を使用した場合と比べてリ
ーク電流を大幅に低減することができ、耐圧を向上させることができる。
このように、多結晶シリコン領域中のゲート電極に隣接する領域に、電流駆動
能力を向上させるためのＮ＋型多結晶シリコン領域を配置し、その他の領域に、
耐圧を向上させるためのＰ−型多結晶シリコン領域を設けることは、素子特性向
上の点から有効である。しかし、このＮ＋型多結晶シリコン領域をソース電極と
電気的に接続するためには、ソース電極のコンタクトホールとＮ＋型多結晶シリ
コン領域の位置合わせの観点から、Ｎ＋型多結晶シリコン領域の幅を広くする必
要がある。しかし、Ｎ＋型多結晶シリコン領域の幅が広いと、電流駆動能力は向
上するが、リーク電流が増加し、耐圧が劣化するという問題がある。すなわち、
電流駆動能力とリーク電流との間は、トレードオフの関係がある。
能力を向上させるためのＮ＋型多結晶シリコン領域を配置し、その他の領域に、
耐圧を向上させるためのＰ−型多結晶シリコン領域を設けることは、素子特性向
上の点から有効である。しかし、このＮ＋型多結晶シリコン領域をソース電極と
電気的に接続するためには、ソース電極のコンタクトホールとＮ＋型多結晶シリ
コン領域の位置合わせの観点から、Ｎ＋型多結晶シリコン領域の幅を広くする必
要がある。しかし、Ｎ＋型多結晶シリコン領域の幅が広いと、電流駆動能力は向
上するが、リーク電流が増加し、耐圧が劣化するという問題がある。すなわち、
電流駆動能力とリーク電流との間は、トレードオフの関係がある。
従って、電流駆動能力を維持しつつ、できるだけ狭い幅のＮ＋型領域を形成す
ることが重要である。Ｎ＋型領域を狭くすると、Ｎ＋型領域とソース電極を電気的
に接続するため、引き出し部分として浅いＮ型領域が必要となる。従来の技術で
は、ヘテロ接合を形成する深いＮ＋型多結晶シリコン領域と、ソース電極を電気
的に接続するための浅いＮ型多結晶シリコン領域を、注入エネルギーの違う複数
回のイオン注入により形成することが容易に思いつくが、製造工程数が増加する
という製造上の問題がある。また、製造工程数が増加すると、複数回のイオン注
入やその間の種々のプロセスのばらつきにより、素子間の特性がばらつくという
問題がある。
本発明は、上記課題を解決するためになされたものであり、その目的は、製造
工程数を低減し、素子特性のばらつきの少ない半導体装置の製造方法を提供する
ことにある。
ることが重要である。Ｎ＋型領域を狭くすると、Ｎ＋型領域とソース電極を電気的
に接続するため、引き出し部分として浅いＮ型領域が必要となる。従来の技術で
は、ヘテロ接合を形成する深いＮ＋型多結晶シリコン領域と、ソース電極を電気
的に接続するための浅いＮ型多結晶シリコン領域を、注入エネルギーの違う複数
回のイオン注入により形成することが容易に思いつくが、製造工程数が増加する
という製造上の問題がある。また、製造工程数が増加すると、複数回のイオン注
入やその間の種々のプロセスのばらつきにより、素子間の特性がばらつくという
問題がある。
本発明は、上記課題を解決するためになされたものであり、その目的は、製造
工程数を低減し、素子特性のばらつきの少ない半導体装置の製造方法を提供する
ことにある。
上記課題を解決するために、本発明は、半導体基体と、半導体基体の表面の所定領域に形成され、半導体基体と異なるバンドキャップ幅を有する半導体材料から成り、第一導電型の第一へテロ半導体領域と第二導電型の第二ヘテロ半導体領域とを有するヘテロ半導体領域と、半導体基体と第一へテロ半導体領域の界面である第一へテロ接合界面と、半導体基体と第二へテロ半導体領域の界面である第二へテロ接合界面と、ゲート絶縁膜を介して前記ヘテロ接合界面のうち少なくとも第二ヘテロ接合界面に隣接して配置されたゲート電極と、第一へテロ半導体領域及び第二ヘテロ半導体領域に接続されたソース電極と、半導体基体に接続されたドレイン電極とを備えた半導体装置の製造方法であって、半導体基体の表面にヘテロ半導体領域となる部分を含む半導体領域を形成する工程と、半導体領域の所定の位置に選択的に第一導電型となる不純物を導入して第一ヘテロ半導体領域となる部分を含む第一導電型の半導体領域を形成する工程と、半導体領域と第一導電型の半導体領域との境界よりも第一導電型の半導体領域側へオフセットし、第一導電型の半導体領域を覆う第一のマスクを形成する工程と、第一のマスク越しに、半導体領域と第一導電型の半導体領域に第二導電型となる不純物を導入して第二ヘテロ半導体領域となる部分を含む第二導電型の半導体領域を形成する工程と、第一導電型の半導体領域の全てと第二導電型の半導体領域の一部を覆うとともに、第一導電型の半導体領域と第二導電型の半導体領域との境界よりも、第二導電型の半導体領域側に端部を有する第二のマスクを形成する工程と、前記第二のマスクを介して、第二導電型の半導体領域をエッチングする工程と、を含む、ことを要旨とする。
本発明によれば、製造工程数を低減し、素子特性のばらつきの少ない半導体装
置の製造方法を提供することができる。
置の製造方法を提供することができる。
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下
で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説
明は省略する。
本発明の実施の形態を、図７のグラフ、及び図１（ａ）〜図６（ｋ）の製造過
程を表した素子部断面図に基づいて説明する。
で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説
明は省略する。
本発明の実施の形態を、図７のグラフ、及び図１（ａ）〜図６（ｋ）の製造過
程を表した素子部断面図に基づいて説明する。
図７は、２次イオン質量分析法（ＳＩＭＳ）により、多結晶シリコン層中のヒ
素の不純物濃度を、表面からの深さを横軸にしてプロットした結果を示すグラフ
である。多結晶シリコン層の厚さは１μｍである。（１）不純物をドーピングし
ていない多結晶シリコン層中にヒ素を注入した場合には、ヒ素の分布が平坦にな
り、多結晶シリコン層の底部まで不純物が拡散している。一方、（２）Ｐ型多結
晶シリコン層にヒ素を注入した場合には、ヒ素が深さ方向に分布し、表面側のヒ
素濃度が底部のヒ素濃度より高くなっている。本発明では、このような性質を利
用することにより、製造工程数の低減と、特性のばらつきを低減した半導体装置
を提供するものである。
素の不純物濃度を、表面からの深さを横軸にしてプロットした結果を示すグラフ
である。多結晶シリコン層の厚さは１μｍである。（１）不純物をドーピングし
ていない多結晶シリコン層中にヒ素を注入した場合には、ヒ素の分布が平坦にな
り、多結晶シリコン層の底部まで不純物が拡散している。一方、（２）Ｐ型多結
晶シリコン層にヒ素を注入した場合には、ヒ素が深さ方向に分布し、表面側のヒ
素濃度が底部のヒ素濃度より高くなっている。本発明では、このような性質を利
用することにより、製造工程数の低減と、特性のばらつきを低減した半導体装置
を提供するものである。
《製造工程》
まず、図１（ａ）の工程においては、Ｎ＋型炭化珪素基板１上に、例えば不純
物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型炭化珪素エピタ
キシャル層２が形成されている。その上に、多結晶シリコン層３を成膜し、さら
に所定のパターンを有するレジストマスク４１をフォトリソグラフィーにより形
成する。
まず、図１（ａ）の工程においては、Ｎ＋型炭化珪素基板１上に、例えば不純
物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型炭化珪素エピタ
キシャル層２が形成されている。その上に、多結晶シリコン層３を成膜し、さら
に所定のパターンを有するレジストマスク４１をフォトリソグラフィーにより形
成する。
図１（ｂ）の工程においては、レジストマスク４１をマスクにして、多結晶シ
リコン層３中にＰ型不純物５１をイオン注入し、Ｐ型多結晶シリコン層５を形成
する。Ｐ型不純物５１としては、例えばボロンが用いられる。不純物注入後、レ
ジストマスク４１を除去し、必要であれば、多結晶シリコン層５の底部まで不純
物を拡散させるための熱処理を行っても良い。
リコン層３中にＰ型不純物５１をイオン注入し、Ｐ型多結晶シリコン層５を形成
する。Ｐ型不純物５１としては、例えばボロンが用いられる。不純物注入後、レ
ジストマスク４１を除去し、必要であれば、多結晶シリコン層５の底部まで不純
物を拡散させるための熱処理を行っても良い。
図２（ｃ）の工程においては、多結晶シリコン層５上に所定のパターンを有す
るレジストマスク４２を形成する。このレジストマスク４２は、Ｐ型多結晶シリ
コン層５とドーピングされていない多結晶シリコン層３の境界１０１に対し、外
側にオフセットさせて開口パターンを形成する。
るレジストマスク４２を形成する。このレジストマスク４２は、Ｐ型多結晶シリ
コン層５とドーピングされていない多結晶シリコン層３の境界１０１に対し、外
側にオフセットさせて開口パターンを形成する。
図２（ｄ）の工程においては、レジストマスク４２をマスクにしてＮ型不純物
５２をイオン注入し、Ｎ型多結晶シリコン層６１を形成する。Ｎ型不純物５２と
しては、例えばヒ素やリンが用いられる。ここで、図２（ｄ）に示す多結晶シリ
コン層の領域１０２は、Ｐ型多結晶シリコン層５に対し、Ｎ型となる不純物を注
入した領域である。また、多結晶シリコン層の領域１０３は、ドーピングしてい
ない多結晶シリコン層３に対し、Ｎ型となる不純物を注入した領域である。
５２をイオン注入し、Ｎ型多結晶シリコン層６１を形成する。Ｎ型不純物５２と
しては、例えばヒ素やリンが用いられる。ここで、図２（ｄ）に示す多結晶シリ
コン層の領域１０２は、Ｐ型多結晶シリコン層５に対し、Ｎ型となる不純物を注
入した領域である。また、多結晶シリコン層の領域１０３は、ドーピングしてい
ない多結晶シリコン層３に対し、Ｎ型となる不純物を注入した領域である。
図２（ｄ）のレジストマスク４２を除去した後、図３（ｅ）の工程においては、
熱処理により不純物を活性化及び熱拡散させる。この際、領域１０２と領域１０
３とでは、図７に示したように不純物の拡散係数が異なるため、領域１０２では、
多結晶シリコン層の表面側のＮ型不純物濃度が高くなり、多結晶シリコン層の底
部のＮ型不純物濃度は低くなる。従って、Ｐ型不純物の濃度を、多結晶シリコン
層の底部のＮ型不純物濃度より高く、表面のＮ型不純物濃度より低くなるように
設定しておけば、領域１０２において多結晶シリコン層の表面はＮ型、底部はＰ
型とすることができる。また、領域１０３においては、元々ドーピングされてい
ない領域であるので、Ｎ型不純物は比較的平坦な分布を持ち、多結晶シリコン層
の表面も底部もＮ型となる。このようにしてＮ型多結晶シリコン層６を形成する。
図３（ｆ）の工程においては、所定のパターンを有するレジストマスク４３を
フォトリソグラフィーにより形成する。このレジストマスク４３は、Ｐ型多結晶
シリコン層５とＮ型多結晶シリコン層６の境界１０４に対し、幅１０５の分だけ
内側にオフセットするように開口パターンを形成する。
熱処理により不純物を活性化及び熱拡散させる。この際、領域１０２と領域１０
３とでは、図７に示したように不純物の拡散係数が異なるため、領域１０２では、
多結晶シリコン層の表面側のＮ型不純物濃度が高くなり、多結晶シリコン層の底
部のＮ型不純物濃度は低くなる。従って、Ｐ型不純物の濃度を、多結晶シリコン
層の底部のＮ型不純物濃度より高く、表面のＮ型不純物濃度より低くなるように
設定しておけば、領域１０２において多結晶シリコン層の表面はＮ型、底部はＰ
型とすることができる。また、領域１０３においては、元々ドーピングされてい
ない領域であるので、Ｎ型不純物は比較的平坦な分布を持ち、多結晶シリコン層
の表面も底部もＮ型となる。このようにしてＮ型多結晶シリコン層６を形成する。
図３（ｆ）の工程においては、所定のパターンを有するレジストマスク４３を
フォトリソグラフィーにより形成する。このレジストマスク４３は、Ｐ型多結晶
シリコン層５とＮ型多結晶シリコン層６の境界１０４に対し、幅１０５の分だけ
内側にオフセットするように開口パターンを形成する。
図４（ｇ）の工程においては、レジストマスク４３をマスクにしてＮ型多結晶
シリコン層６をドライエッチングによりエッチングする。このとき、レジストマ
スク４３を境界１０４に対し、幅１０５の分だけ内側にオフセットさせてあるた
め、Ｎ−型炭化珪素エピタキシャル層２と接合するＮ型多結晶シリコン層６が幅
１０５の分だけ残る。
シリコン層６をドライエッチングによりエッチングする。このとき、レジストマ
スク４３を境界１０４に対し、幅１０５の分だけ内側にオフセットさせてあるた
め、Ｎ−型炭化珪素エピタキシャル層２と接合するＮ型多結晶シリコン層６が幅
１０５の分だけ残る。
図４（ｇ）のレジストマスク４３を除去し、図４（ｈ）の状態にする。
図５（ｉ）の工程においては、ゲート絶縁膜７を成膜する。
図５（ｉ）の工程においては、ゲート絶縁膜７を成膜する。
図５（ｊ）の工程においては、ゲート絶縁膜７上にゲート電極材料を成膜し、
フォトリソグラフィーにより所定のパターンを有するレジストマスク（図視省略）
を形成し、ドライエッチングによってレジストパターンを転写することによりゲ
ート電極８を形成する。ゲート電極材料としては、例えば多結晶シリコンや金属
を用いることができる。
フォトリソグラフィーにより所定のパターンを有するレジストマスク（図視省略）
を形成し、ドライエッチングによってレジストパターンを転写することによりゲ
ート電極８を形成する。ゲート電極材料としては、例えば多結晶シリコンや金属
を用いることができる。
図６（ｋ）の工程においては、まず、層間絶縁膜１５を形成し、次に、層間絶
縁膜１５にコンタクトホール１６を開口し、Ｐ型多結晶シリコン層５、Ｎ型多結
晶シリコン６にオーミックコンタクトをとるためのソース電極９を形成する。さ
らに、Ｎ＋型炭化珪素基板１にオーミックコンタクトをとるためのドレイン電極
１０を形成する。
縁膜１５にコンタクトホール１６を開口し、Ｐ型多結晶シリコン層５、Ｎ型多結
晶シリコン６にオーミックコンタクトをとるためのソース電極９を形成する。さ
らに、Ｎ＋型炭化珪素基板１にオーミックコンタクトをとるためのドレイン電極
１０を形成する。
本実施の形態では、ドーピングされているＰ型多結晶シリコン層５中のＮ型不
純物の拡散係数と、ドーピングされていない多結晶シリコン層３中のＮ型不純物
の拡散係数の違いを利用することにより、炭化珪素エピタキシャル層２に達する
深いＮ型領域と、該Ｎ型領域をソース電極９と電気的に接続するための浅いＮ型
領域（Ｎ型多結晶シリコン６の表面層）を、１回の不純物注入で形成することが
できる。
純物の拡散係数と、ドーピングされていない多結晶シリコン層３中のＮ型不純物
の拡散係数の違いを利用することにより、炭化珪素エピタキシャル層２に達する
深いＮ型領域と、該Ｎ型領域をソース電極９と電気的に接続するための浅いＮ型
領域（Ｎ型多結晶シリコン６の表面層）を、１回の不純物注入で形成することが
できる。
上記のように本実施の形態の半導体装置の製造方法は、多結晶シリコン層を構
成要素として備え、この多結晶シリコン層が第一導電型領域（Ｐ型多結晶シリコ
ン領域５）と第二導電型領域（Ｎ型多結晶シリコン領域６）とを有する半導体装
置の製造方法であって、前記第一導電型領域を形成する工程と、前記第一導電型
領域と一部分が重なるように第二導電型となる不純物を導入して前記第二導電型
領域を形成する工程とを有する。
成要素として備え、この多結晶シリコン層が第一導電型領域（Ｐ型多結晶シリコ
ン領域５）と第二導電型領域（Ｎ型多結晶シリコン領域６）とを有する半導体装
置の製造方法であって、前記第一導電型領域を形成する工程と、前記第一導電型
領域と一部分が重なるように第二導電型となる不純物を導入して前記第二導電型
領域を形成する工程とを有する。
また、半導体基体（炭化珪素基板１、エピタキシャル層２から成る）と、前記
半導体基体の表面の所定領域に形成され、前記半導体基体と異なるバンドキャッ
プ幅を有する半導体材料から成り、第一導電型の第一へテロ半導体領域（Ｐ型多
結晶シリコン領域５）と第二導電型の第二ヘテロ半導体領域（Ｐ型多結晶シリコ
ン領域６）とを有するヘテロ半導体領域と、ゲート絶縁膜７を介して前記半導体
基体と前記第一へテロ半導体領域及び前記第二ヘテロ半導体領域のヘテロ接合界
面に隣り合って配置されたゲート電極８と、前記第一へテロ半導体領域及び前記
第二ヘテロ半導体領域に接続されたソース電極９と、前記半導体基体に接続され
たドレイン電極１０とを備えた半導体装置の製造方法であって、前記半導体基体
の表面に前記ヘテロ半導体領域を形成する工程と、前記へテロ半導体領域の所定
の位置に選択的に第一導電型となる不純物を導入して前記第一ヘテロ半導体領域
を形成する工程と、前記第一ヘテロ半導体領域と一部分が重なるように第二導電
型となる不純物を導入して前記第二ヘテロ半導体領域を形成する工程とを有する。
このような構成の本実施の形態によれば、すでにドーピングされている多結晶
シリコン層中の不純物の拡散係数と、ドーピングされていない多結晶シリコン層
中の不純物の拡散係数が違うという性質を利用することにより、ヘテロ接合を形
成するＮ型多結晶シリコン領域６を、高い耐圧を確保できる程度に十分狭く、し
かも制御性よく形成することができる。また、狭いＮ型多結晶シリコン領域と、
ソース電極９を電気的に接続するための浅いＮ型多結晶シリコン領域とを有する
Ｎ型多結晶シリコン領域６を同時に１回の不純物注入により形成することができ
る。この結果、不純物注入に付随する工程を大幅に低減することができる。また、
不純物注入に付随する工程におけるプロセスばらつきを減少させることができ、
ひいては素子特性の均一性を向上することができる。
半導体基体の表面の所定領域に形成され、前記半導体基体と異なるバンドキャッ
プ幅を有する半導体材料から成り、第一導電型の第一へテロ半導体領域（Ｐ型多
結晶シリコン領域５）と第二導電型の第二ヘテロ半導体領域（Ｐ型多結晶シリコ
ン領域６）とを有するヘテロ半導体領域と、ゲート絶縁膜７を介して前記半導体
基体と前記第一へテロ半導体領域及び前記第二ヘテロ半導体領域のヘテロ接合界
面に隣り合って配置されたゲート電極８と、前記第一へテロ半導体領域及び前記
第二ヘテロ半導体領域に接続されたソース電極９と、前記半導体基体に接続され
たドレイン電極１０とを備えた半導体装置の製造方法であって、前記半導体基体
の表面に前記ヘテロ半導体領域を形成する工程と、前記へテロ半導体領域の所定
の位置に選択的に第一導電型となる不純物を導入して前記第一ヘテロ半導体領域
を形成する工程と、前記第一ヘテロ半導体領域と一部分が重なるように第二導電
型となる不純物を導入して前記第二ヘテロ半導体領域を形成する工程とを有する。
このような構成の本実施の形態によれば、すでにドーピングされている多結晶
シリコン層中の不純物の拡散係数と、ドーピングされていない多結晶シリコン層
中の不純物の拡散係数が違うという性質を利用することにより、ヘテロ接合を形
成するＮ型多結晶シリコン領域６を、高い耐圧を確保できる程度に十分狭く、し
かも制御性よく形成することができる。また、狭いＮ型多結晶シリコン領域と、
ソース電極９を電気的に接続するための浅いＮ型多結晶シリコン領域とを有する
Ｎ型多結晶シリコン領域６を同時に１回の不純物注入により形成することができ
る。この結果、不純物注入に付随する工程を大幅に低減することができる。また、
不純物注入に付随する工程におけるプロセスばらつきを減少させることができ、
ひいては素子特性の均一性を向上することができる。
また、前記半導体基体は、炭化珪素、窒化ガリウム、ダイヤモンドのいずれか
から成る。これにより、炭化珪素、窒化ガリウム、ダイヤモンドのいずれかから
成る半導体基体を備えた高耐圧の半導体装置の製造方法において、製造工程数を
低減し、素子特性のばらつきの少ない半導体装置の製造方法を提供することがで
きる。
から成る。これにより、炭化珪素、窒化ガリウム、ダイヤモンドのいずれかから
成る半導体基体を備えた高耐圧の半導体装置の製造方法において、製造工程数を
低減し、素子特性のばらつきの少ない半導体装置の製造方法を提供することがで
きる。
また、前記へテロ半導体領域は、少なくともシリコンを含む。これにより、一
般的な材料から成る半導体装置の製造方法において、製造工程数を低減し、素子
特性のばらつきの少ない半導体装置の製造方法を提供することができる。
般的な材料から成る半導体装置の製造方法において、製造工程数を低減し、素子
特性のばらつきの少ない半導体装置の製造方法を提供することができる。
また、前記ヘテロ半導体領域は、単結晶シリコン、多結晶シリコン、アモルフ
ァスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウム、ア
モルファスシリコンゲルマニウムの少なくとも一つから成る。これにより、一般
的な材料から成る半導体装置の製造方法において、製造工程数を低減し、素子特
性のばらつきの少ない半導体装置の製造方法を提供することができる。
ァスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウム、ア
モルファスシリコンゲルマニウムの少なくとも一つから成る。これにより、一般
的な材料から成る半導体装置の製造方法において、製造工程数を低減し、素子特
性のばらつきの少ない半導体装置の製造方法を提供することができる。
また、前記ヘテロ半導体領域は、単結晶ゲルマニウム、多結晶ゲルマニウム、
アモルファスゲルマニウム、単結晶ガリウムヒ素、多結晶ガリウムヒ素、アモル
ファスガリウムヒ素の少なくとも一つから成る。これにより、一般的な材料から
成る半導体装置の製造方法において、製造工程数を低減し、素子特性のばらつき
の少ない半導体装置の製造方法を提供することができる。
アモルファスゲルマニウム、単結晶ガリウムヒ素、多結晶ガリウムヒ素、アモル
ファスガリウムヒ素の少なくとも一つから成る。これにより、一般的な材料から
成る半導体装置の製造方法において、製造工程数を低減し、素子特性のばらつき
の少ない半導体装置の製造方法を提供することができる。
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載され
たものであって、本発明を限定するために記載されたものではない。従って、上
記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変
更や均等物をも含む趣旨である。
たものであって、本発明を限定するために記載されたものではない。従って、上
記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変
更や均等物をも含む趣旨である。
１…Ｎ＋型炭化珪素基板 ２…Ｎ−型炭化珪素エピタキシャル層
３…多結晶シリコン層 ５…Ｐ型多結晶シリコン層
６…Ｎ型多結晶シリコン層 ７…ゲート絶縁膜
８…ゲート電極 ９…ソース電極
１０…ドレイン電極 １５…層間絶縁膜
１６…コンタクトホール
４１、４２、４３…レジストマスク ５１…Ｐ型不純物
５２…Ｎ型不純物 ６１…Ｎ型多結晶シリコン層
１０１…Ｐ型多結晶シリコン層とドーピングしていない多結晶シリコン層の境界
１０２…Ｐ型多結晶シリコン層に対し、ヒ素を注入した領域
１０３…ドーピングしていない多結晶シリコン層に対し、ヒ素を注入した領域
１０４…Ｐ型多結晶シリコン層とＮ型多結晶シリコン層の境界
１０５…Ｎ型多結晶シリコン層の幅
３…多結晶シリコン層 ５…Ｐ型多結晶シリコン層
６…Ｎ型多結晶シリコン層 ７…ゲート絶縁膜
８…ゲート電極 ９…ソース電極
１０…ドレイン電極 １５…層間絶縁膜
１６…コンタクトホール
４１、４２、４３…レジストマスク ５１…Ｐ型不純物
５２…Ｎ型不純物 ６１…Ｎ型多結晶シリコン層
１０１…Ｐ型多結晶シリコン層とドーピングしていない多結晶シリコン層の境界
１０２…Ｐ型多結晶シリコン層に対し、ヒ素を注入した領域
１０３…ドーピングしていない多結晶シリコン層に対し、ヒ素を注入した領域
１０４…Ｐ型多結晶シリコン層とＮ型多結晶シリコン層の境界
１０５…Ｎ型多結晶シリコン層の幅
Claims (5)
- 半導体基体と、
前記半導体基体の表面の所定領域に形成され、前記半導体基体と異なるバンドキャップ幅を有する半導体材料から成り、第一導電型の第一へテロ半導体領域と第二導電型の第二ヘテロ半導体領域とを有するヘテロ半導体領域と、
前記半導体基体と前記第一へテロ半導体領域の界面である第一へテロ接合界面と、
前記半導体基体と前記第二へテロ半導体領域の界面である第二へテロ接合界面と、
ゲート絶縁膜を介して前記ヘテロ接合界面のうち少なくとも前記第二ヘテロ接合界面に隣接して配置されたゲート電極と、
前記第一へテロ半導体領域及び前記第二ヘテロ半導体領域に接続されたソース電極と、
前記半導体基体に接続されたドレイン電極と
を備えた半導体装置の製造方法であって、
前記半導体基体の表面に前記ヘテロ半導体領域となる部分を含む半導体領域を形成する工程と、
前記半導体領域の所定の位置に選択的に第一導電型となる不純物を導入して前記第一ヘテロ半導体領域となる部分を含む第一導電型の半導体領域を形成する工程と、
前記半導体領域と前記第一導電型の半導体領域との境界よりも前記第一導電型の半導体領域側へオフセットし、前記第一導電型の半導体領域を覆う第一のマスクを形成する工程と、
前記第一のマスク越しに、前記半導体領域と前記第一導電型の半導体領域に第二導電型となる不純物を導入して前記第二ヘテロ半導体領域となる部分を含む第二導電型の半導体領域を形成する工程と、
前記第一導電型の半導体領域の全てと前記第二導電型の半導体領域の一部を覆うとともに、前記第一導電型の半導体領域と前記第二導電型の半導体領域との境界よりも、前記第二導電型の半導体領域側に端部を有する第二のマスクを形成する工程と、
前記第二のマスクを介して、前記第二導電型の半導体領域をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記半導体基体は、炭化珪素、窒化ガリウム、ダイヤモンドのいずれかから成ることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記へテロ半導体領域は、少なくともシリコンを含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記ヘテロ半導体領域は、単結晶シリコン、多結晶シリコン、アモルファスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウム、アモルファスシリコンゲルマニウムの少なくとも一つから成ることを特徴とする請求項１ないし３のいずれか記載の半導体装置の製造方法。
- 前記ヘテロ半導体領域は、単結晶ゲルマニウム、多結晶ゲルマニウム、アモルファスゲルマニウム、単結晶ガリウムヒ素、多結晶ガリウムヒ素、アモルファスガリウムヒ素の少なくとも一つから成ることを特徴とする請求項１または２記載の半導体装置の製造方法。
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| JP2005100706A JP4982960B2 (ja) | 2005-03-31 | 2005-03-31 | 半導体装置の製造方法 |
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| KR1020060028385A KR100746805B1 (ko) | 2005-03-30 | 2006-03-29 | 반도체 장치 및 그 제조 방법 |
| EP06251702.4A EP1708277B1 (en) | 2005-03-30 | 2006-03-29 | Semiconductor device and manufacturing method thereof |
| US12/423,207 US7859015B2 (en) | 2005-03-30 | 2009-04-14 | Semiconductor device |
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|---|---|---|---|
| JP2005100706A JP4982960B2 (ja) | 2005-03-31 | 2005-03-31 | 半導体装置の製造方法 |
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| JP2004247490A (ja) * | 2003-02-13 | 2004-09-02 | Nissan Motor Co Ltd | 炭化珪素半導体装置 |
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- 2005-03-31 JP JP2005100706A patent/JP4982960B2/ja not_active Expired - Fee Related
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| JP2006286686A (ja) | 2006-10-19 |
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