JP4604241B2 - 炭化ケイ素mos電界効果トランジスタおよびその製造方法 - Google Patents
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Description
請求項1、2に記載の発明では、低濃度p型堆積層内に形成した低濃度のチャネル領域を有し、かつゲート酸化膜と高濃度ゲート層との間に比較的厚い堆積膜を介在させることによって、低オン抵抗且つ高耐圧のSiC縦型MOSFETの実現が可能となった。介在するn型堆積層(33)の不純物濃度ならびに厚さを適当に選択すれば1500V以上の高耐圧縦型MOSFETが実現できる。
請求項3および請求項6に記載の発明では、第2伝導型の高濃度ゲート層を高い精度で形成できるのでセルの微細化が容易になりSiC縦型MOSFETを高耐圧化および低損失化することができた。
請求項4および請求項6に記載の発明では、すべて堆積膜の上に堆積膜を積層する構造ならびに製造方法なのでチャネル領域の結晶品質を高くでき、そのSiC縦型MOSFETのオン抵抗を低減することができた。
請求項5に記載の発明では、高耐圧且つ低オン抵抗のSiC縦型MOSFETを容易に製作することができる。
請求項8に記載の発明では、オン時に流れる電流の均一性が改善されるとともに、一種のセルフアライメント作用の効果によってセルサイズを約15μm程度に微細化することができるので縦型MOSFETのオン抵抗の大幅な低減が可能になった。
請求項9および請求項10に記載の発明では、オフ状態の電流のリークパスを除去することによって漏れ電流の低減された高耐圧のSiC縦型MOSFETが実現できた。
請求項11に記載の記載の発明では、オン時の抵抗が小さく、かつ高い耐電圧のSiC縦型MOSFETが実現できた。
[実施形態1]
図1は本発明第1の実施形態のSiC縦型MOSFETの単位セルの断面図である。この構造では、5x1018 cm-3の窒素がドーピングされた厚さ約300umのn型SiC基板1上に、5x1015cm-3の窒素がドーピングされた厚さ15umのn型ドリフト層2が堆積されている。その表面から深さ0.5umに渡って2x1018cm-3のアルミニウムがドーピングされたp型層31が形成され、該p型層31には幅約2.0μmの部分欠如部24が設けられる。該p型層31の表面ならびに該部分欠如部24のn型ドリフト層2の表面には1x1016cm-3の窒素がドーピングされた厚さ1.0μmのn型層33が堆積され、その表面上に5x1015cm-3のアルミニウムがドーピングされた厚さ0.5μmのp型層32が堆積されている。このp型層32の表面部分には選択的に約1x1020cm-3のリンがドーピングされたn型ソース層5が形成されている。また、前記部分欠如部24の厚さ方向に投影された付近のp型層32の部分にはイオン注入によって1x1016cm-3以上の窒素がドーピングされた深さ約0.7μmのn型ベース領域4がp型層32を貫通してn型層33に達する深さにまで形成されている。該n型ベース領域4と前記n型ソース層5の中間部分のp型層32の表面層にチャネル領域11が形成される。チャネル領域11上,n型ベース領域4およびn型ソース層5の表面上の部分にはゲート絶縁膜6を介してゲート電極7が設けられ、ゲート電極7上には層間絶縁膜8を介してn型ソース層5の表面に低抵抗接続されたソース電極9が形成される。また、該ソース電極9は、前記n型層との間にpn接合を構成し、かつ前記p型層32と前記p型層31にわたって形成された1x1019cm-3程度の高濃度にアルミニウムがドーピングされたp+層34の表面にも低抵抗接続されている。高濃度n型基板1の裏面にはドレイン電極10が低抵抗接続で形成されている。なお、n型ベース領域4の表面に形成されているゲート酸化膜6およびゲート電極7は削除されることもある。
のSiO2膜をフォトリソグラフィによりパターン加工して形成した。p型不純物イオン注入3aはアルミニウムイオンを基板温度500 ℃、加速エネルギー40 keV〜250keV、注入量2x1018 cm-3として実施した。マスクを除去した後、表面に1x1016cm-3のリンがドープされた低濃度n型層33を1.0 umの厚さ堆積し、引き続き5x1015 cm-3のアルミニウムがドープされた低濃度p型層32を0.5umの厚さ堆積する(c)。その後、n型ソース領域5を形成するためにマスク13を使用したn型不純物イオン注入4aを行う(d)。n型不純物イオン注入4aは燐イオンを基板温度500℃、加速エネルギー40 keV〜250 keV、注入量2x1020 cm-3にして実施した。マスク13を除去した後、n型ベース領域4を形成するために、マスク14を使用したn型不純物イオン注入5aを行う(e)。n型不純物イオン注入5aは、窒素イオンを室温にて加速エネルギー40keV〜250 keV、注入量1x1016 cm-3として実施した。マスク14を除去した後、アルゴン雰囲気中にて1500℃で30分間にわたる活性化アニールを行う(f)。これによってp型層32、n+ベース層4およびn型ソース層5が形成される。次いで、n型ソース層5からp型層31に届く溝50をドライ選択エッチングにて形成したあと(g)、マスク16を使用したp型不純物イオン注入を行う。p型不純物イオン注入6aはアルミニウムイオンを基板温度500℃、加速エネルギー40 keV〜250 keV、注入量2x1018 cm-3として実施した。これによって、1x1019cm-3程度の高濃度にアルミニウムがドーピングされたp+層34が形成される(h)。次いで、1200℃、140分の熱酸化をして厚さ40nmのゲート絶縁膜6を形成し、その上に減圧CVD法によって堆積した0.3umの多結晶シリコンをフォトリソグラフィによりパターン加工してゲート電極7を形成する(i)。さらに、減圧CVD法により表面上に0.5umの層間絶縁膜8を堆積し、その層間絶縁膜8に窓を開け(j)、n型ソース層5と高濃度のp+層34に共通のソース電極9を形成してデバイスを完成する。
図3は本発明第2の実施形態のSiC縦型MOSFETの単位セルの断面図である。この構造では、5x1018 cm-3の窒素がドーピングされた厚さ約300umの基板1上に、5x1015cm-3の窒素がドーピングされた厚さ15umのn型ドリフト層2が堆積されている。その表面上に2x1018 cm-3のアルミニウムがドーピングされた厚さ0.5umのp型層31が堆積され、該p型層31には幅約2.0μmの部分欠如部24が設けられる。該p型層31の表面ならびに該部分欠如部24のn型ドリフト層2の表面には1x1016cm-3の窒素がドーピングされた厚さ1.0μmのn型層33が堆積され、さらにその表面上に5x1015cm-3のアルミニウムがドーピングされた厚さ0.5μmのp型層32が堆積されている。p型層32の表面部分には選択的に約1x1020 cm-3のリンがドーピングされたn型ソース層5が形成されている。また、前記部分欠如部24の厚さ方向に投影された付近のp型層32の部分にはイオン注入によって1x1016cm-3以上の窒素がドーピングされた深さ約0.7μmのn型ベース領域4がp型層32を貫通してn型層33に達する深さにまで形成されている。該n型ベース領域4と前記n型ソース層5の中間部分のp型層32の表面層にチャネル領域11が形成される。チャネル領域11上,n型ベース領域4およびn型ソース層5の表面上の部分にはゲート絶縁膜6を介してゲート電極7が設けられ、ゲート電極7上には層間絶縁膜8を介してn型ソース層5の表面に低抵抗接続されたソース電極9が形成される。また、該ソース電極9は、前記n型層との間にpn接合を構成し、かつ前記p型層と前記p型層にわたって形成された1x1019cm-3程度の高濃度にアルミニウムがドーピングされたp+層34の表面にも低抵抗接続されている。高濃度n型基板1の裏面にはドレイン電極10が低抵抗接続で形成されている。なお、n型ベース領域4の表面に形成されているゲート酸化膜6およびゲート電極7は削除されることもある。
図4は本発明第3の実施形態のSiC縦型MOSFETの断面図である。図中前記した図1と同じ番号の部位は同じ部分を指し、n型ベース領域4の両サイドの高濃度のn型層41が追加されている点を除けば基本的な構造は実施形態1の図1と同じである。該高濃度のn型層41は、n型ソース層5と同時に形成されて不純物濃度や表面からの深さなどは同じで、前記部分欠如部24とほぼ等しい長さである。この層を具備することによって、単位セル中にある2つのチャネル領域11の長さを等しくし、かつ、それらの相対的な位置を所定の関係とすることができるので、セルの微細化や電流集中を防止する上で効果がある。この作用効果は、以下に説明する製作方法によって、さらによく理解されよう。
図6は本発明第4の実施形態のSiC縦型MOSFETの断面図である。図中前記した図1と同じ番号の部位は同部分を指す。セルの基本的な構造は図1の実施形態1と同じである。実施形態1と異なる点は、図1のn型層33との間にpn接合を構成し、かつp型層32とp型層31にわたって形成された1x1019cm-3程度の高濃度にアルミニウムがドーピングされたp+層34に代わって、絶縁膜51がn型層33とカソード電極9との間に介在された点である。これによってn型層とカソード電極の短絡を防止し、電圧阻止状態における電流のリークパスをなくする。この構造は前記実施形態2や実施形態3のセル構造にも適用できる。
2. 低濃度n型ドリフト層
3. pウエル層
3a. p型不純物イオン注入
4. n型ベース領域
4a. n型不純物イオン注入
5. n型ソース層
5a. n型不純物イオン注入
6. ゲート絶縁膜
6a. p型不純物イオン注入
7. ゲート電極
8. 層間絶縁膜
9. ソース電極
10. ドレイン電極
11. チャネル領域
13.イオン注入マスク
14.イオン注入マスク
16.イオン注入マスク
24.p型層の部分欠如部
31.高濃度p型層
32.低濃度p型層
33.低濃度n型層
34.高濃度p型層
40.イオン注入マスクの窓
41.高濃度n型層
50.溝
51.絶縁膜
Claims (10)
- 第1伝導型炭化ケイ素基板(1)上に第1伝導型炭化ケイ素からなる第1の堆積膜(2)が形成されており、
その上に第1伝導型炭化ケイ素からなる第2の堆積膜(33)が形成されており、
さらにその上に第2伝導型炭化ケイ素からなる第3の堆積膜(32)が形成されており、該第3の堆積膜内には選択的に第1伝導型のベース領域(4)と第2伝導型のゲート領域(11)が形成されており、
少なくとも該第2伝導型のゲート領域の表面上にはゲート絶縁膜(6)を介してゲート電極(7)が設けられており、
前記第2伝導型のゲート領域(11)内には選択的に第1伝導型の高濃度ソース領域(5)が形成されており、
前記第1伝導型炭化ケイ素基板(1)の表面にドレイン電極(10)が低抵抗接続され、
前記第1の堆積膜(2)と前記第2の堆積膜(33)の間には第2伝導型の高濃度ゲート層(31)が介在し、
前記高濃度ソース領域(5)ならびに前記高濃度ゲート層(31)の表面にソース電極(9)が低抵抗接続されており,
該第2伝導型の高濃度ゲート層は部分欠如部(24)を有し、該部分欠如部(24)において前記第2の堆積膜(33)が前記第1の堆積膜(2)に直接接し、さらに該部分欠如部(24)が投影される領域において前記第3の堆積膜(32)内の前記第1伝導型のベース領域(4)が前記第2の堆積膜(33)に直接接することを特徴とした半導体装置。 - 請求項1に記載の半導体装置において、前記第2伝導型層の高濃度のゲート層(31)を前記第1の堆積膜(2)内に形成したことを特徴とする半導体装置。
- 請求項1に記載の半導体装置において、前記第2伝導型層の高濃度ゲート層(31)を第1の堆積膜(2)上に形成した高濃度の第2伝導型炭化ケイ素からなる第4の堆積膜としたことを特徴とする半導体装置。
- 請求項1に記載の半導体装置の製造方法として、前記第1の堆積膜(2)上に部分的に前記第2伝導型の高濃度ゲート層(31)を形成する工程と、該第2伝導型の高濃度ゲート層(31)上、ならびに前記部分欠如部(24)において露出している前記第1の堆積膜(2)上に第1伝導型の前記第2の堆積膜(33)を形成する工程と、さらにその上に、前記第2伝導型の第3の堆積膜(32)を形成する工程と、さらに、該第3の堆積膜(32)の前記部分欠如部が投影される領域の表面から前記第2の堆積膜(33)に達する選択的な第1伝導型不純物イオン注入を行い、前記第1伝導型のベース領域(4)を形成する工程を有することを特徴とした半導体装置の製造方法。
- 請求項4に記載の製造方法において、前記第2伝導型の高濃度ゲート層(31)を前記第1の堆積膜(2)表面に選択的に高濃度の第2伝導型不純物イオン注入により形成し,その上に第2の堆積膜(33)を形成する工程と、さらにその上に前記第2伝導型の第3の堆積膜(32)を形成する工程と、該第3の堆積膜内に前記第1伝導型のベース領域(4)を形成するために選択的に第1伝導型不純物イオン注入を行う工程を有することを特徴とした半導体装置の製造方法。
- 請求項4に記載の製造方法において、前記第1の堆積膜(2)上に前記第4の堆積膜(31)を形成する工程と、該第4の堆積膜表面から前記第1の堆積膜(2)に達するトレンチ溝を形成する工程と、前記第4の堆積膜(31)および前記トレンチ膜の上に第2の堆積膜(33)を形成する工程と、さらにその上に前記第2伝導型の第3の堆積膜(32)を形成する工程と、該第3の堆積膜内に前記第1伝導型のベース領域(4)を形成するために選択的に第1伝導型不純物イオン注入を行う工程を有する半導体装置の製造方法。
- 請求項1に記載の半導体装置において、前記第3の堆積膜(32)内の前記部分欠如部(24)が投影される領域で前記第1伝導型のベース領域(4)およびその周辺部分に、前記第1伝導型の高濃度ソース領域(5)と同じ不純物濃度、同じ深さで、同時のイオン注入によって選択的に形成された第1伝導型の高濃度層(41)が具備されたことを特徴とした半導体装置。
- 請求項1に記載の半導体装置において、前記第2の堆積膜(33)と前記ソース電極(9)との間に高濃度の第2伝導型のイオン注入で形成された領域(34)が介在し、その表面において前記ソース電極(9)に低抵抗接触したことを特徴とした半導体装置。
- 請求項1に記載の半導体装置において、前記第2の堆積膜(33)と前記ソース電極(9)との間に絶縁膜(51)が介在したことを特徴とした半導体装置。
- 請求項1に記載の半導体装置において、前記第1伝導型炭化ケイ素基板(1)の表面の結晶学的面指標が{0001}(カーボン面)面に対して略平行な面であることを特徴とした半導体装置。
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