JP2014131008A - ワイドバンドギャップ半導体装置 - Google Patents

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Abstract

【課題】静電容量にかかるスイッチング損失を低減するとともに、ドレイン−ソース間接合容量によってドレイン電圧が変化しても、ゲート電圧へフィードバックし難くし、発振を抑制することができるようにする。
【解決手段】ｎ＋型ＳｉＣ半導体基板１と該基板上のＳｉＣ半導体からなるｎ型低濃度ドリフト層２ａと、該ドリフト層２ａの表層に間隔をおいて選択的に配置される複数のｐ型チャネル領域３と、該ｐ型チャネル領域３内の表層に選択配置されるｎ型ソース領域５と、該ソース領域５表面と前記チャネル領域３表面とに共通に接触するソース電極９と、前記複数のチャネル領域３に挟まれる表層部分と該表層部分と前記ソース領域５とに挟まれる前記チャネル領域３部分の表面とにゲート酸化膜７を介して載置されるゲート電極８とを備え、前記ｎ型低濃度ドリフト層２ａが、最小のオン抵抗で所要の耐圧を有するために必要とされる濃度の７０％以下の低濃度のＳｉＣ半導体装置とする。
【選択図】図１

Description

この発明は、インバータ，スイッチング電源等に使用されるワイドバンドギャップ半導体装置、特に高周波でスイッチングするためのワイドバンドギャップ半導体装置に関する。
ＳｉＣ半導体（以降ＳｉＣと略記することあり）、ＧａＮ半導体（以降ＧａＮと略記することあり）、ダイヤモンドなどのワイドバンドギャップ半導体はその高い絶縁破壊電界、高い熱伝導率などの優れた特性により、特にパワーデバイスへの応用が期待されている。
図４は、従来のＳｉＣ縦型パワーＭＯＳＦＥＴの要部断面図である。このＳｉＣ縦型パワーＭＯＳＦＥＴは高不純物濃度（以降、不純物濃度を単に濃度と略記）ｎ型半導体基板１上にエピタキシャル成長された低濃度ｎ型ドリフト層２を有している。この低濃度ｎ型ドリフト層２の表面層の一部には複数のｐチャネル領域３が選択的に配置されている。ｐチャネル領域３の下部には、ｐチャネル領域３と低濃度ｎ型ドリフト層２の間のｐｎ接合への高い逆バイアス印加の際に、ｐチャネル領域３のパンチスルーを防止するための高濃度ｐベース領域４が配設されている。さらに、ｐチャネル領域３の表層の一部には選択的に、ｎ＋ソース領域５と、高濃度ｐベース領域４とソース電極９を低抵抗で接続するための、ｐ＋コンタクト領域６を有している。低濃度ｎ型ドリフト層２の表層からなる間隔を置いて隣り合うｐチャネル領域３内のｎ＋ソース領域５と前記ドリフト層２の表層とに挟まれたｐチャネル領域３および該低濃度ｎ型ドリフト層２の表層の表面上にはゲート酸化膜７を介して導電性のポリシリコンゲート電極８（Ｐｏｌｙ−Ｓｉ）が覆っている。また、ｎ＋ソース領域５とｐ＋コンタクト領域６の表面にはソース電極９が、高濃度ｎ型半導体基板１の他面側の表面にはドレイン電極１０がそれぞれ接触している。
ここで、前述した図４のＳｉＣ縦型パワーＭＯＳＦＥＴの基本的な動作を説明する。ソース電極９に対しポリシリコンゲート電極８に閾値以上の電圧を印加するとポリシリコンゲート電極８直下のｐチャネル領域３表面層に反転層が形成され、ソース電極９に対しドレイン電極１０に正の電圧を印加すると、ソース電極９−ｎ＋ソース領域５−ｐチャネル領域３表面の反転層−低濃度ｎ型ドリフト層２−高濃度ｎ型半導体基板１−ドレイン電極１０に電子の経路ができるため、ドレイン電極１０からソース電極９へ電流が流れる（オン）。一方、ソース電極９に対しポリシリコンゲート電極８に閾値以下の電圧を印加するとｐチャネル領域３表面の反転層が消滅するため電流は流れない（オフ）。この基本的な動作はシリコン半導体（Ｓｉと略）製の通常のＭＯＳＦＥＴと変わりはないが、ワイドバンドギャップ半導体は物性的に絶縁破壊電界がＳｉに比較して高い（４Ｈ−ＳｉＣで約１０倍、ＧａＮで約１１倍、ダイヤモンドで約１９倍）ため、Ｓｉ−デバイスより低濃度ｎ型ドリフト層２の不純物濃度を高く、厚さを薄くすることが可能となる。言い換えると、高い耐圧で低いオン抵抗を実現することが可能となる。
図５は横軸に耐圧、縦軸に単位面積（１ｃｍ２）でのオン抵抗をとり、Ｓｉと４Ｈ−ＳｉＣとで比較したＭＯＳＦＥＴの耐圧とオン抵抗最小値の関係図である。言い換えると、図５は、チャネル抵抗、電極のコンタクト抵抗などを無視した場合の、ＭＯＳＦＥＴのオン抵抗の理論的な最小値と耐圧の関係を示したものであり、一般にＳｉリミット、ＳｉＣリミットなどと呼ばれるオン抵抗−耐圧の関係図である。また、図５でオン抵抗は、耐圧の約２．５乗に比例する関係であることを示している。また、通常、ＳｉＣ−ＭＯＳＦＥＴのドリフト層の濃度及び厚さは前述の最小抵抗値に対応する値（例えばＳｉＣでは若干の耐圧余裕を考慮し１２００Ｖの耐圧が必要な場合、１．３×１０１６ｃｍ−３の濃度で、厚さ約１０μｍ、１７００Ｖの耐圧では、８×１０１５ｃｍ−３の濃度で、厚さ１２μｍ程度の値）に設計される。さらに図５では、４Ｈ−ＳｉＣはＳｉに比べて、理論的には同一耐圧で、約１／１０００のオン抵抗が得られることを示している。これは破壊電界強度がＳｉの約１０倍であることに基づくものであり、ＳｉＣデバイスはＳｉデバイスより、理論的な上限としてではあるが、例えばドリフト層の濃度を約１００倍、厚さを約１／１０にすることが可能なことを意味している。
縦型ＳｉＣ−ＭＯＳＦＥＴのドリフト層の不純物濃度に関する記述のある公知文献を挙げる。ＳｉＣ半導体基板上にエピタキシャル成長されるドリフト層は、ＳｉＣ半導体素子が、例えば、耐圧１４００ＶのＭＯＳＦＥＴの場合には、窒素などのｎ型不純物が１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３程度にドープされる程度の高抵抗であることが好ましいという趣旨の記述がある（特許文献１）。また、ｎ型チャネルＳｉＣ−ＭＯＳＦＥＴの製造方法に関し、ｎ型で低抵抗のＳｉＣ半導体基板上の表面上にＣＶＤ法により１×１０１３ｃｍ−３〜１×１０１８ｃｍ−３のｎ型の不純物濃度で、４〜２００μｍの厚さのＳｉＣで構成されるドリフト層をエピタキシャル成長するという趣旨の記述がみられる（特許文献２）。
特開２００９−２６６９７０号公報（段落００３５） 特許第４９６２６６５号公報（段落００２９）
ワイドバンドギャップ半導体の特長の一つは前述したように、絶縁破壊電界強度がＳｉより高いことである。そのため、Ｓｉに比べて、より高耐圧のデバイスを設計する場合、ドリフト層の不純物濃度を高くして、すなわち抵抗を低下させて、空乏層の伸びを少なくすることができる。その結果、耐圧に必要なドリフト層の厚さを低減でき、ドリフト層の抵抗をさらに低下させることができる。しかしながら、ドリフト層の濃度を高くして空乏層の伸びを少なくすることは、接合容量を増加させることにもなるので、この接合容量の増加に起因する問題が生じるおそれがある。
図６（ａ）は、ＳｉＣ−ＭＯＳＦＥＴの半導体基板内の接合容量を含む静電容量（キャパシタンス）の分布を説明するための要部断面図であり、（ｂ）はその等価回路を示す。（ａ）のＳｉＣ−ＭＯＳＦＥＴの半導体基板内に示す破線は、オフ状態でドレイン電極１０へソース電極９に対して正の電圧を印加した場合に、ｐｎ接合１３から低濃度ｎ型ドリフト層２側に伸びる空乏層２０の先端を示す。ただし、ｐチャネル領域３、高濃度ｐベース領域４側に伸びる空乏層は省略されている。この空乏層容量に相当するＣｄｓとＣｄｇｄが、ＳｉＣ−ＭＯＳＦＥＴでは同等の耐圧を示すＳｉ−ＭＯＳＦＥＴに比べて増加する。（Ｃｄｓはドレイン―ソース間接合容量、Ｃｄｇｄはドレイン―ゲート間空乏層容量を表わすが、以降単にそれぞれＣｄｓ、Ｃｄｇｄと記す場合がある。）このため、等価回路（ｂ）におけるＣｄｓとＣｄｇが増加する。ここで、Ｃｄｇは、Ｃｄｇ＝Ｃｄｇｏ×Ｃｄｇｄ／（Ｃｄｇｏ＋Ｃｄｇｄ）を表わす。出力容量ＣｏｓｓはＣｄｓとＣｄｇの和であるが、オフ時に高い電圧でＣｏｓｓに蓄えられた電荷は、オン時に放電され１／２ＣＶ２の接合容量に起因した損失が発生する。ただし、実際にはＣは電圧依存性を持つため、実際は１／２∫Ｃ（Ｖ）・Ｖ２ｄＶの損失となる。特に高いスイッチング周波数ではこの損失が大きくなり、素子の適用周波数の上限が制限されてしまう。また、Ｃｄｇが増加するとＣｄｇを介したドレイン電圧変化がゲート電圧にフィードバックし発振現象を引き起こし易くなる。この対策としてはＣｇｓに対し外付けの静電容量を付加するなどにより入力容量を増加させ、Ｃｄｇによるフィードバックの影響を低減する対策が有効であるが、入力容量の増加は高速駆動する場合には駆動回路の大型化と駆動損失の増加を招く問題がある。
本発明は、そのような問題点を考慮してなされたものであり、本発明の目的は、静電容量にかかわるスイッチング損失を低減するとともに、ドレイン−ソース間接合容量Ｃｄｓによってドレイン電圧が変化しても、ゲート電圧のフィードバックをし難くし、発振を抑制することのできるワイドバンドギャップ半導体装置を提供することである。
本発明は、前記課題を解決して目的を達成するために、第１導電型（ｎ＋）型ワイドバンドギャップ半導体基板と該基板上に積層されるワイドバンドギャップ半導体からなる第１導電型（ｎ型）低濃度ドリフト層と、該ドリフト層の表層に間隔をおいて選択的に配置される複数の第２導電型（ｐ型）チャネル領域と、該チャネル領域内の表層に選択的に配置される第１導電型（ｎ型）ソース領域と、該ソース領域表面と前記チャネル領域表面とに共通に接触するソース電極と、前記複数のチャネル領域に挟まれる前記ドリフト層の表層部分の表面と、該表層部分と前記ソース領域とに挟まれる前記チャネル領域部分の表面とにゲート酸化膜を介して載置されるゲート電極とを備えるワイドバンドギャップ半導体装置において、前記ワイドバンドギャップ半導体からなる第１導電型（ｎ型）低濃度ドリフト層が、最小のオン抵抗で所要の耐圧を有するために必要とされる濃度の７０％以下の低濃度を有するワイドバンドギャップ半導体装置とする。前記ワイドバンドギャップ半導体からなる第１導電型（ｎ型）低濃度ドリフト層が、最小のオン抵抗で所要の耐圧を有するために必要とされる濃度の５０％以下の低濃度を有することがより好ましい。前記ワイドバンドギャップ半導体からなる第１導電型（ｎ型）低濃度ドリフト層が、最小のオン抵抗で所要の耐圧を有するために必要とされる濃度の２５％以上の濃度を有することがより望ましい。前記複数のチャネル領域に挟まれる前記ドリフト層の表層部分の濃度が該ドリフト層の他の部分の濃度より高いことも好適である。前記複数のチャネル領域に挟まれる前記ドリフト層の表層部分の表面に接するゲート酸化膜部分の膜厚が、該表層部分と前記ソース領域とに挟まれる前記チャネル領域部分の表面に接するゲート酸化膜部分より厚いことも好ましい。前記ワイドバンドギャップ半導体をＳｉＣ半導体、ＧａＮ半導体、ダイヤモンドのいずれかの半導体から選択することができる。
また、ｎ＋型ワイドバンドギャップ半導体基板と該基板上に積層されるワイドバンドギャップ半導体からなるｎ−型ドリフト層と、該ドリフト層の表層に選択的に形成されるｐ型チャネル領域と、該ｐ型チャネル領域内の表層に選択配置されるｎ型ソース領域と、該ソース領域表面と前記チャネル領域表面とに共通に接触するソース電極と、前記ｎ型ソース領域の表面から前記チャネル領域を貫通して前記ドリフト層に達する複数のゲートトレンチと、該複数のゲートトレンチの内面にゲート酸化膜を介してそれぞれ埋め込まれるゲート電極とを有するワイドバンドギャップ半導体装置において、前記ワイドバンドギャップ半導体からなるｎ−型ドリフト層の濃度が、最小のオン抵抗で所要の耐圧を有するために必要とされる濃度の３３％以上、６０％以下の濃度であるワイドバンドギャップ半導体装置とすることができる。前記ゲート酸化膜の膜厚がトレンチ底部で、トレンチ側壁より厚くすることも好ましい。ｎ＋型ワイドバンドギャップ半導体基板と該基板上に積層されるワイドバンドギャップ半導体からなるｎ−型ドリフト層と、該ドリフト層の表層に選択的に形成されるｐ型チャネル領域と、該ｐ型チャネル領域内の表層に選択配置される第１導電型ソース領域と、該ソース領域表面と前記チャネル領域表面とに共通に接触するソース電極と、前記第１導電型ソース領域の表面から前記チャネル領域を貫通して前記ドリフト層に達する複数のゲートトレンチと複数のソーストレンチが交番に設けられ、該複数のゲートトレンチの内面にゲート酸化膜を介してそれぞれ埋め込まれるゲート電極とを有し、前記複数のソーストレンチはトレンチ底部にｐ＋型ベース領域を有し、該ソーストレンチ内には側壁に露出する前記ベース領域と前記ソース領域に接触するソース電極が埋め込まれるワイドバンドギャップ半導体装置において、前記ワイドバンドギャップ半導体からなるｎ−型ドリフト層の濃度が、最小のオン抵抗で所要の耐圧を有するために必要とされる濃度の３３％以上、６０％以下の濃度であることが好ましい。ワイドバンドギャップ半導体がＳｉＣ半導体、ＧａＮ半導体、ダイヤモンドのいずれから選択することができる。
この発明によれば、静電容量にかかわるスイッチング損失を低減するとともに、ドレイン−ソース間接合容量Ｃｄｓによってドレイン電圧が変化しても、ゲート電圧にフィードバックし難くし、発振を抑制することのできるワイドバンドギャップ半導体装置を提供することができる。
この発明の実施例１に係るＳｉＣ縦型パワーＭＯＳＦＥＴの要部断面図である。 この発明の実施例２に係るＳｉＣ縦型パワーＭＯＳＦＥＴの要部断面図である。 この発明の実施例３に係るＳｉＣ縦型パワーＭＯＳＦＥＴの要部断面図である。 従来のＳｉＣ縦型パワーＭＯＳＦＥＴの要部断面図である。 ＳｉデバイスおよびＳｉＣデバイスの耐圧と単位面積でのオン抵抗の最小値の関係を示す関係図である。 ＳｉＣ縦型パワーＭＯＳＦＥＴの静電容量（キャパシタンス）の分布を示す半導体装置の要部断面図（ａ）およびその等価回路（ｂ）である。 ＳｉＣ縦型パワーＭＯＳＦＥＴのオン抵抗の分担を示す表図である。 この発明の実施例４に係るダブルトレンチ構造の要部断面図である。 この発明の実施例４に係るトレンチ構造の要部断面図である。
以下、本発明のワイドバンドギャップ半導体装置にかかる実施例について、図面を参照して詳細に説明する。以下説明する実施例では、ワイドバンドギャップ半導体装置として、ＳｉＣ縦型パワーＭＯＳＦＥＴを採り上げて説明するが、本発明はこのＳｉＣデバイスに限定されるものではない。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。
図１は、この発明の実施例１にかかるＳｉＣ縦型パワーＭＯＳＦＥＴの要部断面図である。図１のＳｉＣ縦型パワーＭＯＳＦＥＴが、前述の図４と異なる点は、低不純物濃度ｎ型ドリフト層２の濃度を、所要の耐圧と最小のオン抵抗とが得られ、最も好ましいとされるベスト濃度（例えば１２００Ｖの耐圧においてＳｉＣでは１．３×１０１６ｃｍ−３）の７０％以下、望ましくは５０％以下の低濃度ｎ型ドリフト層２ａに置き換えた点である。以下、その理由を説明する。
図７は、前述した図４の従来のＳｉＣ縦型パワーＭＯＳＦＥＴの電流経路をチャネル部、ドリフト層、その他の３つの部分に概略分けて、全体のオン抵抗に対する、それぞれの部分の分担比率を示した表図である。ＳｉＣ縦型パワーＭＯＳＦＥＴではバルク（ドリフト層）における電子移動度即ちバルクモビリティに比較し、チャネル部の反転層における電子移動度即ちチャネルモビリティは非常に小さい。電子移動度が大きいとその部分に流れる電流に対する抵抗が小さくなるので、ＳｉＣの場合、図７に示すようにドリフト層２の抵抗はデバイス全体のオン抵抗の２０％程度を占めるにすぎない。このため、ドリフト層の濃度を前記ベスト濃度の５０％に低くすることによりドリフト層の抵抗が約２倍となったとしても、全体のオン抵抗は２倍ではなく、オン抵抗の増加分は約２０％に抑えられる。しかし、ドリフト層の濃度を低下させ過ぎるとオン抵抗が顕著に増加するので好ましくない。例えばドリフト層の濃度をベスト濃度の２５％未満にまで低下させるとドリフト層の抵抗は約４倍となり全体のオン抵抗を約６０％増加させることになり、影響が大きくなるので好ましくない。従って、本発明では、ドリフト層の濃度低下はベスト濃度の２５％以上に抑えることが望ましい。実際の適用においては、ＭＯＳＦＥＴおよびフリーホイルダイオード（通常同じワイドバンドギャップ半導体を用いたショットキーダイオードが使用される）の接合容量による損失を含めたスイッチング損失とオン抵抗による損失の比率は適用周波数等により変化するため、最適なドリフト層の濃度として、前述した濃度範囲から選定することが望ましい。この前述の濃度範囲とは、前記ベスト濃度（例えば、１２００Ｖの耐圧では、１．３×１０１６ｃｍ−３）の７０％以下、望ましくは５０％以下で、２５％以上である。
実際にはドリフト層の濃度を低下させることだけでなく、ドリフト層２ａの厚さを低減することも可能であり、モビリティ（電子移動度）も若干増加するため、オン抵抗の増加を前記試算より若干小さくすることが可能である。しかし、ドリフト層の厚さを低減すると比較的低い電圧でリーチスルーし、空乏層の伸びがドリフト層を超える高濃度ｎ基板領域で急激に抑えられるため、高い電圧での接合容量の低下が抑制されるが、リーチスルーする電圧までは接合容量は十分低下し、ほぼ飽和状態であるため、その影響は大きくない。
従って、本実施例１によれば、オン抵抗の僅かな増加だけで、ベスト濃度より低い濃度範囲を選択するので、この濃度の低下に起因してＣｄｓおよびＣｄｇを大幅に低減することができ、その和（Ｃｄｓ＋Ｃｄｇ）である出力容量Ｃｏｓｓを大幅に低減することが可能になる。例えば、ドリフト層２aの濃度を前記ベスト濃度の５０％にした場合、オン抵抗の増加分は前述のように約２０％にすぎないが、出力容量Ｃｏｓｓは約１／２に大きく低減することができる。さらに、同様に図６（ａ）におけるポリシリコンゲート電極８直下のゲート酸化膜７を挟む酸化膜容量Ｃｄｇｏが減少し、ドレイン―ゲート間接合容量Ｃｄｇが減少するため、ドレイン電圧変動がゲート電圧にフィードバックするために発生する発振現象を抑制することができる。ただし、Ｃｄｇ＝Ｃｄｇｏ×Ｃｄｇｄ／（Ｃｄgｏ＋Ｃｄｇd）である。
また、１２００Ｖよりも高い耐圧のＭＯＳＦＥＴの場合では、ドリフト層の厚さが耐圧に応じて大きくなるか濃度を低下させる必要があるので、抵抗も耐圧に応じて増加する。例えば、１７００Ｖ耐圧程度の高耐圧のＭＯＳＦＥＴのオン抵抗は、前述のように、確かに１２００Ｖ耐圧の素子に比べてドリフト層の抵抗は大きくなるが、同時にドリフト層濃度の低下とそれによるＪＦＥＴ効果の増大のため１２００Ｖ耐圧素子に比較してセルピッチを大きくする必要があり、チャネル密度が低下する。このためチャネル抵抗の寄与も同時に増加し、ドリフト層の寄与分は大きくは異ならないため１２００Ｖ素子同様の効果が期待できる。
図２は、この発明の実施例２に係るＳｉＣ縦型パワーＭＯＳＦＥＴの要部断面図である。図２のＳｉＣ縦型パワーＭＯＳＦＥＴが、前記実施例１の図１と異なる点は、隣り合うｐチャネル領域３および高濃度ｐベース領域４に挟まれた、低濃度ｎ型ドリフト層２aの表層からなる間隔部分を、低濃度ｎ型ドリフト層２ａより高濃度のｎ型領域１１に置き換えたことである。この比較的高濃度なｎ型領域１１により、ＪＦＥＴ効果による抵抗を低減することが期待できる。
前述のように、前記図１のＳｉＣ縦型パワーＭＯＳＦＥＴに示す構造では、ＣｄｓおよびＣｄｇを減少にするためｎ型ドリフト層２ａの濃度を減少させたが、この構造では隣り合うｐチャネル領域３および高濃度ｐベース領域４に挟まれた間隔部分について、図７の表図に記載のその他に含まれるＪＦＥＴ抵抗が増加する。このＪＦＥＴ抵抗増加を防止するには隣り合うｐチャネル領域３および高濃度ｐベース領域４の間の間隔（幅）を広げる方法もあるが、この方法ではチャネル密度が低下し、チャネル抵抗が増加するので、この部分の（幅）間隔はそのままで、ｎ型ドリフト層２ａより濃度を高くした高濃度ｎ型領域１１とすることが実施例２の特徴である。この高濃度ｎ型領域１１は高濃度であるので、ドレイン―ゲート間接合容量Ｃｄｇは増加するが、この部分の高濃度ｎ型領域１１は高濃度ｐベース領域４から伸展する空乏層により非常に低い電圧で空乏化するため、１／２ＣＶ２で決まる損失に与える影響は大きくない。
本実施例２では、効果として、オン抵抗の僅かな増加でドレイン―ソース間接合容量Ｃｄｓおよびドレイン―ゲート間接合容量Ｃｄｇを大幅に低減しその和である出力容量Ｃｏｓｓを大幅に低減することが可能になるという前述の実施例１の効果に加えて、さらに、ＪＦＥＴ効果に起因する抵抗増加に伴うオン抵抗の増加を抑えることが可能になる。
図３は、この発明の実施例３に係るＳｉＣ縦型パワーＭＯＳＦＥＴの要部断面図である。この図３のＳｉＣ縦型パワーＭＯＳＦＥＴが前記実施例２の図２と異なるのは、隣り合うｐチャネル領域３および高濃度ｐベース領域４に挟まれた部分の高濃度ｎ型領域１１の表面上のゲート酸化膜７の一部に膜厚が厚いテラスゲート領域１２を形成した点である。ゲート酸化膜７の一部の酸化膜厚を厚くすることにより、前記図６におけるポリシリコンゲート電極８直下のゲート酸化膜７を挟む酸化膜容量Ｃｄｇｏが低減するので、ドレイン―ゲート間接合容量Ｃｄｇを低減することができる。本実施例３では、出力容量ＣｏｓｓはＣｄｇとＣｄｓの和である。Ｃｄｇｏを低減するために厚い酸化膜からなるテラスゲート領域１２を形成すると、テラスゲート領域１２直下の電位は低いドレイン電圧で上昇し、高濃度ｎ型領域１１とｐチャネル領域３および高濃度ｐベース領域４とのそれぞれの接合容量を充電する電流が増加する。この結果、出力容量Ｃｏｓｓ減少の効果は少ないが、ドレイン―ゲート間接合容量Ｃｄｇが減少するためドレイン電圧変動がゲート電圧にフィードバックするために発生する発振現象を低減することができる。さらに、ＳｉＣ縦型パワーＭＯＳＦＥＴでは破壊電界強度が高いので、前記低濃度ｎ型ドリフト層２ａの濃度をＳｉに比較して高くすることができる。その結果、図１では空乏層容量Ｃｄｇｄとゲート酸化膜容量Ｃｄｇｏとの電圧分担でゲート酸化膜７に印加される電圧が高くなってゲート酸化膜７の信頼性が低下し易くなるが、実施例３では、このゲート酸化膜の信頼性低下を防ぐ効果も期待できる。
また、この厚いテラスゲート領域１２の構造に起因して急な段差がある場合、その段差部に電界が集中し易くなるので、テラスゲート領域１２は図３に示すようになだらかな傾斜を持つことが望ましい。この様な形状は、よく知られた、いわゆるＬＯＣＯＳプロセスにより実現可能である。
本実施例３はＪＦＥＴ効果による抵抗を低減する高濃度ｎ型領域１１がある場合の例を示したが、高濃度ｎ型領域１１が無い場合の構造でも、同様の効果が得られることは言うまでもない。
図８は、この発明の実施例４に係るＳｉＣ縦型パワーＭＯＳＦＥＴの要部断面図で、前述の実施例１〜３にかかる図１〜３と異なる点は、図１〜３がプレーナゲート構造であるのに対し本実施例４では、図８に示すように、基板表面のソース領域５とゲート電極８の両方に凹部を設けたダブルトレンチ構造となっている点である。通常トレンチ構造は、図９に示すように、ゲートトレンチ１５内にゲート酸化膜７を介して埋め込まれるゲート電極８を有する１種類のトレンチゲート構造のみである。このトレンチ側面のＳｉＣ基板の表面層に、ゲート酸化膜を介して、ゲート電極へ閾値以上の電圧を印加することによって誘起される反転層（チャネル）を形成する。このようなトレンチゲート構造によれば、プレーナゲート構造よりセルピッチを小さくし、総チャネル幅を大きくすることでチャネル抵抗の寄与分を低減することができる。その結果、チャネル抵抗とＪＦＥＴによる抵抗分のデバイス全体のオン抵抗に対する比率を小さくすることができる。１４は層間絶縁膜である。
しかしながら、構造が複雑で工数が増加し製造コストが上昇することと、ＪＦＥＴによるピンチオフが利用できないためゲート酸化膜に非常に高い電界が印加され酸化膜信頼性が著しく低下するという欠点も存在する。
このため、図８に示す本実施例４のＳｉＣ縦型パワーＭＯＳＦＥＴでは、ゲートトレンチ１５だけでなく、ソース領域５にもソーストレンチ１６を形成し高濃度ｐベース領域４をソーストレンチ１６からイオン注入により形成する構造とした。この図８に示すＳｉＣ縦型パワーＭＯＳＦＥＴでは、高濃度ｐベース領域４から伸展する空乏層によりピンチオフするダブルトレンチ構造を備えることが特徴である。さらに、本実施例４では図８に示すようにゲートトレンチ１５の底部の酸化膜７ａを厚くする構造も有している。一般にトレンチゲート構造では、比較的容易にチャネル密度を増加させることができるが、前記図１に示すプレーナゲート構造に比較して、ピンチオフによる、ｐチャネル領域３と低濃度ｎ型ドリフト層２ａ間のｐｎ接合に印加される高電界を緩和し難いという問題がある。このため、ｐチャネル領域３がパンチスルーし易くなるためチャネル長をあまり短くできないことやトレンチ側面にチャネルを形成することによるチャネルモビリティの低下などにより、図９の構造によってチャネル密度を高くしても、大幅にはチャネル抵抗の低減を図れないという構造上の問題がある。この結果、全体のオン抵抗に対するドリフト層の抵抗分の比率は約３０％程度になる。従って、ドリフト層の抵抗をあまり大きくすることは得策ではなく、同程度のオン抵抗の増加にとどめるにはドリフト層の抵抗寄与分は３３％〜６０％とすることが好ましい。
さらに、前述の実施例４に加えて、図９に示すトレンチゲート構造であって、ゲートトレンチ１５の底部のゲート酸化膜７ａを厚くするとともに、低濃度ｎ型ドリフト層２ａの濃度を、前述のベスト濃度の３３％以上、６０％以下の濃度とすることも有効であり、好ましい。
以上説明した実施例１〜４に記載のＳｉＣ縦型パワーＭＯＳＦＥＴによれば、スイッチング損失に大きな影響を与えるドレイン電圧が高い領域でのＣｏｓｓの成分であるＣｄｓとＣｄｇを低下させ損失を低減するとともに、Ｃｄｇによるドレイン電圧変化がゲート電圧にフィードバックしにくくすることにより発振などの不具合が発生することを低減することができる。
１． 高濃度ｎ型半導体基板
２、 低濃度ｎ型ドリフト層
３． ｐチャネル領域
４． 高濃度ｐベース領域
５． ｎ＋ソース領域
６． ｐ＋コンタクト領域
７． ゲート酸化膜
８． Ｐｏｌｙ−Ｓｉゲート
９． ソース電極
１０． ドレイン電極
１１． ＪＦＥＴ効果低減領域
１２． テラスゲート領域
１３、 ｐｎ接合
１４ 層間絶縁膜
１５、 ゲートトレンチ
１６、 ソーストレンチ
２０、 空乏層

Claims (10)

  1. 高不純物濃度の第１導電型ワイドバンドギャップ半導体基板と該基板上に積層されるワイドバンドギャップ半導体からなる第１導電型低不純物濃度ドリフト層と、該ドリフト層の表層に所要の間隔をおいて選択的に配置される複数の第２導電型チャネル領域と、該第２導電型チャネル領域域内の表層に選択配置される第１導電型ソース領域と、該ソース領域表面と前記チャネル領域表面とに共通に接触するソース電極と、前記複数のチャネル領域に挟まれる前記ドリフト層の表層部分の表面と、該表層部分と前記ソース領域とに挟まれる前記チャネル領域部分の表面とにゲート酸化膜を介して載置されるゲート電極とを備えるワイドバンドギャップ半導体装置において、前記ワイドバンドギャップ半導体からなる第１導電型低不純物濃度ドリフト層が、最小のオン抵抗で所要の耐圧を有するために必要とされる不純物濃度の７０％以下の低不純物濃度を有することを特徴とするワイドバンドギャップ半導体装置。
  2. 前記ワイドバンドギャップ半導体からなる第１導電型低不純物濃度ドリフト層が、最小のオン抵抗で所要の耐圧を有するために必要とされる不純物濃度の５０％以下の低不純物濃度を有することを特徴とする請求項１に記載のワイドバンドギャップ半導体装置。
  3. 前記ワイドバンドギャップ半導体からなる第１導電型低不純物濃度ドリフト層が、最小のオン抵抗で所要の耐圧を有するために必要とされる不純物濃度の２５％以上の低不純物濃度を有することを特徴とする請求項１または２に記載のワイドバンドギャップ半導体装置。
  4. 前記複数のチャネル領域に挟まれる前記ドリフト層の表層部分の不純物濃度が該ドリフト層の他の部分の不純物濃度より高いことを特徴とする請求項１乃至３のいずれか一項に記載のワイドバンドギャップ半導体装置。
  5. 前記複数のチャネル領域に挟まれる前記ドリフト層の表層部分の表面に接するゲート酸化膜部分の膜厚が、該表層部分と前記ソース領域とに挟まれる前記チャネル領域部分の表面に接するゲート酸化膜部分より厚いことを特徴とする請求項１に記載のワイドバンドギャップ半導体装置。
  6. 前記ワイドバンドギャップ半導体がＳｉＣ半導体、ＧａＮ半導体、ダイヤモンドのいずれかであることを特徴とする請求項１に記載のワイドバンドギャップ半導体装置。
  7. 高不純物濃度第１導電型ワイドバンドギャップ半導体基板と該基板上に積層されるワイドバンドギャップ半導体からなる第１導電型低不純物濃度ドリフト層と、該ドリフト層の表層に選択的に形成される第２導電型チャネル領域と、該第２導電型チャネル領域内の表層に選択配置される第１導電型ソース領域と、該ソース領域表面と前記チャネル領域表面とに共通に接触するソース電極と、前記第１導電型ソース領域の表面から前記チャネル領域を貫通して前記ドリフト層に達する複数のゲートトレンチと、該複数のゲートトレンチの内面にゲート酸化膜を介してそれぞれ埋め込まれるゲート電極とを有するワイドバンドギャップ半導体装置において、前記ワイドバンドギャップ半導体からなる第１導電型低不純物濃度ドリフト層の不純物濃度が、最小のオン抵抗で所要の耐圧を有するために必要とされる不純物濃度の３３％以上、６０％以下の不純物濃度であることを特徴とするワイドバンドギャップ半導体装置。
  8. 前記ゲート酸化膜の膜厚がトレンチ底部で、トレンチ側壁より厚いこと
    を特徴とする請求項７に記載のワイドバンドギャップ半導体装置。
  9. 高不純物濃度第１導電型ワイドバンドギャップ半導体基板と該基板上に積層されるワイドバンドギャップ半導体からなる第１導電型低不純物濃度ドリフト層と、該ドリフト層の表層に選択的に形成される第２導電型チャネル領域と、該第２導電型チャネル領域内の表層に選択配置される第１導電型ソース領域と、該ソース領域表面と前記チャネル領域表面とに共通に接触するソース電極と、前記第１導電型ソース領域の表面から前記チャネル領域を貫通して前記ドリフト層に達する複数のゲートトレンチと複数のソーストレンチが交番に設けられ、該複数のゲートトレンチの内面にゲート酸化膜を介してそれぞれ埋め込まれるゲート電極とを有し、前記複数のソーストレンチはトレンチ底部に高不純物濃度第２導電型ベース領域を有し、該ソーストレンチ内には側壁に露出する前記ベース領域と前記ソース領域に接触するソース電極が埋め込まれるワイドバンドギャップ半導体装置において、前記ワイドバンドギャップ半導体からなる第１導電型低不純物濃度ドリフト層の不純物濃度が、最小のオン抵抗で所要の耐圧を有するために必要とされる不純物濃度の３３％以上、６０％以下の不純物濃度であることを特徴とするワイドバンドギャップ半導体装置。
  10. ワイドバンドギャップ半導体がＳｉＣ半導体、ＧａＮ半導体、ダイヤモンドのいずれかであるであることを特徴とする請求項７または９に記載のワイドバンドギャップ半導体装置。
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