WO2018003064A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2018003064A1
WO2018003064A1 PCT/JP2016/069450 JP2016069450W WO2018003064A1 WO 2018003064 A1 WO2018003064 A1 WO 2018003064A1 JP 2016069450 W JP2016069450 W JP 2016069450W WO 2018003064 A1 WO2018003064 A1 WO 2018003064A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
semiconductor device
semiconductor
jfet
surrounded
Prior art date
Application number
PCT/JP2016/069450
Other languages
English (en)
French (fr)
Inventor
渡辺　直樹
貴博 森川
広行 吉元
Original Assignee
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
Priority to PCT/JP2016/069450 priority Critical patent/WO2018003064A1/ja
Publication of WO2018003064A1 publication Critical patent/WO2018003064A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a power semiconductor switching element, and more particularly to improvement of an element structure for the purpose of reducing on-resistance.
  • low-loss power semiconductor devices using wide-gap semiconductor materials such as silicon carbide (SiC), gallium nitride (GaN), and diamond have been studied. Since SiC and GaN have a breakdown electric field strength about 10 times higher than that of silicon (Si), the thickness of the drift region can be reduced to 1/10 of Si in the case of a power semiconductor device having the same breakdown voltage. By reducing the drift region in this way, the drift region resistance can be greatly reduced, so that the on-resistance of the entire device can be reduced.
  • Wide-gap semiconductor materials are applied to Schottky Barrier Diodes (SBD), power MOSFETs (Metal-Oxide-Semiconductor Field Effect Transistors), and PN diodes and insulated gate bipolar transistors, which are bipolar elements.
  • SBD Schottky Barrier Diodes
  • MOSFETs Metal-Oxide-Semiconductor Field Effect Transistors
  • PN diodes and insulated gate bipolar transistors which are bipolar elements.
  • IGBT Insulated Gate Bipolar Transistor
  • a bipolar device using SiC can be expected as a device that realizes a low conduction loss in an ultrahigh withstand voltage application exceeding 6.5 kV.
  • FIG. 1 shows a cross-sectional view of a typical n-type SiC-MOSFET unit active cell.
  • the SiC-MOSFET is a three-terminal switching element having a drain electrode 1, a source electrode 9, and a gate electrode 8.
  • a positive voltage is applied to the gate electrode 8 to turn it on, a channel region is formed on the body region side where the body region 4 and the insulating film 7 are in contact, and electrons flow from the source region 5 to the drift region 3 through the channel, A current flows between the source electrode 9 and the drain electrode 1.
  • elements are formed by being repeatedly arranged in the horizontal direction.
  • Fig. 2 shows a top view of a typical n-type SiC-MOSFET chip 100.
  • a termination region 101 is provided so as to go around the end of the chip, and most of the inner regions are an active region 102 and a gate pad region 103.
  • MOSFET unit active cells 104 are spread. Note that the unit active cells 104 are spread over the entire active area 102, but in FIG. 2, they are displayed only in the central portion for easy viewing of the drawing.
  • FIG. 3 is an enlarged top view for explaining the arrangement of the unit active cells 104 (the unit active cells in FIG. 1 are cut along a cutting line BB ′ to form a gate insulating film 7, a gate electrode 8, and a source electrode. 9 shows a cross-sectional view taken along the line BB ′ with the interlayer insulating film 10 removed).
  • the cross-sectional view of FIG. 1 corresponds to the A-A ′ cross section of FIG. 3 (the width of the contact portion 11 of FIG. 3 is narrower than the width of the contact portion 11 of FIG. 1).
  • body region 4 sandwiched between drift region 3 and source region 5 serves as a channel, and electrons flow from source region 5 to drift region 3 through the channel.
  • string-like unit active cells are repeatedly arranged to form an active region 102 of an n-type SiC-MOSFET.
  • the channel mobility of SiC-MOSFET is much smaller than that of Si, and this increases the on-resistance.
  • the channel width per unit area of the semiconductor chip 100 of FIG. Assuming that box-shaped unit active cells are laid out in all active areas 102, the channel 4 width (perimeter length) around the island-shaped (box-shaped) unit active cells shown in FIG. (The value divided by the area) can be increased, and the on-resistance can be decreased.
  • the contact portion 11 (connection portion with the source electrode 9) in contact with the body region 4 and the source region 5 is narrower than the string type cell layout, and the individual unit active cells are divided. Therefore, when a contact failure occurs, the unit active cell enters a floating state in which the potential is not fixed, causing a device failure.
  • the region in the cross-sectional view of FIG. 1, the region between the body regions 4 in the drift region 3 is generally a JFET (Junction Field Effect Transistor ) (Referred to as region 12) needs to be shorter than the length of one side of source region 5.
  • the impurity concentration of the drift region 3 is lowered to ensure the breakdown voltage of the device, the depletion layer extends from the body region 4 to the drift region 3 (JFET region 12).
  • the JFET region 12 Since the current does not flow if the JFET region 12 is blocked by the depletion layers extending from both the body regions 4, in order to secure the current flowing through the device, the JFET region 12 Since the length L needs to be increased, the box-type layout is disadvantageous for increasing the breakdown voltage.
  • Patent Document 1 shows a layout in which a JFET region 12 is surrounded by a p-type body region 6 and a contact portion 11 having a high impurity concentration in order to prevent parasitic thyristor latching in a Si-IGBT. ing.
  • the channel width surrounding the JFET region is increased, but the areas of the p-type body region 6 and the contact portion 11 having a high impurity concentration are also increased. Since the on-resistance is affected by the channel width per unit area, the on-resistance reduction effect is small in this layout.
  • an object of the present invention is to provide a wide gap semiconductor switching element having a low on-resistance.
  • a semiconductor device has a first main surface and a second main surface made of a semiconductor material having a wider band gap than silicon, and the first semiconductor surface in the semiconductor substrate.
  • a semiconductor device including a gate insulating film provided on the body region and the drift region, and a gate electrode provided on the gate insulating film four sides of the body are in the drift region. And a JFET region surrounded by the first semiconductor region.
  • the semiconductor device is configured such that the contact portion is provided in a stripe shape with the JFET region interposed therebetween.
  • the JFET region is formed in a rectangular shape, the outer periphery thereof is surrounded by the body region, and the outer periphery thereof is further surrounded by the first semiconductor region.
  • the semiconductor device is configured such that four sides of the JFET region are adjacent to the contact portions that are separately provided.
  • unit active cells having four sides of the JFET region surrounded by the body region and the first semiconductor region and having adjacent contact portions in two vertical directions are equally spaced. It is constituted so that a plurality are arranged in the horizontal direction.
  • an active cell pattern in which four sides of the JFET region are surrounded by the body region and the first semiconductor region, and the contact portion are alternately and repeatedly repeated.
  • a layout is formed in which a first column to be arranged and a second column in which the active cell pattern and the contact portion in the first column are arranged alternately and repeatedly arranged in order are arranged in the horizontal direction. To do.
  • the present invention as shown in FIG. 5, it is possible to increase the channel width per unit area with respect to the string type layout without dividing the body region 4, and to reduce the on-resistance of the element. Is possible. In addition, the on-resistance can be reduced even for an element with a high breakdown voltage.
  • FIG. 2 is a top view of an active cell having a cell layout according to the first embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of the element according to the first embodiment of the present invention corresponding to the C-C ′ cross section of FIG. 5.
  • FIG. 6 is a top view of an active cell having a cell layout according to a second embodiment of the present invention.
  • FIG. 6 is a top view of an active cell having a cell layout according to a third embodiment of the present invention.
  • FIG. 10 is a top view of an active cell having a cell layout according to a fourth embodiment of the present invention.
  • FIG. 10 is a top view of an active cell having a cell layout according to a fifth embodiment of the present invention.
  • FIG. 10 is a cross-sectional view of an element according to a sixth embodiment of the present invention corresponding to the A-A ′ cross section of FIG.
  • FIG. 10 is a cross-sectional view of an element according to a sixth embodiment of the present invention corresponding to the C-C ′ cross section of FIG.
  • FIG. 5 is a top view of the active cell of the n-channel SiC-MOSFET according to the present embodiment (similar to the BB ′ sectional view shown in FIG. 3), the gate insulating film 7, the gate electrode 8, the source electrode 9, and the interlayer insulating film BB 'cross-sectional view with 10 removed.
  • a region surrounded by a two-dot chain line frame 15 can be regarded as a unit active cell in this embodiment.
  • FIG. 6 shows a sectional view corresponding to the section CC ′ of the unit active cell 15 of FIG. Further, the cross-sectional view corresponding to the cross section AA ′ of the unit active cell 15 of FIG.
  • the unit active cell 15 has a body region 4 surrounding a square drift region 3 (JFET region 12) having a side length L, an n + -type source region 5 surrounding it, and contact portions 11 at both upper and lower ends. It has an active cell pattern.
  • the unit active cells 15 are arranged in the row direction of the string-like unit active cells shown in FIG. 3 in the horizontal direction as shown in FIG. A layout is proposed in which the active areas 102 are laid out side by side.
  • the n - type drift region 3 containing nitrogen, phosphorus, etc. is formed on the SiC substrate in the manufacturing method of the n-type SiC-MOSFET of the present embodiment.
  • An n + -type drain region 2 including these is formed.
  • a drain electrode 1 is provided below the drain electrode 1.
  • a p-type body region 4 containing aluminum, boron, or the like is formed inside the drift region 3, and an n + -type source region 5 containing nitrogen, phosphorus, or the like is formed inside the body region 4.
  • ap + type source region 6 having a high impurity concentration such as aluminum or boron is formed in the body region 4.
  • the n + -type source region 5 and the p + -type source region 6 are connected to the source electrode 9 through a contact opening 11 on the upper surface thereof.
  • a gate insulating film 7 is formed so as to cover the n + -type source region 5, the body region 4, and the drift region 3, and a gate electrode 8 is provided so as to cover the gate insulating film 7.
  • a source electrode 9 is formed so as to cover the n + type source region 5 and the p + type source region 6, and an interlayer insulating film 10 is formed to insulate the gate electrode 8 from the source electrode 9.
  • the drain electrode 1 is formed by a method such as sputtering or metal vapor deposition using a metal such as aluminum, titanium, nickel, or gold.
  • the drain region 2 and the drift region 3 are formed, for example, by using the n-type bulk substrate as the drain region 2 and epitaxially growing the drift region 3 on the bulk substrate.
  • the impurity concentration of the drain region 2 is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more.
  • the impurity concentration of the drift region 3 is, for example, less than 5 ⁇ 10 15 cm ⁇ 3 .
  • the body region 4 is formed in the drift layer by, for example, impurity implantation or epitaxial growth.
  • the n + type source region 5 is a region formed by, for example, implanting impurities at a high concentration such as 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the gate insulating film 7 is formed by, for example, wet oxidation, dry oxidation, or CVD (Chemical Vapor Deposition) of SiO 2 oxide film.
  • the gate electrode 8 is an electrode region formed by, after forming the gate insulating film 7, directly after CVD of polysilicon or CVD of amorphous silicon, and then changing to polysilicon by heat treatment.
  • the interlayer insulating film 10 is formed by CVD or the like of the SiO 2 oxide film, and then the contact portion 11 is opened by, for example, dry etching. Thereafter, the source electrode 9 is formed by sputtering, metal vapor deposition or the like using a metal such as aluminum, titanium or nickel.
  • the active cell layout is surrounded by the body region 4 and the n + type source region 5 on the four sides of the JFET region 12 as shown in FIG. 5 instead of the conventional string type shown in FIG. Is to use the layout.
  • Such a cell layout is formed by changing the ion implantation mask from the string layout.
  • two pairs of body layers 4 opposed to each other with the JFET region 12 interposed therebetween can be used as a channel.
  • the channel width per unit area can be increased and the on-resistance can be decreased by forming a channel in a ladder shape at the place where it was the JFET region 12 in the conventional string type.
  • the contact portion 11 of the source electrode 9 is formed in a stripe shape as in the string layout (FIG. 3). Therefore, unlike the box-type layout as shown in FIG. 4, it is possible to prevent the unit active cell 15 from being in a floating state when the contact is defective.
  • the minimum value of the length L of each side of the JFET region 12 in the cell layout of this embodiment is determined by a depletion layer extending from the body region 4 to the drift region 3 (JFET region 12) (drift region).
  • the degree of extension of the depletion layer extending from the body region 4 varies depending on the impurity concentration of 3.
  • the minimum length of each side of the JFET region such that the current does not flow because the depletion layer completely blocks the JFET region 12 L must be secured). Therefore, the channel region 4 can be formed most by making the JFET region 12 square.
  • the channel width per unit area can be increased and the on-resistance can be decreased.
  • the present embodiment has been described using the SiC-MOSFET having the n-type channel structure in which the drift region 3 and the source region 5 are n-type and the body region 4 is p-type, the p-type channel structure in which the conductivity type is inverted is described. In addition, the present embodiment is applicable.
  • FIG. 7 is a cross-sectional view taken along the line BB ′ with 10 removed.
  • the semiconductor device according to the second embodiment is different from the semiconductor device according to the first embodiment in that the JFET region 12 and the contact portion 11 are alternately repeated in any direction of the four sides of the JFET region 12. Is laid out.
  • a layout is adopted in which the E column that is repeatedly arranged and the F column that is alternately and repeatedly arranged by replacing the pattern arrangement of the E column are sequentially arranged in the horizontal direction.
  • Such a cell layout is formed by changing the mask for ion implantation and contact portion formation from the layout according to the first embodiment.
  • the active cell pattern in which the body region 4 surrounds the periphery of the square JFET region 12 having a side length L of the cell layout according to the present embodiment and the periphery thereof is surrounded by the n + -type source region 5 is, for example, the same as in the first embodiment. Since the active region pattern in which the body region 4 surrounds the square JFET region 12 having one side length L of the cell layout and the n + -type source region 5 surrounds the periphery is alternately shifted, this embodiment
  • the channel width per unit area of the SiC-MOSFET according to the present invention is the same as that of the SiC-MOSFET according to the first embodiment.
  • the JFET region 12 since all four sides of the JFET region 12 are adjacent to the contact portion 11, it is possible to reduce the resistance from the contact portion 11 to the channel.
  • the body region 4 is continuous in the unit active cell region, it is possible to prevent the unit active cell from being in a floating state even if a part of the contact portion 11 becomes defective.
  • the on-resistance can be reduced by increasing the channel width per unit area as in the first embodiment and further reducing the resistance from the contact portion to the channel. It becomes possible.
  • FIG. 4 is a top view of an active cell of a SiC-MOSFET according to a third embodiment of the present invention (similar to the BB ′ sectional view shown in FIG. 3), a gate insulating film 7, a gate electrode 8, a source electrode 9, and an interlayer insulating film
  • FIG. 8 is a cross-sectional view taken along the line BB ′ with 10 removed.
  • the semiconductor device according to the third embodiment is different from the semiconductor device according to the second embodiment in that a part of the contact portion 11 is replaced with a JFET region 12 in the cell layout.
  • an active cell pattern in which a body region 4 surrounds a square JFET region 12 having a side length of L in the vertical direction and an n + type source region 5 surrounds the periphery of the body region 4 is arranged.
  • the active cell pattern in which the body region 4 surrounds the periphery of the column G and the square JFET region 12 having a side length L in the vertical direction and the periphery is surrounded by the n + type source region 5 and the pattern of the contact portion 11 alternately
  • This is a cell layout in which arranged columns H are alternately arranged in the horizontal direction.
  • Such a cell layout is formed by changing the mask for ion implantation and contact portion formation from the layout according to the second embodiment.
  • the cell layout according to the present embodiment is an active region in which a body region 4 surrounds a square JFET region 12 having a side length L, and an n + -type source region 5 surrounds the periphery of the square JFET region 12 in the cell layout according to the second embodiment. Since the cell pattern increases, the channel width per unit area of the SiC-MOSFET according to the present embodiment is larger than that of the SiC-MOSFET according to the second embodiment, and therefore larger than that of the SiC-MOSFET according to the first embodiment. . As described above, according to the present embodiment, the channel width per unit area can be increased and the on-resistance can be decreased as compared with the first embodiment.
  • FIG. 4 is a top view of an active cell of an SiC-MOSFET according to the fourth embodiment of the present invention (similar to the BB ′ cross-sectional view shown in FIG. 3), a gate insulating film 7, a gate electrode 8, a source electrode 9, and an interlayer insulating film
  • FIG. 9 is a cross-sectional view taken along the line BB ′ with 10 removed.
  • the semiconductor device according to the fourth embodiment is different from the semiconductor device according to the third embodiment in that a rectangle is used for at least a part of the JFET region 12.
  • an active cell pattern in which a body region 4 surrounds a square JFET region 12-1 having a side length of L in the vertical direction and an n + -type source region 5 surrounds the periphery of the body region 4 is arranged.
  • the active cell pattern in which the body region 4 surrounds the column I in the vertical direction and the body region 4 surrounds the JFET region 12-2 in the vertical direction and the n + type source region 5 surrounds the periphery, and the pattern of the contact portion 11 are alternately arranged.
  • This is a cell layout in which arranged columns J are alternately arranged in the horizontal direction.
  • Such a cell layout is formed by changing the mask for ion implantation and contact portion formation from the layout according to the third embodiment.
  • the impurity concentration of the drift region 3 in this embodiment is higher than that of the semiconductor device according to the first to third embodiments, for example, about 2e16 cm ⁇ 3 . That is, in the semiconductor device according to the first to third embodiments, the impurity concentration in the drift region 3 is lowered with the intention of a device having a high breakdown voltage, whereas in the semiconductor device according to the present embodiment, the device with a low breakdown voltage. Is assumed. Therefore, the impurity concentration in the drift region 3 is high, and the extension of the depletion layer from the body region 4 to the drift region 3 (JFET region 12) is reduced.
  • the minimum value of L can be set smaller than the minimum value of one side length L of the drift region 3 (JFET region 12) of the active cell pattern according to the first to third embodiments. Therefore, it is possible to form the most channels by making the JFET region 12-1 square.
  • the minimum value of the length L2 of the side where the JFET region is adjacent is determined by the depletion layer extending from the body region 4 to the drift region 3, and is therefore equal to the minimum value of L Become.
  • the minimum value of the length L1 of the side adjacent to the contact part 11 is the larger of the minimum value determined by the dimensions of the contact part 11 and the minimum value of L.
  • the minimum value of each side in the JFET region 12-2 in the column J may be different and may be rectangular. is there.
  • the channel width per unit area is increased.
  • the channel width per unit area can be increased and the on-resistance can be decreased in the low breakdown voltage element in which the drift region 3 has a high impurity concentration.
  • FIG. 10 is a cross-sectional view taken along the line BB ′ with 10 removed.
  • the semiconductor device according to the fifth embodiment is different from the semiconductor device according to the fourth embodiment in that a part of the JFET region 12 is formed in a string shape.
  • Such a cell layout is formed by changing the mask for ion implantation and contact portion formation from the layout according to the fourth embodiment.
  • the minimum value of the length L of each side of the JFET region 12-1 in FIG. 9 determined by the extension of the depletion layer extending from the body region 4 to the drift region 3 is the adjacent JFET in the column I.
  • the channel width per unit area is increased by forming the column L in FIG. 10 into a string shape.
  • the minimum value of the length of each side of the JFET region 12 determined by the extension of the depletion layer is smaller than the interval between adjacent JFET regions 12, it is more than that of the fourth embodiment.
  • the channel width per unit area can be increased and the on-resistance can be decreased.
  • FIG. 11 shows a cross-sectional view of the unit active cell of the n-channel SiC-IGBT according to the present embodiment, which corresponds to the cross-sectional view of the unit active cell of the n-type SiC-MOSFET shown in FIG.
  • the cell layout according to the present embodiment is the same as the cell layout according to the first embodiment shown in FIG. 11 is a cross-sectional view corresponding to the A-A ′ cross section of FIG.
  • FIG. 12 shows a cross-sectional view corresponding to the C-C ′ cross section of FIG.
  • an n ⁇ type drift region 3 containing nitrogen, phosphorus, or the like is formed on the SiC substrate, and an n ⁇ type drift region 3 containing nitrogen, phosphorus, etc. is formed below the n ⁇ type drift region 3.
  • a mold buffer region 23 is formed. The buffer region 23 is not necessarily required, but is provided for improving the breakdown voltage and suppressing conduction loss.
  • a p + -type collector region 22 containing aluminum, boron, or the like is formed below the buffer region, and a collector electrode 21 is provided below the p + -type collector region 22.
  • a p-type body region 4 containing aluminum, boron, or the like is formed inside the drift region 3, and an n + -type emitter region 24 containing nitrogen, phosphorus, or the like is formed inside the body region 4. Further, in the contact opening 11 of the body region 4, a p + -type emitter region 26 containing aluminum, boron or the like at a high concentration is formed.
  • a gate insulating film 7 is formed so as to cover the n + -type emitter region 24, the body region 4, and the drift region 3, and a gate electrode 8 is provided so as to cover the gate insulating film 7.
  • An emitter electrode 25 is formed so as to cover the n + -type emitter region 24 and the p + -type emitter region 26, and an interlayer insulating film 10 is formed to insulate the gate electrode 8 and the emitter electrode 25 from each other.
  • the collector electrode 21 is formed by a method such as sputtering or metal vapor deposition using a metal such as aluminum, titanium, nickel, or gold.
  • the collector region 22, the buffer region 23, and the drift region 3 may be formed by epitaxially growing the collector region 22, the buffer region 23, and the drift region 3 in this order on an n- or p-type bulk substrate, and then grinding the bulk substrate, or n or p It is formed by grinding the bulk substrate after epitaxial growth in the order of the drift region 3, the buffer region 23, and the collector region 22 on the bulk substrate of the mold.
  • the impurity concentration of the collector region 22 is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more.
  • the impurity concentration of the buffer region 23 is lower than the impurity concentration of the collector region 22, for example.
  • the impurity concentration of the drift region 3 is, for example, less than 5 ⁇ 10 15 cm ⁇ 3 .
  • the body region 4 is formed in the drift layer by, for example, impurity implantation or epitaxial growth.
  • the n + -type emitter region 24 is a region formed by implanting impurities at a high concentration such as 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the gate insulating film 7 is formed by, for example, wet oxidation, dry oxidation, or CVD (Chemical Vapor Deposition) of SiO 2 oxide film.
  • the gate electrode 8 is an electrode region formed by, after forming the gate insulating film 7, directly after CVD of polysilicon or CVD of amorphous silicon, and then changing to polysilicon by heat treatment.
  • the interlayer insulating film 10 is formed by CVD or the like of the SiO 2 oxide film, and then the contact portion 11 is opened by, for example, dry etching. Thereafter, the emitter electrode 25 is formed by sputtering or metal vapor deposition using a metal such as aluminum, titanium or nickel.
  • the conductivity modulation effect in the on state is increased by increasing the channel width per unit area and increasing the injection of electrons from the channel in the on state. Increases and the on-resistance decreases.
  • the SiC-MOSFET according to the first embodiment by using the cell layout shown in FIG. 5, it becomes possible to increase the channel width per unit area. The on-resistance can be reduced.
  • the channel width is increased by narrowing the stripe interval using the conventional string layout, the number of stripes increases, and the area of the contact portion 11 increases at the same time, but the cell according to the present embodiment
  • the layout is used, the channel width increases, but the area of the contact portion 11 does not change.
  • holes accumulated in the drift layer 3 in the ON state flow out to the contact part 11 through the body layer 4, but the hole outflow is increased by increasing the area of the contact part. Increasing the conductivity modulation effect. Therefore, by using the cell layout according to the present embodiment, it is possible to suppress a decrease in the transmission degree modulation effect and suppress an increase in on-resistance.
  • the channel width per unit area is increased and the increase in the area of the contact portion 11 is suppressed, so that the conductivity modulation effect can be improved and the on-resistance can be reduced.
  • the drift region 3 and the emitter region 24 are n-type and the body region 4 is a p-type SiC-IGBT having an n-type channel structure.
  • the p-type channel structure in which the conductivity type is inverted is described.
  • the present embodiment is applicable.
  • the present embodiment has been described using the cell layout according to the first embodiment, the SiC-IGBT including the cell layout according to the second to fifth embodiments is the same as each embodiment.
  • the channel width per unit area can be increased, and the on-resistance can be decreased.
  • Drain electrode 2. n + type drain region 3. n - type drift region 4. p-type body region 5. n + type source region 6. p + type source region 7. Gate insulation film 8. Gate electrode 9. Source electrode 10. Interlayer insulation film 11. Contact opening 12. JFET region 12-1. JFET region that is square 12-2. JFET region that is rectangular 12-3. JFET region in string form 15. Unit active cell 21. Collector electrode 22.p + type collector region 23. n-type buffer area 24. n + type emitter region 25. Emitter electrode 26.p + emitter region 100. Semiconductor chip 101. Termination area 102. Active area 103. Gate pad 104. Unit active cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

ワイドギャップ半導体材料からなる基板に、第1導電型を有するドリフト領域と、前記ドリフト領域内に選択的に設けられた第2導電型を有するボディ領域と、前記ボディ領域内に選択的に設けられた第1導電型を有するソース領域と前記ボディ領域および前記ドリフト領域上に設けられているゲート絶縁膜と、前記ゲート絶縁膜上に設けられているゲート電極を備えた半導体スイッチング素子において、前記ドリフト領域内に、四方が前記ボディ領域および前記第1半導体領域で囲まれているJFET領域を設けることにより、単位面積当たりのチャネル幅を増大させ、オン抵抗を減少させる。

Description

半導体装置
　本発明はパワー半導体スイッチング素子に関し，特にオン抵抗の低減を目的とした素子構造の改良に関する。
　パワーエレクトロニクス機器の省エネルギー化のため、炭化ケイ素 (SiC) や窒化ガリウム (GaN) 、ダイアモンドなどのワイドギャップ半導体材料を用いた低損失パワー半導体素子が研究されている。SiCやGaNは絶縁破壊電界強度がシリコン (Si) より10倍程度高いため、同じ耐圧のパワー半導体素子の場合、ドリフト領域の膜厚をSiの10分の1にすることができる。このようにドリフト領域を薄くすることにより、ドリフト領域抵抗が大幅に下げられるため、素子全体のオン抵抗を下げることができる。ワイドギャップ半導体材料の応用先として、ユニポーラ素子であるショットキーバリアダイオード (Schottky Barrier Diode: SBD) やパワーMOSFET (Metal-Oxide-Semiconductor Field Effect Transistor)、またバイポーラ素子であるPNダイオードや絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor: IGBT) などがある。特にSiCを用いたバイポーラ素子は、6.5kVを超える超高耐圧用途において低い導通損失を実現する素子として期待できる。
　図1に代表的なn型SiC-MOSFETの単位アクティブセルの断面図を示す。SiC-MOSFETはドレイン電極1、ソース電極9ならびにゲート電極8を持つ3端子のスイッチング素子である。ゲート電極8に正電圧が印加されオン状態になると、ボディ領域4と絶縁膜7が接した部分のボディ領域側にチャネル領域が形成され、ソース領域5からチャネルを通じてドリフト領域3に電子が流れ、ソース電極9－ドレイン電極1間に電流が流れる。この構造を単位セルとして、横方向に繰り返し並べられて素子が形成される。
　図2に代表的なn型SiC-MOSFETチップ100の上面図を示す。半導体チップ100の周辺領域には、チップの端部を周回するようにターミネーション領域101が設けられており、その内側のほとんどの領域はアクティブ領域102およびゲートパッド領域103となっている。アクティブ領域102内はMOSFETの単位アクティブセル104が敷き詰められている。なお、単位アクティブセル104はアクティブ領域102全体に敷き詰められているが、図2では図面を見やすくするために中央部のみに表示した。
　図3は、単位アクティブセル104の配列を説明するための拡大上面図である（図1の単位アクティブセルを切断線Ｂ－Ｂ’で切断して、ゲート絶縁膜7、ゲート電極8、ソース電極9、層間絶縁膜10を取り除いたＢ－Ｂ’断面図を示している。）。図1の断面図は図3のＡ－Ａ’断面に対応する図である（図１のコンタクト部11の幅に比べて、図３のコンタクト部11の幅は狭くなっている。）。図3の上面図において、ドリフト領域3とソース領域5で挟まれたボディ領域4がチャネルとなり、ソース領域5からチャネルを通じてドリフト領域3に電子が流れる。図3に示すように、ストリング状の単位アクティブセルが繰り返し並べられて、n型SiC-MOSFETのアクティブ領域102を形成している。
特許第２５８５５０５号公報
　SiCと酸化膜の界面には界面準位が多数存在するため、SiC-MOSFETのチャネル移動度はSiに比べて非常に小さく、このことによりオン抵抗が増大してしまう。この課題に対し、ストリング状の単位アクティブセルの代わりに図4に示すようなボックス状の単位アクティブセルを持つセルレイアウトを形成することにより、単位面積当たりのチャネル幅（図２の半導体チップ100の全アクティブ領域102内にボックス状の単位アクティブセルを敷き詰めたとして、図４に示す島状(ボックス状)の単位アクティブセルの周囲のチャネル4幅(周囲長)を総合計して、アクティブ領域102の面積で割った値）を増大させ、オン抵抗を減少させることができる。
　しかしながら、ストリング型のセルレイアウトに比べてボディ領域4およびソース領域5に接するコンタクト部11(ソース電極9との接続部)が狭くなり、また、個々の単位アクティブセルが分断されている。したがって、コンタクト不良が起きた場合、その単位アクティブセルは電位が固定されないフローティング状態となり、素子不良の原因となる。
　また、ボックス型レイアウトによりチャネル幅を増大させるためには、対向するアクティブセルで挟まれた領域 (図1の断面図において、ドリフト領域3におけるボディ領域4間の領域は一般にJFET(Junction Field Effect Transistor)領域12と呼ばれている)の長さLがソース領域5の一辺の長さに対して短い必要がある。しかしながら、素子の耐圧を確保するために、ドリフト領域3の不純物濃度を下げれば、ボディ領域4からドリフト領域3(JFET領域12)への空乏層の伸びが大きくなる。両方のボディ領域4から伸びた空乏層によりJFET領域12が塞がれてしまっては電流が流れなくなるので、素子を流れる電流を確保するためには、空乏層の伸びに合わせてJFET領域12の長さLを大きくする必要があるため、ボックス型レイアウトは高耐圧化に不利である。
　別のセルレイアウトとして、特許文献１に開示の技術では、Si IGBTにおいて寄生サイリスタのラッチングを防止するため、不純物濃度が高いp型ボディ領域6およびコンタクト部11でJFET領域12を囲むレイアウトが示されている。このレイアウトではJFET領域を囲むチャネル幅も増大するが、同様に不純物濃度が高いp型ボディ領域6およびコンタクト部11の面積も増大する。オン抵抗は単位面積当たりのチャネル幅により影響されるため、このレイアウトではオン抵抗低減効果は小さい。
　以上の課題に鑑み、本発明の目的は、オン抵抗が低いワイドギャップ半導体スイッチング素子を提供することである。
　本発明に係る半導体装置は上記の課題を解決するため、シリコンよりもバンドギャップの広い半導体材料からなる第1の主面および第2の主面を有する半導体基板と、前記半導体基板内の前記第1主面に接するように設けられた第1導電型を有するドリフト領域と、前記第2主面側に設けられている第１電極と、前記ドリフト領域内に選択的に設けられた第2導電型を有するボディ領域と、前記ボディ領域内に選択的に設けられた第1導電型を有する第1半導体領域と、前記ボディ領域および前記第1半導体領域に接するコンタクト部を有する第2電極と、前記ボディ領域および前記ドリフト領域上に設けられているゲート絶縁膜と、前記ゲート絶縁膜上に設けられているゲート電極を備えた半導体装置において、前記ドリフト領域内に、四方が前記ボディ領域および前記第1半導体領域で囲まれているJFET領域が設けられているように構成する。
　また、本発明の他の特徴として、前記半導体装置において、前記コンタクト部が前記JFET領域を挟んでストライプ状に設けられているように構成する。
　また、本発明の他の特徴として、前記半導体装置において、前記JFET領域は矩形状に形成され、その外周を前記ボディ領域が囲み、更にその外周を前記第1半導体領域で囲まれているように構成する。
　また、本発明の他の特徴として、前記半導体装置において、前記JFET領域の四辺が個別に離散して設けられた前記コンタクト部とそれぞれ隣接しているように構成する。
　また、本発明の他の特徴として、前記半導体装置において、前記JFET領域の四方を前記ボディ領域および前記第1半導体領域で囲み、上下２方向にコンタクト部を隣接して有する単位アクティブセルを等間隔に横方向に複数個配置しているように構成する。
　また、本発明の他の特徴として、前記半導体装置において、前記JFET領域の四方を前記ボディ領域および前記第1半導体領域で囲んだアクティブセルパターンと、前記コンタクト部とを隣接して交互に繰り返して配置する第１の列と、前記第１の列におけるアクティブセルパターンとコンタクト部の配置を入れ替えて交互に繰り返して配置する第２の列とを、順番に繰り返して横方向に配列するレイアウトを構成する。
　本発明によれば、図5に示すように、ボディ領域4を分断させることなく、ストリング型レイアウトに対して単位面積当たりのチャネル幅を増大させることが可能となり、素子のオン抵抗を減少させることが可能となる。また、耐圧の高い素子に対してもオン抵抗を減少させることが可能となる。
一般的なnチャネルMOSFETの断面構造を示す図である。 一般的なnチャネルMOSFETチップの上面図である。 一般的なストリング型レイアウトを持つアクティブセルの上面図である。 一般的なボックス型レイアウトを持つアクティブセルの上面図である。 本発明の第1の実施形態に係るセルレイアウトを持つアクティブセルの上面図である。 本発明の第1の実施形態に係る素子について、図5のＣ－Ｃ’断面に対応する断面図である。 本発明の第2の実施形態に係るセルレイアウトを持つアクティブセルの上面図である。 本発明の第3の実施形態に係るセルレイアウトを持つアクティブセルの上面図である。 本発明の第4の実施形態に係るセルレイアウトを持つアクティブセルの上面図である。 本発明の第5の実施形態に係るセルレイアウトを持つアクティブセルの上面図である。 本発明の第6の実施形態に係る素子について、図5のＡ－Ａ’断面に対応する断面図である。 本発明の第6の実施形態に係る素子について、図5のＣ－Ｃ’断面に対応する断面図である。
　以下に、図面を用いて、本発明の実施の形態を詳細に述べる。
　以下、本発明の第１の実施形態について、図面を参照して詳細に説明する。図5は本実施形態に係るnチャネルSiC-MOSFETのアクティブセルの上面図(図3に示すＢ－Ｂ’断面図と同様に、ゲート絶縁膜7、ゲート電極8、ソース電極9、層間絶縁膜10を取り除いたＢ－Ｂ’断面図である。)を示す。二点鎖線の枠15で囲う領域が本実施例での単位アクティブセルと見なせる。
  図5の単位アクティブセル15のＣ－Ｃ’断面に対応する断面図を図6に示す。また、図5の単位アクティブセル15のＡ－Ａ’断面に対応する断面図は、従来のSiC-MOSFETのストリング状の単位アクティブセルと同様となり、図1に示す通りである。
  単位アクティブセル15は、一辺長がＬの正方形のドリフト領域3(JFET領域12)の周囲をボディ領域4が囲み、その周囲をn+型ソース領域5が囲み、上下両端にコンタクト部11を有するアクティブセルパターンを有する。
  本実施例では、単位アクティブセル15を、図3に示すストリング状の単位アクティブセルの配置方向に、図5に示すように横方向に等間隔に配置したＤ行を構成して、それを繰り返し並べてアクティブ領域102全体に敷き詰めるレイアウトを提案する。
　本実施例のn型SiC-MOSFETの製造方法は、図1, 5, 6において、SiC基板に窒素やリンなどを含むn-型ドリフト領域3が形成されており、その下部には窒素やリンなどを含むn+型ドレイン領域2が形成されている。その下部にはドレイン電極1が備えられている。ドリフト領域3内部にはアルミニウムやボロンなどを含むp型ボディ領域4が形成されており、ボディ領域4内部には窒素やリンなどを含むn+型ソース領域5が形成されている。また、ボディ領域4には、図1に示すように、アルミニウムやボロンなどの不純物濃度が濃いｐ+型ソース領域6が形成されている。
　n+型ソース領域5、およびｐ+型ソース領域6はそれらの上面であるコンタクト開口部11でソース電極9と接続する。n+型ソース領域5と、ボディ領域4と、およびドリフト領域3を被覆するようにゲート絶縁膜7が形成されており、ゲート絶縁膜7を被覆するようにゲート電極8が備えられている。n+型ソース領域5とｐ+型ソース領域6を被覆するようにソース電極9が形成されており、ゲート電極8とソース電極9を絶縁するために層間絶縁膜10が形成されている。
　ドレイン電極1は例えばアルミニウム、チタン、ニッケル、金などの金属を用いて、スパッタや金属蒸着法などの方法により形成する。ドレイン領域2、ドリフト領域3は、例えばn型のバルク基板をドレイン領域2とし、バルク基板上にドリフト領域3をエピタキシャル成長することで形成する。ドレイン領域2の不純物濃度は、例えば1×1018cm-3以上である。ドリフト領域3の不純物濃度は、例えば5×1015cm-3未満である。ボディ領域4は例えば不純物注入またはエピタキシャル成長などでドリフト層中に形成する。n+型ソース領域5は、例えば不純物を1×1019cm-3以上など高濃度に注入するなどして形成した領域である。ゲート絶縁膜7は例えばウェット酸化、ドライ酸化あるいはSiO2酸化膜のCVD (Chemical Vapor Deposition) などによって形成する。ゲート電極8はゲート絶縁膜7の形成後、その直上にポリシリコンのCVD またはアモルファスシリコンのCVD後，熱処理でポリシリコンに変性させるなどで形成した電極領域である。SiO2酸化膜のCVDなどによって層間絶縁膜10を形成し、その後例えばドライエッチングなどでコンタクト部11を開口する。その後ソース電極9をアルミニウム、チタン、ニッケルなどの金属を用いて、スパッタや金属蒸着法などにより形成する。
　本実施形態のポイントは、アクティブセルのレイアウトを、図3に示す従来のストリング型の代わりに、図5に示すようなJFET領域12の四方がボディ領域4およびn+型ソース領域5で囲まれているレイアウトを用いることである。このようなセルレイアウトは、ストリング型レイアウトからイオン注入のマスクを変更して形成する。
  本実施形態により、ストリング型と違いJFET領域12を挟んで対抗する2対のボディ層4をチャネルとして利用することが可能となる。例えば図5のように、従来のストリング型ではJFET領域12だった箇所にラダー状にチャネルを形成することにより、単位面積当たりのチャネル幅が増大し、オン抵抗を減少させることが可能となる。
　また、本実施形態に係るセルレイアウトでは、ソース電極9のコンタクト部11はストリング型レイアウト(図3)と同様にストライプ状に形成される。従って、図4に示すようなボックス型レイアウトと異なり、コンタクト不良時に単位アクティブセル15がフローティング状態になることを抑制することが可能となる。
  なお、本実施形態のセルレイアウトのJFET領域12の各辺の長さLの最小値は、いずれもボディ領域4からドリフト領域3(JFET領域12)へと伸びる空乏層により決定される(ドリフト領域3の不純物濃度に応じてボディ領域4から伸びる空乏層の伸びの程度が異なる。空乏層により完全にJFET領域12が塞がれて電流が流れなくならない程度のJFET領域の各辺の最小長さLの確保が必要となる)。従って、JFET領域12を正方形にすることにより、チャネル領域4を最も多く形成することが可能となる。
　以上のように、本実施形態により単位面積当たりのチャネル幅を増大させ、オン抵抗を減少させることが可能となる。なお、本実施形態ではドリフト領域3およびソース領域5がn型、ボディ領域4がp型であるn型チャネル構造を有するSiC-MOSFETを用いて説明したが、導電型が反転したp型チャネル構造にも本実施形態は適用可能である。
　本発明の第2の実施形態に係るSiC-MOSFETのアクティブセルの上面図(図3に示すＢ－Ｂ’断面図と同様に、ゲート絶縁膜7、ゲート電極8、ソース電極9、層間絶縁膜10を取り除いたＢ－Ｂ’断面図である。)を図7に示す。第2の実施形態に係る半導体装置が第1の実施形態に係る半導体装置と異なる点は、JFET領域12の四辺いずれの方向に対しても、JFET領域12とコンタクト部11が交互に繰り返されるようにレイアウトされていることである。すなわち、一辺長がＬの正方形のドリフト領域3(JFET領域12)の周囲をボディ領域4が囲み、その周囲をn+型ソース領域5が囲むアクティブセルパターンと、コンタクト部11のパターンを交互に繰り返して配置するＥ列と、Ｅ列のパターンの配置を入れ替えて交互に繰り返して配置するＦ列とを、順番に繰り返して横方向に配置するレイアウトを採用する。このようなセルレイアウトは、第1の実施形態に係るレイアウトからイオン注入およびコンタクト部形成のマスクを変更して形成する。
　本実施形態に係るセルレイアウトの一辺長がＬの正方形のJFET領域12の周囲をボディ領域4が囲み、その周囲をn+型ソース領域5が囲むアクティブセルパターンは、例えば第1の実施形態に係るセルレイアウトの一辺長がＬの正方形のJFET領域12の周囲をボディ領域4が囲み、その周囲をn+型ソース領域5が囲むアクティブセルパターンを交互にずらした配置となるため、本実施形態に係るSiC-MOSFETの単位面積当たりのチャネル幅は、第1の実施形態に係るSiC-MOSFETと同様である。
　さらに、本実施形態ではJFET領域12の四辺全てがコンタクト部11と隣接するため、コンタクト部11からチャネルまでの抵抗を減少させることが可能となる。
  また、ボディ領域4は単位アクティブセル領域内で連続しているため、コンタクト部11の一部が不良となったとしても単位アクティブセルがフローティング状態になることを抑制することが可能となる。
　以上のように、本実施の形態により、第1の実施形態と同様に単位面積当たりのチャネル幅を増大させ、さらにコンタクト部からチャネルまでの抵抗を減少させることにより、オン抵抗を減少させることが可能となる。
　本発明の第3の実施形態に係るSiC-MOSFETのアクティブセルの上面図(図3に示すＢ－Ｂ’断面図と同様に、ゲート絶縁膜7、ゲート電極8、ソース電極9、層間絶縁膜10を取り除いたＢ－Ｂ’断面図である。)を図8に示す。第3の実施形態に係る半導体装置が第2の実施形態に係る半導体装置と異なる点は、セルレイアウトにおいて、コンタクト部11の一部の箇所をJFET領域12に置き換えていることである。
　例えば図8のように、縦方向に一辺長がＬの正方形のJFET領域12の周囲をボディ領域4が囲み、その周囲をn+型ソース領域5が囲むアクティブセルパターンが続いて配置されている列Ｇと、縦方向に一辺長がＬの正方形のJFET領域12の周囲をボディ領域4が囲み、その周囲をn+型ソース領域5が囲むアクティブセルパターンと、コンタクト部11のパターンが交互に配置されている列Ｈとを、横方向に交互に配置するセルレイアウトである。このようなセルレイアウトは、第2の実施形態に係るレイアウトからイオン注入およびコンタクト部形成のマスクを変更して形成する。
　本実施形態に係るセルレイアウトは、第2の実施形態に係るセルレイアウトより一辺長がＬの正方形のJFET領域12の周囲をボディ領域4が囲み、その周囲をn+型ソース領域5が囲むアクティブセルパターンが増大するため、本実施形態に係るSiC-MOSFETの単位面積当たりのチャネル幅は、第2の実施形態に係るSiC-MOSFETより大きく、従って第1の実施形態に係るSiC-MOSFETより大きい。
  以上のように、本実施の形態により、第1の実施形態よりも単位面積当たりのチャネル幅を増大させ、オン抵抗を減少させることが可能となる。
　本発明の第4の実施形態に係るSiC-MOSFETのアクティブセルの上面図(図3に示すＢ－Ｂ’断面図と同様に、ゲート絶縁膜7、ゲート電極8、ソース電極9、層間絶縁膜10を取り除いたＢ－Ｂ’断面図である。)を図9に示す。第4の実施形態に係る半導体装置が第3の実施形態に係る半導体装置と異なる点は、少なくとも一部のJFET領域12に長方形を用いていることである。
　例えば図9のように、縦方向に一辺長がＬの正方形のJFET領域12-1の周囲をボディ領域4が囲み、その周囲をn+型ソース領域5が囲むアクティブセルパターンが続いて配置されている列Ｉと、縦方向に長方形のJFET領域12-2の周囲をボディ領域4が囲み、その周囲をn+型ソース領域5が囲むアクティブセルパターンと、コンタクト部11のパターンが交互に配置されている列Ｊとを、横方向に交互に配置するセルレイアウトである。このようなセルレイアウトは、第3の実施形態に係るレイアウトからイオン注入およびコンタクト部形成のマスクを変更して形成する。
　本実施形態におけるドリフト領域3の不純物濃度が第1から第3の実施形態に係る半導体装置よりも濃く、例えば2e16cm-3程度である。すなわち、第1から第3の実施形態に係る半導体装置では耐圧の高いデバイスを意図してドリフト領域3の不純物濃度を下げていたのに対して、本実施形態に係る半導体装置では耐圧が低いデバイスを想定する。そのため、ドリフト領域3の不純物濃度が高く、ボディ領域4からドリフト領域3(JFET領域12)への空乏層の伸びが小さくなり、その結果、列ＩのJFET領域12-1における各辺の長さLの最小値は、第1から第3の実施形態に係るアクティブセルパターンのドリフト領域3(JFET領域12)の一辺長Ｌの最小値よりも小さく設定することができる。従って、JFET領域12-1を正方形にすることにより、チャネルを最も多く形成することが可能となる。
　列ＪのJFET領域12-2において、JFET領域が隣接する辺の長さL2の最小値については、ボディ領域4からドリフト領域3へと伸びる空乏層により決定されるため、Lの最小値と等しくなる。コンタクト部11が隣接している辺の長さL1の最小値については、コンタクト部11の寸法により決定される最小値と、Lの最小値のうち大きいほうとなる。
　従って、ドリフト領域3の不純物濃度が濃くボディ領域4からドリフト領域3への空乏層の伸びが小さいと、列ＪのJFET領域12-2においては各辺の最小値がそれぞれ異なり長方形となる場合がある。JFET領域12-2に長方形を用いることにより、全ての辺が最小となるJFET領域を形成してチャネルを最も多く形成することが可能となり、単位面積当たりのチャネル幅は大きくなる。
  以上のように、本実施の形態により、ドリフト領域3の不純物濃度が濃い低耐圧素子において、単位面積当たりのチャネル幅を増大させ、オン抵抗を減少させることが可能となる。
　本発明の第5の実施形態に係るSiC-MOSFETのアクティブセルの上面図(図3に示すＢ－Ｂ’断面図と同様に、ゲート絶縁膜7、ゲート電極8、ソース電極9、層間絶縁膜10を取り除いたＢ－Ｂ’断面図である。)を図10に示す。第5の実施形態に係る半導体装置が第4の実施形態に係る半導体装置と異なる点は、一部のJFET領域12がストリング状に形成されていることである。例えば図10のように、縦方向にストリング状にJFET領域12-3が続けて配置されている列Ｌと、縦方向に長方形のJFET領域12-2の周囲をボディ領域4が囲み、その周囲をn+型ソース領域5が囲むアクティブセルパターンと、コンタクト部11のパターンとが交互に配置されている列Ｍとを、横方向に交互に配置するセルレイアウトである。このようなセルレイアウトは、第4の実施形態に係るレイアウトからイオン注入およびコンタクト部形成のマスクを変更して形成する。
　第4の実施形態において、ボディ領域4からドリフト領域3へと伸びる空乏層の伸びによって決まる図9におけるJFET領域12-1の各辺の長さLの最小値が、列Ｉ内で隣り合うJFET領域12-1の間隔よりも小さい場合、図10の列Ｌをストリング状にすることにより、単位面積当たりのチャネル幅が大きくなる。
  以上のように、本実施の形態により、空乏層の伸びによって決まるJFET領域12の各辺の長さの最小値が隣り合うJFET領域12の間隔よりも小さい場合において、第4の実施形態よりも単位面積当たりのチャネル幅を増大させ、オン抵抗を減少させることが可能となる。
　第6の実施形態は、第1から第5の実施形態に係るセルレイアウトをnチャネルSiC-IGBTにおいて同様に実現したものである。図11は本実施形態に係るnチャネルSiC-IGBTの単位アクティブセルの断面図を示し、これは図1に示しているn型SiC-MOSFETの単位アクティブセルの断面図に対応する。本実施形態に係るセルレイアウトは、図5に示す第1の実施形態に係るセルレイアウトと同様である。図11の断面図は図5のＡ－Ａ’断面に対応する断面図である。また、図5のＣ－Ｃ’断面に対応する断面図を図12に示す。
　本実施例のnチャネルSiC-IGBTの製造方法は、図11において、SiC基板に窒素やリンなどを含むn-型ドリフト領域3が形成されており、その下部には窒素やリンなどを含むn型バッファ領域23が形成されている。バッファ領域23は必ずしも必要なものではないが、耐圧の向上と導通損失の抑制のために設けている。バッファ領域の下部にはアルミニウムやボロンなどを含むp+型コレクタ領域22が形成されており、その下部にはコレクタ電極21が備えられている。ドリフト領域3内部にはアルミニウムやボロンなどを含むp型ボディ領域4が形成されており、ボディ領域4内部には窒素やリンなどを含むn+型エミッタ領域24が形成されている。また、ボディ領域4のコンタクト開口部11には、アルミニウムやボロンなどを濃い濃度に含むp+型エミッタ領域26が形成されている。n+型エミッタ領域24と、ボディ領域4、ドリフト領域3を被覆するようにゲート絶縁膜7が形成されており、ゲート絶縁膜7を被覆するようにゲート電極8が備えられている。n+型エミッタ領域24とp+型エミッタ領域26を被覆するようにエミッタ電極25が形成されており、ゲート電極8とエミッタ電極25を絶縁するために層間絶縁膜10が形成されている。
　コレクタ電極21は例えばアルミニウム、チタン、ニッケル、金などの金属を用いて、スパッタや金属蒸着法などの方法により形成する。コレクタ領域22、バッファ領域23、ドリフト領域3は、例えばnまたはp型のバルク基板上にコレクタ領域22、バッファ領域23、ドリフト領域3の順番でエピタキシャル成長した後にバルク基板を研削するあるいは、nまたはp型のバルク基板上にドリフト領域3、バッファ領域23、コレクタ領域22の順番でエピタキシャル成長した後にバルク基板を研削することで形成する。コレクタ領域22の不純物濃度は、例えば1×1018cm-3以上である。バッファ領域23の不純物濃度は、例えばコレクタ領域22の不純物濃度より低い値である。ドリフト領域3の不純物濃度は、例えば5×1015cm-3未満である。ボディ領域4は例えば不純物注入またはエピタキシャル成長などでドリフト層中に形成する。n+型エミッタ領域24は、例えば不純物を1×1019cm-3以上など高濃度に注入するなどして形成した領域である。ゲート絶縁膜7は例えばウェット酸化、ドライ酸化あるいはSiO2酸化膜のCVD (Chemical Vapor Deposition) などによって形成する。ゲート電極8はゲート絶縁膜7の形成後、その直上にポリシリコンのCVD またはアモルファスシリコンのCVD後，熱処理でポリシリコンに変性させるなどで形成した電極領域である。SiO2酸化膜のCVDなどによって層間絶縁膜10を形成し、その後例えばドライエッチングなどでコンタクト部11を開口する。その後エミッタ電極25をアルミニウム、チタン、ニッケルなどの金属を用いて、スパッタや金属蒸着法などにより形成する。
　SiC-IGBTのチャネル移動度はSiに比べて非常に小さいため、単位面積当たりのチャネル幅を増大させ、オン状態でのチャネルからの電子の注入を増大させることにより、オン状態における伝導度変調効果が増大して、オン抵抗が減少する。第1の実施の形態に係るSiC-MOSFETと同様に、図5に示すセルレイアウトを用いることにより、単位面積辺りのチャネル幅を増大させることが可能となるため、本実施形態によりSiC-IGBTのオン抵抗を減少させることが可能となる。
　また、従来のストリング型レイアウトを用いて、ストライプの間隔を狭めてチャネル幅を増大させた場合は、ストライプの数が増えるため、同時にコンタクト部11の面積が増大するが、本実施形態に係るセルレイアウトを用いると、チャネル幅は増大するが、コンタクト部11の面積は変化しない。SiC-IGBTでは、オン状態にドリフト層3中に蓄積された正孔はボディ層4を通ってコンタクト部11へ流出していくが、コンタクト部の面積が増大することにより、正孔の流出が増大して伝導度変調効果が低下する。したがって、本実施形態に係るセルレイアウトを用いることにより、伝道度変調効果の低下を抑制することが可能となり、オン抵抗の増大を抑制できる。
　以上のように、本実施の形態により単位面積当たりのチャネル幅を増大させ、コンタクト部11の面積増大を抑制することで、伝導度変調効果を向上させて、オン抵抗を減少させることが可能となる。なお、本実施形態ではドリフト領域3およびエミッタ領域24がn型、ボディ領域4がp型であるn型チャネル構造を有するSiC-IGBTを用いて説明したが、導電型が反転したp型チャネル構造にも本実施形態は適用可能である。また、本実施形態では、第1の実施形態に係るセルレイアウトを用いて説明したが、第2から第5の実施形態に係るセルレイアウトを備えたSiC-IGBTにおいても、各々の実施形態と同様に単位面積当たりのチャネル幅を増大することが可能となり、オン抵抗を減少させることが可能となる。
1. ドレイン電極
2. n+型ドレイン領域
3. n-型ドリフト領域
4. p型ボディ領域
5. n+型ソース領域
6.ｐ+型ソース領域領域
7. ゲート絶縁膜
8. ゲート電極
9. ソース電極
10. 層間絶縁膜
11. コンタクト開口部
12. JFET領域
12-1. 正方形であるJFET領域
12-2. 長方形であるJFET領域
12-3. ストリング状であるJFET領域
15. 単位アクティブセル
21. コレクタ電極
22. p+型コレクタ領域
23. n型バッファ領域
24. n+型エミッタ領域
25. エミッタ電極
26. p+型エミッタ領域
100. 半導体チップ
101. ターミネーション領域
102. アクティブ領域
103. ゲートパッド
104. 単位アクティブセル

Claims (11)

  1. 　シリコンよりもバンドギャップの広い半導体材料からなる、第1の主面および第2の主面を有する半導体基板と、
    　前記半導体基板の前記第1主面に接するように設けられた第1導電型を有するドリフト領域と、
    　前記第２主面側に設けられている第1電極と、
    　前記ドリフト領域内に選択的に設けられた第2導電型を有するボディ領域と、
    　前記ボディ領域内に選択的に設けられた第1導電型を有する第1半導体領域と、
    　前記ボディ領域および前記第1半導体領域に接するコンタクト部を有する第2電極と、
    　前記ボディ領域および前記ドリフト領域上に設けられているゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられているゲート電極とを備えた半導体装置において、
    　前記ドリフト領域内に、四方が前記ボディ領域および前記第1半導体領域で囲まれているJFET領域が設けられていることを特徴とする半導体装置。
  2. 　請求項1に記載の半導体装置において、
    　前記コンタクト部が前記JFET領域を挟んでストライプ状に設けられていることを特徴とする半導体装置。
  3. 　前記JFET領域は矩形状に形成され、その外周を前記ボディ領域が囲み、更にその外周を前記第1半導体領域で囲まれていることを特徴とする請求項1に記載の半導体装置。
  4. 　請求項3に記載の半導体装置において、
    　前記JFET領域の四辺が個別に離散して設けられた前記コンタクト部とそれぞれ隣接していることを特徴とする半導体装置。
  5. 　請求項3または4に記載の半導体装置において、
    　前記JFET領域が実質的に正方形であることを特徴とする半導体装置。
  6. 　請求項1乃至4のいずれか1つの請求項に記載の半導体装置において、
    　前記第2主面側に設けられており、前記ドリフト層とは異なる導電型を有するコレクタ領域を有し、
    　前記コレクタ領域は前記第1電極に接続されていることを特徴とする半導体装置。
  7. 　前記JFET領域の四方を前記ボディ領域および前記第1半導体領域で囲み、上下２方向にコンタクト部を隣接して有する単位アクティブセルを等間隔に横方向に複数個配置していることを特徴とする請求項1に記載の半導体装置。
  8. 　前記JFET領域の四方を前記ボディ領域および前記第1半導体領域で囲んだアクティブセルパターンと、前記コンタクト部とを隣接して交互に繰り返して配置する第１の列と、前記第１の列におけるアクティブセルパターンとコンタクト部の配置を入れ替えて交互に繰り返して配置する第２の列とを、順番に繰り返して横方向に配列するレイアウトを構成することを特徴とする請求項1に記載の半導体装置。
  9. 　前記JFET領域の四方を前記ボディ領域および前記第1半導体領域で囲んだアクティブセルパターンを等間隔に複数個繰り返して配置する第１の列と、前記アクティブセルパターンとコンタクト部とを隣接して交互に繰り返して配置する第２の列とを、順番に繰り返して横方向に配列するレイアウトを構成することを特徴とする請求項1に記載の半導体装置。
  10. 　前記JFET領域の四方を前記ボディ領域および前記第1半導体領域で囲んだアクティブセルパターンと、前記コンタクト部とを隣接して交互に繰り返して配置する第１の列と、前記JFET領域をストリング状に形成してその両辺を前記ボディ領域および前記第1半導体領域で囲んだ第２の列とを、順番に繰り返して横方向に配列するレイアウトを構成することを特徴とする請求項1に記載の半導体装置。
  11. 　請求項1乃至10のいずれか1つの請求項に記載の半導体装置において、
    　前記半導体基板は炭化ケイ素を含むことを特徴とする半導体装置。
PCT/JP2016/069450 2016-06-30 2016-06-30 半導体装置 WO2018003064A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/069450 WO2018003064A1 (ja) 2016-06-30 2016-06-30 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/069450 WO2018003064A1 (ja) 2016-06-30 2016-06-30 半導体装置

Publications (1)

Publication Number Publication Date
WO2018003064A1 true WO2018003064A1 (ja) 2018-01-04

Family

ID=60786833

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/069450 WO2018003064A1 (ja) 2016-06-30 2016-06-30 半導体装置

Country Status (1)

Country Link
WO (1) WO2018003064A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4270485A3 (en) * 2022-03-11 2024-01-31 GE Aviation Systems LLC Semiconductor switching device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01238174A (ja) * 1988-03-18 1989-09-22 Sanyo Electric Co Ltd 縦型ｍｏｓｆｅｔ
JPH02197174A (ja) * 1989-01-26 1990-08-03 Fuji Electric Co Ltd ゲート駆動型セルの並列接続構造を備えた半導体装置
JP2011258635A (ja) * 2010-06-07 2011-12-22 Mitsubishi Electric Corp 半導体装置
WO2015042244A1 (en) * 2013-09-20 2015-03-26 Monolith Semiconductor Inc. High voltage mosfet devices and methods of making the devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01238174A (ja) * 1988-03-18 1989-09-22 Sanyo Electric Co Ltd 縦型ｍｏｓｆｅｔ
JPH02197174A (ja) * 1989-01-26 1990-08-03 Fuji Electric Co Ltd ゲート駆動型セルの並列接続構造を備えた半導体装置
JP2011258635A (ja) * 2010-06-07 2011-12-22 Mitsubishi Electric Corp 半導体装置
WO2015042244A1 (en) * 2013-09-20 2015-03-26 Monolith Semiconductor Inc. High voltage mosfet devices and methods of making the devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4270485A3 (en) * 2022-03-11 2024-01-31 GE Aviation Systems LLC Semiconductor switching device

Similar Documents

Publication Publication Date Title
JP7471267B2 (ja) 半導体装置
US9087911B2 (en) Trench shield connected JFET
JP5741567B2 (ja) 半導体装置
JP4843843B2 (ja) 超接合半導体素子
US7126169B2 (en) Semiconductor element
JP5900698B2 (ja) 半導体装置
US9041101B2 (en) Power semiconductor device
US20160225894A1 (en) Wide band gap semiconductor device
JP6848316B2 (ja) 半導体装置および半導体装置の製造方法
JP2001135819A (ja) 超接合半導体素子
US20090273031A1 (en) Semiconductor device
JP2010050161A (ja) 半導体装置
US20170263745A1 (en) Semiconductor device and method of manufacturing the same
JP7290973B2 (ja) 半導体装置
JP5741642B2 (ja) 半導体装置
JP6400202B2 (ja) 電力用半導体装置
JP5680460B2 (ja) 電力用半導体装置
WO2018003064A1 (ja) 半導体装置
JP2019096794A (ja) 半導体装置
US20230290817A1 (en) Silicon carbide semiconductor device
US20230163174A1 (en) Shielding Structure for Silicon Carbide Devices
US20230275122A1 (en) Silicon carbide semiconductor device
CN210325806U (zh) 一种具有jfet区布图设计的半导体器件
US20240178276A1 (en) Semiconductor device
KR102394547B1 (ko) 반도체 소자

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16907297

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16907297

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP