JP6400202B2 - 電力用半導体装置 - Google Patents

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Description

本発明は、電力用半導体装置に関し、特に、ゲート電極およびゲート絶縁膜を有する電力用半導体装置に関するものである。
スイッチング素子としての機能を有する電力用半導体装置として、トレンチゲート型のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）が従来から広く用いられている。トレンチゲート型ＭＯＳＦＥＴでは高耐電圧化と低オン抵抗化とが一般にトレードオフの関係にある。これらを両立させるための半導体材料としてワイドバンドギャップ半導体が注目されており、特に数百Ｖ程度以上の高耐電圧が求められる分野においてその適用が有望視されている。ワイドバンドギャップ半導体は、代表的な半導体であるシリコン（Ｓｉ）のバンドギャップよりも大きなバンドギャップを有する半導体であり、たとえば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、またはダイヤモンドなどである。
トレンチゲート型ＭＯＳＦＥＴにワイドバンドギャップ半導体を適用した場合、典型的には、チャネルが形成されるベース領域と、ドリフト層との間のｐｎ接合におけるアバランシェ電界強度が、酸化珪素からなるゲート絶縁膜の絶縁破壊電界強度よりも大きい。そのため、オフ状態にあるＭＯＳＦＥＴに高電圧が印加されているときに、半導体層に設けられたトレンチの底部と、このトレンチ内に設けられたゲート電極とを隔てるゲート絶縁膜に、最も高い電界が加わる。よって、ＭＯＳＦＥＴの絶縁破壊が最も懸念される箇所は、ゲート絶縁膜のうちトレンチの底部を覆う部分である。そこで、ゲート絶縁膜のうちトレンチの底部を覆う部分へ印加される電界を緩和するために、ドリフト層の導電型と反対の導電型を有する保護拡散領域がトレンチの下方などの位置に設けられることがある。
ＭＯＳＦＥＴ素子が設けられた半導体装置において、ソース電極とドレイン電極との間にｐｎダイオード構造が内蔵されている場合、この構造をスイッチング素子としてのＭＯＳＦＥＴ素子の還流ダイオードとして使用することができる。しかし、ｐｎダイオードはバイポーラ電流を用いるものであることから、還流ダイオードとして用いられる場合、そのリカバリ損失が大きい。そこでリカバリ損失を抑えるために、ユニポーラ電流を用いる素子であるショットキーバリアダイオードを半導体装置に内蔵させることが提案されている。たとえば国際公開第２０１４／０３８１１０号（特許文献１）によれば、ドリフト層の表面上にショットキー電極が設けられる。
国際公開第２０１４／０３８１１０号
上記のようにショットキーバリアダイオードが内蔵されたＭＯＳＦＥＴにおいて、ショットキーバリアダイオードを流れる電流を増加させていくと、この電流が特定の値を上回った時点で、寄生ｐｎダイオードもオン状態となる。その結果、還流ダイオードの電流としてユニポーラ電流だけでなくバイポーラ電流も流れ、リカバリ損失が大きくなる。このことは、還流ダイオードによって処理される電流が、バイポーラ電流を伴わずにユニポーラ電流のみで流れることができる電流の最大値（以下、「最大ユニポーラ電流」と称する）を上回ると、バイポーラ電流に起因したリカバリ損失の増大が生じることを意味する。このためリカバリ損失を低減するためには最大ユニポーラ電流が大きいことが望ましい。しかしながら、前述した保護拡散領域を有することによってオフ状態におけるゲート絶縁膜の絶縁破壊が防止される構成を有する半導体装置において、最大ユニポーラ電流を大きくするための方法が、これまで十分に検討されてきていなかった。
本発明は以上のような課題を解決するためになされたものであり、その目的は、オフ状態におけるゲート絶縁膜の絶縁破壊を防止することができ、かつ内蔵されたショットキーバリアダイオードの最大ユニポーラ電流を大きくすることができる電力用半導体装置を提供することである。
本発明の電力用半導体装置は、第１の半導体領域と、第２の半導体領域と、第３の半導体領域と、第４の半導体領域と、ゲート絶縁膜と、ゲート電極と、第１の主電極と、第２の主電極と、ショットキー電極とを有する。第１の半導体領域は第１の導電型を有する。第２の半導体領域は、第１の半導体領域上に設けられており、第１の導電型と異なる第２の導電型を有している。第３の半導体領域は、第２の半導体領域上に設けられており、第２の半導体領域によって第１の半導体領域から隔てられており、第１の導電型を有している。第４の半導体領域は、第１の半導体領域と接しており、第２の半導体領域よりも深く設けられた部分を有しており、第２の導電型を有している。ゲート絶縁膜は、第３の半導体領域と第２の半導体領域と第１の半導体領域とに面する内面を有しており、その第１トレンチ底部に前記第４の半導体領域を有する第１のトレンチ内に設けられており、第１のトレンチの内面を覆っている。ゲート電極は第１のトレンチ内でゲート絶縁膜上に設けられている。第１の主電極は第１の半導体領域に電気的に接続されている。第２の主電極は、第１の主電極から離れて設けられており、第３の半導体領域にオーミック接続されており、第１の半導体領域および第４の半導体領域に面する第２トレンチ底部を有する第２のトレンチ内に配置された部分を有しており、第２のトレンチの第２トレンチ底部上で第４の半導体領域にオーミック接続されている。ショットキー電極は、第２の主電極と短絡されており、第２のトレンチの第２トレンチ底部上で第１の半導体領域にショットキー接続されている。第１のトレンチは、第４の半導体領域の幅と同じ幅を有している。第２のトレンチは、第３の半導体領域と第２の半導体領域と第１の半導体領域とに面する側部を有している。ゲート絶縁膜は、第２のトレンチの側部を覆う部分を有している。ゲート電極は、第２のトレンチ内でゲート絶縁膜上に設けられた部分を有している。第２のトレンチの第２トレンチ底部でショットキー電極と接する第１の半導体領域は、第２のトレンチの第２トレンチ底部で第２の主電極とオーミック接続された第４の半導体領域に囲まれている。第２のトレンチは長手方向を有している。第２のトレンチには長手方向において、第２の主電極が第４の半導体領域にオーミック接続された領域と、ショットキー電極が第１の半導体領域にショットキー接続された領域とが交互に配置されている。第２の主電極によるショットキー接合に順方向の電界が印加された状態においては、ショットキー電極と第１の半導体領域との間のショットキー接合に順方向のユニポーラ電流が流れ、電界が大きくなることによって第１の半導体領域と第４の半導体領域との間のｐｎ接合に印加される順バイアスがｐｎ接合の拡散電位を超えると、ユニポーラ電流だけでなく、ｐｎ接合にバイポーラ電流が流れる。
本電力用半導体装置によれば、第１に、電力用半導体装置がオフ状態のとき、第１の半導体領域と第４の半導体領域との間のｐｎ接合から空乏層が延びることにより、第１のトレンチの底部においてゲート絶縁膜に加わる電界が緩和される。これにより、オフ状態におけるゲート絶縁膜の絶縁破壊を防止することができる。第２に、ショットキー電極が第１の半導体領域に第２のトレンチの底部上でショットキー接続されている。これにより、ショットキー電極がトレンチの外部において第１の半導体領域にショットキー接続される場合と異なり、第１の半導体領域と第４の半導体領域とによる寄生ｐｎダイオードの電流経路と同様に、ショットキーバリアダイオードの電流経路は、第２のトレンチの深さに対応した抵抗成分を有しない。これにより、ショットキー電極によって電力用半導体装置に内蔵されるショットキーバリアダイオードの最大ユニポーラ電流を大きくすることができる。以上から、オフ状態におけるゲート絶縁膜の絶縁破壊を防止することができ、かつ内蔵ショットキーバリアダイオードの最大ユニポーラ電流を大きくすることができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における電力用半導体装置の構成を、図２の線Ｉ−Ｉの断面で概略的に示す部分断面図である。 本発明の実施の形態１における電力用半導体装置の構成を、表面側の構成を一部省略しつつ概略的に示す部分平面図である。 本発明の実施の形態１における電力用半導体装置の製造方法の一の工程を概略的に示す部分断面図である。 本発明の実施の形態１における電力用半導体装置の製造方法の一の工程を概略的に示す部分断面図である。 本発明の実施の形態１における電力用半導体装置の製造方法の一の工程を概略的に示す部分断面図である。 本発明の実施の形態１における電力用半導体装置の製造方法の一の工程を概略的に示す部分断面図である。 本発明の実施の形態１における電力用半導体装置の製造方法の一の工程を概略的に示す部分断面図である。 本発明の実施の形態１における電力用半導体装置の製造方法の一の工程を概略的に示す部分断面図である。 本発明の実施の形態１における電力用半導体装置の製造方法の一の工程を概略的に示す部分断面図である。 本発明の実施の形態１における電力用半導体装置の製造方法の一の工程を概略的に示す部分断面図である。 本発明の実施の形態１における電力用半導体装置の製造方法の一の工程を概略的に示す部分断面図である。 本発明の実施の形態１における電力用半導体装置の製造方法の一の工程を概略的に示す部分断面図である。 比較例の電力用半導体装置の構成を示す部分断面図である。 図２における第１のトレンチを概略的に示す部分平面図である。 図１４の変形例を示す部分平面図である。 図１４の変形例を示す部分平面図である。 本発明の実施の形態２における電力用半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態３における電力用半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態４における電力用半導体装置の構成を、表面側の構成を一部省略しつつ概略的に示す部分平面図である。 図１９の線ＸＸ−ＸＸの断面に沿う概略部分断面図である。 図１９の線ＸＸＩ−ＸＸＩの断面に沿う概略部分断面図である。 図１９の線ＸＸＩＩ−ＸＸＩＩの断面に沿う概略部分断面図である。 図１９の変形例を示す部分平面図である。 図２３の変形例を示す部分平面図である。 図１９の変形例を示す部分平面図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
＜実施の形態１＞
（装置構成）
図１および図２のそれぞれは、本実施の形態におけるＭＯＳＦＥＴ９１（電力用半導体装置）の構成を概略的に示す部分断面図および部分平面図である。なお、図１の断面は、図２の線Ｉ−Ｉに沿っている。また図２においては、図１におけるソース電極３２および層間絶縁膜２１の図示を省略している。
ＭＯＳＦＥＴ９１には、平面レイアウトにおいて、ＭＯＳ領域ＲＧ１と、コンタクト領域ＲＧ２とが設けられている。ＭＯＳ領域ＲＧ１は、スイッチング素子であるＭＯＳＦＥＴ素子としての機能を有している。コンタクト領域ＲＧ２は、ｐ保護拡散領域１４をソース電極３２にオーミックに接続する機能と、ショットキー電極３４をｎ-ドリフト領域１１にショットキー接続する機能とを有している。以下、ＭＯＳＦＥＴ９１の具体的な構成について説明する。
ＭＯＳＦＥＴ９１は、基板１（バッファ層）と、半導体層１０と、ゲート絶縁膜２０と、層間絶縁膜２１と、ゲート電極３０と、ドレイン電極３１（第１の主電極）と、ソース電極３２（第２の主電極）と、ショットキー電極３４とを有している。半導体層１０は、ｎ-ドリフト領域１１（第１の半導体領域）と、ｐベース領域１２（第２の半導体領域）と、ｎソース領域１３（第３の半導体領域）と、ｐ保護拡散領域１４（第４の半導体領域）とを有している。ＭＯＳ領域ＲＧ１において半導体層１０にはＭＯＳトレンチＴＲ１（第１のトレンチ）が設けられている。またコンタクト領域ＲＧ２を包含するように半導体層１０には複合トレンチＴＲ２（第２のトレンチ）が設けられている。本実施の形態においては、図１に示すようにＭＯＳトレンチＴＲ１と複合トレンチＴＲ２とがおおよそ同じ深さを有しており、また図２に示すようにＭＯＳトレンチＴＲ１と複合トレンチＴＲ２とが互いにつながっている。
基板１はＳｉＣの単結晶基板である。基板１は、ｎ型（第１の導電型）を有しており、ｎ-ドリフト領域１１の不純物濃度よりも高い不純物濃度を有している。半導体層１０は基板１の一方面（図１における上面）上にエピタキシャルに形成されている。半導体層１０のｎ-ドリフト領域１１はワイドバンドギャップ半導体から作られていることが好ましく、半導体層１０全体がワイドバンドギャップ半導体から作られていてもよい。本実施の形態においては、半導体層１０はＳｉＣから作られたエピタキシャル層である。
ｎ-ドリフト領域１１は、基板１の上面上に設けられており、ｎ型を有している。ｐベース領域１２は、ｎ-ドリフト領域１１上に設けられており、ｐ型（第１の導電型と異なる第２の導電型）を有している。ｎソース領域１３は、ｐベース領域１２上に設けられており、ｐベース領域１２によってｎ-ドリフト領域１１から隔てられており、ｎ型を有している。ｐ保護拡散領域１４は、ｐ型を有しており、ｎ-ドリフト領域１１と接している。ｐ保護拡散領域１４は、半導体層１０においてｐベース領域１２よりも深く設けられた部分（図１において、より下方に位置する部分）を有しており、本実施の形態においてはその全体がｐベース領域１２よりも深く配置されている。
ＭＯＳトレンチＴＲ１は、ｎソース領域１３とｐベース領域１２とｎ-ドリフト領域１１とに面する内面を有している。言い換えれば、ＭＯＳトレンチＴＲ１は、ｎソース領域１３とｐベース領域１２とを貫通してｎ-ドリフト領域１１に達している。また本実施の形態においては、複合トレンチＴＲ２も、ｎソース領域１３とｐベース領域１２とｎ-ドリフト領域１１とに面する側部を有している。言い換えれば、複合トレンチＴＲ２も、ｎソース領域１３とｐベース領域１２とを貫通してｎ-ドリフト領域１１に達している。複合トレンチＴＲ２はｐ保護拡散領域１４およびｎ-ドリフト領域１１に面する底部を有している。
ｐ保護拡散領域１４は、ＭＯＳトレンチＴＲ１の底部よりも深く設けられた部分を有していることが好ましく、図１に示すようにＭＯＳトレンチＴＲ１の底部に接する部分を有していることがより好ましい。またｐ保護拡散領域１４は、平面レイアウトにおいてＭＯＳトレンチＴＲ１の底部と重なる部分を有していることが好ましく、本実施の形態においてはＭＯＳ領域ＲＧ１内で、ｐ保護拡散領域１４の配置と、ＭＯＳトレンチＴＲ１および複合トレンチＴＲ２の底部の配置とが同じとされている。
本実施の形態においては、複合トレンチＴＲ２の側部はＭＯＳ領域ＲＧ１内に配置されており、複合トレンチＴＲ２のうちＭＯＳ領域ＲＧ１内の部分は、詳しくは後述するがＭＯＳＦＥＴ素子のトレンチゲート構造を構成するために用いられている。この場合、ｐ保護拡散領域１４は、ＭＯＳ領域ＲＧ１内において複合トレンチＴＲ２の底部に接する部分を有していることが好ましい。
また本実施の形態においては、ｐ保護拡散領域１４は、互いにつながったＭＯＳトレンチＴＲ１および複合トレンチＴＲ２によって構成される格子形状にほぼ対応した形状を平面レイアウトにおいて有している。よって、ｐ保護拡散領域１４のうちＭＯＳ領域ＲＧ１内の部分とコンタクト領域ＲＧ２内の部分とは、上記格子形状を成すように互いに連続的につながっている。またゲート絶縁膜２０を介してＭＯＳトレンチＴＲ１および複合トレンチＴＲ２を埋めるゲート電極３０も格子形状を有している。なお平面レイアウトにおいて、ＭＯＳ領域ＲＧ１内でのｐ保護拡散領域１４の配置は、必ずしもＭＯＳトレンチＴＲ１および複合トレンチＴＲ２の底部の配置と同じである必要はなく、幅方向（図１における横方向）にずらされていてもよい。ＭＯＳ領域ＲＧ１内では、幅方向においてｐ保護拡散領域１４の少なくとも一部がＭＯＳトレンチＴＲ１および複合トレンチＴＲ２の各々の底部の直下に配置されていることが望ましいが、ｐ保護拡散領域１４の少なくとも一部がｎソース領域１３の直下に配置されていてもよい。
ゲート絶縁膜２０は、ＭＯＳトレンチＴＲ１内に設けられている部分を有しており、ＭＯＳトレンチＴＲ１の内面を覆っている。ゲート電極３０はＭＯＳトレンチＴＲ１内でゲート絶縁膜２０上に設けられている。ゲート絶縁膜２０は、ＭＯＳトレンチＴＲ１内においてゲート電極３０をｎソース領域１３とｐベース領域１２とｎ-ドリフト領域１１との各々から絶縁している。
本実施の形態においては、ゲート絶縁膜２０は、ＭＯＳトレンチＴＲ１内の部分に加えて、複合トレンチＴＲ２の側部を覆う部分と、複合トレンチＴＲ２の底部を部分的に覆う部分とを有している。また本実施の形態においては、ゲート電極３０は、上記部分に加えて、複合トレンチＴＲ２の側部においてゲート絶縁膜２０上に設けられた部分も有している。ゲート絶縁膜２０は複合トレンチＴＲ２の側部上においてゲート電極３０を半導体層１０から絶縁している。またゲート絶縁膜２０は、複合トレンチＴＲ２内においてゲート電極３０の底面を半導体層１０から絶縁している。よって本実施の形態においては、複合トレンチＴＲ２がｎソース領域１３とｐベース領域１２とｎ-ドリフト領域１１とに面する側部を有し、この側部を覆うゲート絶縁膜２０と、それによって複合トレンチＴＲ２の側部から絶縁されたゲート電極３０とが設けられている。この構造により本実施の形態においては、ＭＯＳトレンチＴＲ１だけでなく、複合トレンチＴＲ２の側部にも、ＭＯＳＦＥＴ素子のトレンチゲートとしての機能が設けられている。
ドレイン電極３１はｎ-ドリフト領域１１に電気的に接続されている。具体的には、ドレイン電極３１は、基板１の他方面（図１における下面）上にオーミック接合されることによって基板１を介してｎ-ドリフト領域１１に電気的に接続されている。
ソース電極３２は、ドレイン電極３１から離れて設けられており、本実施の形態においては、基板１の一方面（図１における上面）上に設けられている。具体的には、ソース電極３２はＭＯＳ領域ＲＧ１において、ＭＯＳトレンチＴＲ１および複合トレンチＴＲ２の外で、ｎソース領域１３およびｐベース領域１２にオーミック接続されている。またソース電極３２は、複合トレンチＴＲ２内に配置された部分を有しており、複合トレンチＴＲ２の底部上でｐ保護拡散領域１４にオーミック接続されている。前述したようにｐ保護拡散領域１４のうちＭＯＳ領域ＲＧ１内の部分とコンタクト領域ＲＧ２内の部分とは互いにつながっているので、ｐ保護拡散領域１４のうち複合トレンチＴＲ２の底部上でソース電極３２にオーミック接続された部分と、ｐ保護拡散領域１４のうちＭＯＳトレンチＴＲ１の底部近傍に配置された部分とは互いにつながっている。よって、ｐ保護拡散領域１４のうちＭＯＳ領域ＲＧ１に含まれる部分は、ｐ保護拡散領域１４のうちコンタクト領域ＲＧ２に含まれる部分を介して、ソース電極３２にオーミック接続されている。以上のように、コンタクト領域ＲＧ２は、ソース電極３２とｐ保護拡散領域１４とを互いにオーミック接続する機能を有している。これによりｐ保護拡散領域１４の電位はおおよそソース電極３２の電位と同様とされる。
層間絶縁膜２１は、ＭＯＳトレンチＴＲ１の開口においてゲート電極３０とソース電極３２とを互いに絶縁している。層間絶縁膜２１には、ＭＯＳ領域ＲＧ１においてｎソース領域１３およびｐベース領域１２を露出するソースコンタクトホールＣＨ１が設けられている。ソースコンタクトホールＣＨ１を通ってソース電極３２はｎソース領域１３およびｐベース領域１２に達している。
また本実施の形態においては、層間絶縁膜２１は複合トレンチＴＲ２の外からその底部に達する部分を有しており、これにより複合トレンチＴＲ２内においてゲート電極３０とソース電極３２とが互いに絶縁されている。言い換えると、複合トレンチＴＲ２内において層間絶縁膜２１がソース電極３２のゲート電極３０に面する側面を覆っており、これにより複合トレンチＴＲ２内においてゲート電極３０とソース電極３２とが互いに絶縁されている。また層間絶縁膜２１には、コンタクト領域ＲＧ２において複合トレンチＴＲ２の底部上でｐ保護拡散領域１４およびｎ-ドリフト領域１１を露出するトレンチ内コンタクトホールＣＨ２が設けられている。トレンチ内コンタクトホールＣＨ２を通ってソース電極３２はｐ保護拡散領域１４に達している。
ショットキー電極３４は複合トレンチＴＲ２の底部上でトレンチ内コンタクトホールＣＨ２内においてｎ-ドリフト領域１１にショットキー接続されている。本実施の形態においては断面視（図１）でｐ保護拡散領域１４は、複合トレンチＴＲ２の底部の一方端および他方端（図１における右端および左端）のそれぞれを覆う第１の部分および第２の部分（図１における右部および左部）を有している。これら第１および第２の部分の間でショットキー電極３４はｎ-ドリフト領域１１にショットキー接続されている。ソース電極３２とｐ保護拡散領域１４との間のオーミック抵抗を低減するためには、複合トレンチＴＲ２の底部のうちショットキー電極３４によって覆われていない部分の全体にｐ保護拡散領域１４が設けられていることが好ましい。
ソース電極３２は複合トレンチＴＲ２内においてショットキー電極３４に接している。これによりショットキー電極３４はソース電極３２と短絡されている。なおソース電極３２とショットキー電極３４とは、他の方法によって短絡されていてもよい。
なお本実施の形態においては、ＭＯＳ領域ＲＧ１（図２）が四角形状を有しており、これによりゲート電極３０が格子状に配置されている。これに対応してｐ保護拡散領域１４も格子状に配置されている。しかしながら、ＭＯＳ領域ＲＧ１は四角形状以外の多角形状を有していてもよく、たとえば六角形状を有していてもよい。この場合、ゲート電極はハニカム状に配置され、それに対応してｐ型保護拡散領域もハニカム状に配置され得る。またＭＯＳ領域ＲＧ１は多角形状以外の形状を有していてもよく、たとえば櫛型形状を有していてもよい。
（製造方法）
次に、ＭＯＳＦＥＴ９１の製造方法について、以下に説明する。
図３を参照して、まず基板１上に半導体層１０が形成される。この時点では、半導体層１０の全体が、上述したｎ-ドリフト領域１１に対応する導電型および不純物濃度を有する。具体的には、ポリタイプ４Ｈを有するｎ型ＳｉＣ基板の（０００１）面上において、ドナー不純物が添加されながらＳｉＣのエピタキシャル成長が行われる。エピタキシャル成長は、たとえばＣＶＤ（化学気相堆積：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により行い得る。半導体層１０の不純物濃度は、基板１の不純物濃度よりも低くされ、たとえば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度とされる。半導体層１０の厚さは、たとえば５〜１００μｍ程度とされる。
図４を参照して、次に選択的なイオン注入により半導体層１０の一部へ不純物が添加されることで、ｐベース領域１２が形成される。不純物が添加されなかった部分は、そのまま最終的にｎ-ドリフト領域１１となる部分を含む。具体的には、まず半導体層１０の表面にフォトレジストなどにより注入マスクが形成される。このマスクを用いて、アクセプタ不純物であるＡｌがイオン注入により添加される。イオン注入の深さは、半導体層１０の厚さよりも小さく、たとえば０．５〜３μｍ程度である。また、イオン注入されるアクセプタ不純物の濃度は、半導体層１０中のドナー不純物の濃度よりも高く、たとえば１×１０17ｃｍ-3〜５×１０19ｃｍ-3程度である。イオン注入後、注入マスクは除去される。
図５を参照して、次に選択的なイオン注入によりｐベース領域１２の一部へ不純物が添加されることで、ｎソース領域１３が形成される。不純物が添加されなかった部分が、最終的なｐベース領域１２となる。具体的には、まずｐベース領域１２の表面にフォトレジストなどにより注入マスクが形成される。このマスクを用いて、ドナー不純物であるＮがイオン注入により添加される。イオン注入の深さは、ｐベース領域１２の厚さよりも小さくされる。また、イオン注入されるドナー不純物の濃度は、ｐベース領域１２中のアクセプタ不純物の濃度よりも高く、たとえば１×１０18ｃｍ-3〜１×１０21ｃｍ-3程度である。イオン注入後、注入マスクは除去される。
図６を参照して、次に半導体層１０にＭＯＳトレンチＴＲ１および複合トレンチＴＲ２が形成される。本実施の形態においては両者が同じ深さを有するので、両者を一括して形成し得る。具体的には、まず半導体層１０の表面上に、ＭＯＳトレンチＴＲ１および複合トレンチＴＲ２に対応する開口を有するエッチングマスクが形成される。エッチングマスクは、たとえばフォトレジストまたはＳｉＯ２により形成し得る。このエッチングマスクを用いたエッチングによりＭＯＳトレンチＴＲ１および複合トレンチＴＲ２が形成される。エッチング後、エッチングマスクは除去される。
図７を参照して、次に選択的なイオン注入により、ＭＯＳトレンチＴＲ１の底部と、複合トレンチＴＲ２の底部の一部との上で、ｎ-ドリフト領域１１へ不純物が添加される。これによりｐ保護拡散領域１４が形成される。具体的には、まず半導体層１０の表面にフォトレジストなどにより注入マスクが形成される。このマスクを用いて、アクセプタ不純物であるＡｌがイオン注入により添加される。イオン注入されるアクセプタ不純物の濃度は、ｎ-ドリフト領域１１中のドナー不純物の濃度よりも高く、たとえば１×１０17ｃｍ-3〜１×１０19ｃｍ-3程度である。
ｐ保護拡散領域１４は、複合トレンチＴＲ２の底部に接するように複合トレンチＴＲ２の底部に部分的に形成される。すなわちｐ保護拡散領域１４は、複合トレンチＴＲ２の底部に部分的にのみ形成され、底部の一部はｎ-ドリフト領域１１によって形成されたまま保たれる。ｐ保護拡散領域１４はＭＯＳトレンチＴＲ１の底部にも接するように形成されることが好ましいが、ＭＯＳトレンチＴＲ１の底部に接していなくてもＭＯＳトレンチＴＲ１の下方に形成されていればＭＯＳトレンチＴＲ１の底部のゲート絶縁膜２０（図１）の電界を緩和する効果は、ある程度得られる。
次に、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００〜１９００℃で、３０秒〜１時間にわたって、アニールが行われる。このアニールにより、イオン注入された不純物が電気的に活性化される。
図８を参照して、次に、半導体層１０の表面が熱酸化される。これにより、所望の厚さのゲート絶縁膜２０としての酸化珪素膜が形成される。
図９を参照して、次に、まずゲート絶縁膜２０の上に、導電性を有する多結晶珪素膜が減圧ＣＶＤ法により形成される。この多結晶珪素膜をパターニングすることによりゲート電極３０が形成される。
図１０を参照して、次に、まず層間絶縁膜２１が減圧ＣＶＤ法により成膜される。続いて、層間絶縁膜２１がパターニングされることにより、ソースコンタクトホールＣＨ１およびトレンチ内コンタクトホールＣＨ２が形成される。
図１１を参照して、次に、トレンチ内コンタクトホールＣＨ２内で複合トレンチＴＲ２の底部上に部分的にショットキー電極３４が、ｎ-ドリフト領域１１にショットキー接合されるように形成される。本実施の形態のようにｎ型を有するｎ-ドリフト領域１１上にショットキー電極が形成される場合、その材料としては、Ｔｉ、ＭｏまたはＮｉなどが好ましい。
図１２を参照して、次に、層間絶縁膜２１およびショットキー電極３４が設けられた半導体層１０上にソース電極３２が形成される。ソース電極３２は、ソースコンタクトホールＣＨ１およびトレンチ内コンタクトホールＣＨ２において半導体層１０にオーミック接合される。
再び図１を参照して、次に、基板１の他方面（図１における下面）上にドレイン電極３１が形成される。以上により、ＭＯＳＦＥＴ９１が得られる。
なお上記方法においてはソース電極３２とショットキー電極３４とが個別に作製されるが、これらが同一材料で連続して形成されてもよい。あるいは、ソース電極３２とショットキー電極３４とが別材料から作られつつ、それらの境界において材料が連続的に変化してもよい。
またｐベース領域１２およびｎソース領域１３を形成するためのイオン注入工程の順番は逆にされてもよい。
（動作）
次にＭＯＳＦＥＴ９１の動作について、以下に説明する。
ゲート電極３０にしきい値電圧以上の正電圧が印加されると、ゲート電極３０の側面のｐベース領域１２（チャネル領域）に反転チャネル層が形成される。この反転チャネル層は、ｎソース領域１３からｎ-ドリフト領域１１へとキャリアとしての電子が流れる経路となる。反転チャネル層を通ってｎソース領域１３からｎ-ドリフト領域１１へ流れ込んだ電子は、ドレイン電極３１の正電圧により生じた電界に従い、基板１を通過してドレイン電極３１に到達する。その結果、ＭＯＳＦＥＴ９１は、ドレイン電極３１からソース電極３２へと電流を流すことができるようになる。この状態がＭＯＳＦＥＴ９１のオン状態である。
一方、ゲート電極３０にしきい値電圧よりも低い電圧が印加されているときは、チャネル領域に反転チャネルが形成されないため、ドレイン電極３１とソース電極３２との間には電流が流れない。この状態がＭＯＳＦＥＴのオフ状態である。オフ状態にあるＭＯＳＦＥＴ９１に高電圧が印加されると、ＭＯＳトレンチＴＲ１および複合トレンチＴＲ２の底部においてゲート絶縁膜２０に高電界が印加され得る。本実施の形態ではｐ保護拡散領域１４によりオフ状態においてゲート絶縁膜２０に印加される電界が緩和される。
さらに、ソース電極３２の電位よりも低い電位がドレイン電極３１にＭＯＳＦＥＴ９１の外部から印加されると、言い換えればＭＯＳＦＥＴ９１に逆起電圧が印加されると、ソース電極３２からドレイン電極３１に向かって還流電流が流れる還流状態が生じる。還流状態においては、ドレイン電極３１に高電圧が印加され、それによりＭＯＳトレンチＴＲ１および複合トレンチＴＲ２の底部においてゲート絶縁膜２０に高電界が印加され得る。本実施の形態ではｐ保護拡散領域１４により、ゲート絶縁膜２０に印加される電界が還流状態においても緩和される。
還流状態においては、ショットキー電極３４によるショットキー接合に順方向の電界（順バイアス）が印加されることで、ショットキー電極３４からドレイン電極３１へ、電子電流からなるユニポーラ電流が流れる。順バイアスが小さいときは、還流ダイオードの還流電流成分はこのユニポーラ成分のみである。ショットキー電極３４を通って流れる電子電流の密度が大きくなると、ユニポーラ電流が流れるショットキー電極３４下方のｎ-ドリフト領域１１における電圧降下が大きくなる。よってｎ-ドリフト領域１１の電位は、オーミック接合によってソース電極３２の電位とほぼ同じ電位を有するｐ保護拡散領域１４の電位に対して低くなる。この結果、ｐ保護拡散領域１４とｎ-ドリフト領域１１との間のｐｎ接合に印加される順バイアスが大きくなる。この順バイアスがｐｎ接合の拡散電位を超えたときに、ｐ保護拡散領域１４からｎ-ドリフト領域１１に向かって正孔（ホール）の注入が生じる。すなわち、ｐ保護拡散領域１４とｎ型のｎ-ドリフト領域１１とによる寄生ｐｎダイオードが動作することで、少数キャリアの注入（バイポーラ動作）が生じる。つまり、還流ダイオードの電流成分として、ユニポーラ電流だけでなくバイポーラ電流が加わる。この現象が生じるしきい値電流がＭＯＳＦＥＴ９１の最大ユニポーラ電流である。
（比較例）
図１３を参照して、比較例のＭＯＳＦＥＴ９０においては、ＭＯＳＦＥＴ９１（図１）と異なり、複合トレンチＴＲ２が設けられておらず、ショットキー電極３４はｎ-ドリフト領域１１の最表面上に配置されている。言い換えれば、ショットキー電極３４が、ＭＯＳトレンチＴＲ１の開口部の高さに配置されている。これに伴って、ショットキー電極３４によって構成されるショットキーバリアダイオードの電流経路には、ＭＯＳトレンチＴＲ１の深さに応じた抵抗成分が発生する。特に、ｎ-ドリフト領域１１中を通る電流経路のうちショットキー電極３４のすぐ下方の、ｐベース領域１２によって挟まれた部分ＳＱは、ｐベース領域１２から延びる空乏層による狭窄を受ける。よってこの部分の存在による抵抗成分の増大は特に大きい。ショットキーバリアダイオードの電流経路の抵抗成分が大きくなるほど、ショットキーバリアダイオードのオン抵抗が増大し、その結果、寄生ｐｎダイオードによる電流が流れ始めやすくなる。よって最大ユニポーラ電流が小さくなる。
これに対して本実施の形態のＭＯＳＦＥＴ９１（図１）においては、ショットキー電極３４がｎ-ドリフト領域１１に複合トレンチＴＲ２の底部で接合されている。言い換えれば、ショットキー電極３４が、複合トレンチＴＲ２の底部の高さに配置されている。よって、ショットキー電極３４によって構成されるショットキーバリアダイオードの電流経路は、ｐ保護拡散領域１４による寄生ｐｎダイオードの電流経路と同様に、トレンチの深さに応じた抵抗成分を有しない。特に、電流経路がｐベース領域１２によって狭窄されないことで、抵抗成分の増大が避けられる。ショットキーバリアダイオードの電流経路の抵抗成分が抑えられるほど、ショットキーバリアダイオードのオン抵抗が減少し、その結果、寄生ｐｎダイオードによる電流が流れ始めにくくなる。よって、最大ユニポーラ電流が大きくなる。
（効果のまとめ）
本実施の形態のＭＯＳＦＥＴ９１によれば、第１に、ＭＯＳＦＥＴ９１がオフ状態のとき、ｎ-ドリフト領域１１とｐ保護拡散領域１４との間のｐｎ接合から空乏層が延びることにより、ＭＯＳトレンチＴＲ１の底部においてゲート絶縁膜２０に加わる電界が緩和される。これにより、オフ状態におけるゲート絶縁膜２０の絶縁破壊を防止することができる。第２に、ショットキー電極３４がｎ-ドリフト領域１１に複合トレンチＴＲ２の底部上でショットキー接続されている。これにより、ショットキー電極３４がトレンチの外部においてｎ-ドリフト領域１１にショットキー接続される場合と異なり、ｎ-ドリフト領域１１とｐ保護拡散領域１４とによる寄生ｐｎダイオードの電流経路と同様に、ショットキーバリアダイオードの電流経路は、複合トレンチＴＲ２の深さに対応した抵抗成分を有しない。これにより、ショットキー電極３４によってＭＯＳＦＥＴ９１に内蔵されるショットキーバリアダイオードの最大ユニポーラ電流を大きくすることができる。以上から、オフ状態におけるゲート絶縁膜２０の絶縁破壊を防止することができ、かつ内蔵ショットキーバリアダイオードの最大ユニポーラ電流を大きくすることができる。
最大ユニポーラ電流が大きいことにより、ユニポーラ電流のみからなる還流電流の電流容量を大きくすることができる。これにより、大きな還流電流が流れても、バイポーラ電流が流れないか、またはその大きさが抑制される。これよりリカバリ損失が抑えられる。よってＭＯＳＦＥＴ９１における電力損失を抑えることができる。
ｐ保護拡散領域１４はソース電極３２とオーミックに接続されている。これにより、ＭＯＳＦＥＴ９１のスイッチング動作時においてもｐ保護拡散領域１４の電位が安定化される。よってターンオフなどのスイッチング動作時におけるゲート絶縁膜２０の絶縁破壊の発生を抑制することができる。
スイッチング動作時には、ドレイン電極３１の電圧が急激に上昇するため、ｐ保護拡散領域１４とｎ-ドリフト領域１１との間の寄生容量を介して変位電流がｐ保護拡散領域１４を流れる。このときｐ保護拡散領域１４など変位電流が流れる経路の抵抗成分によって電圧降下が生じる。この電圧降下が大きくなると、ゲート絶縁膜２０の絶縁破壊またはリーク電流の発生など、ゲート絶縁膜２０の信頼性の低下につながる現象が生じやすくなる。これを防止するためには、変位電流が流れる経路の抵抗値を小さくすることが有効である。
図１および図２に示された構成においては、格子状のゲート電極３０により規定される区画（セル）の少なくとも１つが、ソース電極３２とｐ保護拡散領域１４との間を接続するコンタクトを設けるためのコンタクト領域ＲＧ２として用いられている。これによりソース電極３２とｐ保護拡散領域１４との間の接触面積を大きくとることができる。よってソース電極３２とｐ保護拡散領域１４との間の抵抗値が小さくなる。よってｐ保護拡散領域１４からソース電極３２へと流れる変位電流の経路の抵抗値が小さくなる。よって、変位電流に起因するゲート絶縁膜２０の破壊をより確実に防止することができる。
コンタクト領域ＲＧ２内のｐ保護拡散領域１４がその周囲のＭＯＳ領域ＲＧ１内のすべてのｐ保護拡散領域１４とつながっているので、格子状のゲート電極３０で規定される区画の少なくとも１つをコンタクト領域ＲＧ２のために用いれば、ｐ保護拡散領域１４全体をソース電極３２にオーミック接続することができる。ただし、多くのＭＯＳＦＥＴセルを有する装置においては、各ＭＯＳＦＥＴセルからコンタクト領域ＲＧ２までの距離が過度に長くならないように、単数ではなく複数のコンタクト領域ＲＧ２が設けられることが好ましい。その場合、ＭＯＳＦＥＴ９１における電流の経路がなるべく均一になるように、コンタクト領域ＲＧ２は等間隔に配置されることが好ましい。
また本実施の形態によれば、ＭＯＳトレンチＴＲ１の大きさと、複合トレンチＴＲ２の大きさとを個別に最適化することができる。第１に、複合トレンチＴＲ２の大きさの調整によってソース電極３２とｐ保護拡散領域１４との間の接触面積を最適化することができる。これにより、ｐ保護拡散領域１４へのソース電極３２のコンタクト抵抗を、必要に応じて小さくすることができる。よってｐ保護拡散領域１４からソース電極３２へと流れる変位電流の経路の抵抗値を十分に小さくすることができる。よって、変位電流に起因するゲート絶縁膜２０の破壊をより確実に防止することができる。これによりＭＯＳＦＥＴ９１の耐電圧が高められる。第２に、ＭＯＳトレンチＴＲ１の大きさの最適化によってＭＯＳトレンチＴＲ１のセルピッチ（トレンチの幅）を十分に小さくすることができる。これにより、ＭＯＳＦＥＴ９１の単位面積当たりのオン電流の密度を高めることができる。よって、ＭＯＳＦＥＴ９１の電流容量を大きくすることができる。以上のように本実施の形態によれば、電流容量を確保しつつ、耐電圧を高めることができる。
また、図１に示すように、ＭＯＳトレンチＴＲ１だけでなく、複合トレンチＴＲ２の側部にもＭＯＳＦＥＴ構造が設けられる。これにより、複合トレンチＴＲ２にＭＯＳＦＥＴ構造が設けられない場合に比して、ＭＯＳＦＥＴ９１の電流容量を大きくすることができる。なお、複合トレンチＴＲ２内のＭＯＳ構造は省略されてもよく、この場合、複合トレンチＴＲ２中の構造を簡素化することができる。
またｐ保護拡散領域１４（図１）は、複合トレンチＴＲ２の底部の一方端および他方端のそれぞれを覆う第１の部分および第２の部分を有している。これにより、複合トレンチＴＲ２の底部の一方端および他方端の両方での電界を効果的に緩和することができる。よって、複合トレンチＴＲ２の側部に設けられたＭＯＳＦＥＴ構造を構成するゲート絶縁膜２０の絶縁破壊を、より確実に防止することができる。
ｎ-ドリフト領域１１がワイドバンドギャップ半導体から作られている場合、ｎ-ドリフト領域１１自体の耐電圧が高いことから、ｎ-ドリフト領域１１がＳｉなどの非ワイドバンドギャップ半導体から作られている場合に比して、オフ状態においてｎ-ドリフト領域１１に高い電界（たとえば約１０倍）が印加され得る。その場合、ＭＯＳトレンチＴＲ１の底部においてゲート絶縁膜２０に高い電界が印加される。この高電界に起因したゲート絶縁膜２０の絶縁破壊の発生をｐ保護拡散領域１４によって効果的に抑制することができる。
またｎ-ドリフト領域１１がワイドバンドギャップ半導体から作られている場合は、ｎ-ドリフト領域１１がＳｉなどの非ワイドバンドギャップ半導体から作られている場合と異なり、スイッチング動作時におけるゲート絶縁膜２０の信頼性が問題となり得る。これは、第１に、変位電流が流れる経路の抵抗が大きいことによる。第２に、Ｓｉを用いたＭＯＳＦＥＴと同じスイッチング速度でのスイッチング動作時に生じる変位電流が大きいことによる。たとえば、耐電圧の性能を変えずに半導体材料をＳｉからＳｉＣに変更した場合、空乏容量が約１０倍大きくなるため、それに対応して変位電流も大幅に大きくなる。本実施の形態によれば、前述したように変位電流が流れる経路の抵抗値を小さくすることができるので、ワイドバンドギャップ半導体を用いた場合においても、高速スイッチング動作時におけるゲート絶縁膜２０の信頼性をより確実に保つことができる。
またＭＯＳトレンチＴＲ１の深さと複合トレンチＴＲ２の深さとが同じであることにより、両者を一括して形成することができる。またＭＯＳトレンチＴＲ１の深さと複合トレンチＴＲ２の深さとが同程度の場合、複合トレンチＴＲ２の底部のｐ保護拡散領域１４から、近傍のＭＯＳトレンチＴＲ１の底部のゲート絶縁膜２０へと、空乏層が到達しやすい。よって、複合トレンチＴＲ２と隣り合うＭＯＳトレンチＴＲ１の底部において、ゲート絶縁膜２０に印加される電界がさらに緩和される。よってゲート絶縁膜２０の絶縁破壊をより確実に防止することができる。
ただし、ＭＯＳトレンチＴＲ１の深さと複合トレンチＴＲ２の深さとは互いに異なっていてもよく、この場合、ＭＯＳトレンチＴＲ１と複合トレンチＴＲ２とが個別の工程で形成されればよい。複合トレンチＴＲ２の深さがＭＯＳトレンチＴＲ１の深さより浅くても、ｐベース領域１２の表面より深く形成されさえしていれば、ｐベース領域１２の表面の高さ、すなわちトレンチ開口部の高さにショットキー電極３４が形成される場合（図１３：比較例）と比較して最大ユニポーラ電流を増大する効果が得られる。複合トレンチＴＲ２がＭＯＳトレンチＴＲ１よりも深い場合には、最大ユニポーラ電流をより大きくする効果が得られる。ただしショットキー電極３４の位置が深過ぎると、ショットキー電極３４がドレイン電極３１に近くなるので、ショットキー電極３４の耐電圧あるいはＭＯＳＦＥＴの耐電圧の低下につながる。最大ユニポーラ電流を十分に大きくしつつ耐電圧を確保するためには、複合トレンチＴＲ２の底部の位置、すなわちショットキー電極３４のショットキー接続の位置、は、ＭＯＳトレンチＴＲ１の底部より深いことが好ましく、またＭＯＳトレンチＴＲ１の底部に配置されたｐ保護拡散領域１４よりも浅いことが好ましい。
ＭＯＳトレンチＴＲ１は、図１に示すように、ｐ保護拡散領域１４の幅と同じ幅を有していてよい。これにより、ｐ保護拡散領域１４を容易に形成することができる。
なお上記においては、ＭＯＳトレンチＴＲ１が平面視で格子状（図１４）の配置を有する場合について説明した。言い換えれば、ＭＯＳトレンチＴＲ１が、一の方向（図中、横方向）において平行に延びる複数のパターンと、この方向に直交する方向（図中、縦方向）において平行に延びる複数のパターンとを有する場合について説明した。しかしながら、他の配置が用いられてもよい。たとえば、平面視で千鳥格子状の配置を有するＭＯＳトレンチＴＲ１Ｚ（図１５）が用いられてもよい。千鳥格子状の配置を有するＭＯＳトレンチＴＲ１Ｚは、一の方向（図中、横方向）において平行に延びる複数のパターンと、この方向に直交する方向（図中、縦方向）において千鳥状に延びる複数のパターンとを有している。また、たとえば、平面視で櫛状の配置を有するＭＯＳトレンチＴＲ１Ｓ（図１６）が用いられてもよい。櫛状の配置を有するＭＯＳトレンチＴＲ１Ｓは、互いに平行に延びる複数の櫛歯パターンを有している。なお、櫛歯パターンの各々の端部（図示せず）をつなぐパターンが設けられていてもよい。また、たとえば、平面視で六角形状の配置を有するＭＯＳトレンチ（図示せず）が用いられてもよい。
＜実施の形態２＞
図１７を参照して、本実施の形態におけるＭＯＳＦＥＴ９２（電力用半導体装置）は、実施の形態１においてｎ-ドリフト領域１１ｄ（図１）が配置されていた領域に、ｎ型のｎ領域１１Ａ（第１の半導体領域）を有している。ｎ領域１１Ａは、ｎ-ドリフト領域１１e（ドリフト領域）と、ｎ+高濃度領域１１ｈ（高濃度領域）とを有している。
ｎ+高濃度領域１１ｈは、ショットキー電極３４に接している。ｎ+高濃度領域１１ｈの実効的な不純物濃度は、ｎ-ドリフト領域１１ｅの不純物濃度よりも高く、たとえば１×１０17ｃｍ-3〜１×１０19ｃｍ-3程度である。好ましくは、ｎ+高濃度領域１１ｈの実効的な不純物濃度は、ｐ保護拡散領域１４の実効的な不純物濃度よりも低い。ここで「実効的な不純物濃度」とは、アクセプタ濃度とドナー濃度との差分の絶対値を意味する。好ましくは、ｎ+高濃度領域１１ｈは、基板１から離れている。
ｎ-ドリフト領域１１eは、ｎ領域１１Ａのうちｎ+高濃度領域１１ｈ以外の領域である。ｎ-ドリフト領域１１eは、実施の形態１におけるｎ-ドリフト領域１１ｄと同様の不純物濃度を有していてよい。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
ショットキー電極３４によって構成された内蔵ショットキーバリアダイオードの電流経路は、複合トレンチＴＲ２の底部に設けられたｐ保護拡散領域１４の開口部を通る。前述したＭＯＳＦＥＴ９１（図１：実施の形態１）においては、この開口部に、低い不純物濃度を有するｎ-ドリフト領域１１ｄが配置されている。この場合、還流状態において、ｐ保護拡散領域１４から開口部内へ空乏層が延びやすく、その結果、開口部を通る電流経路が狭窄されることに起因して最大ユニポーラ電流が小さくなる。このため、十分な最大ユニポーラ電流を確保するためには、ｐ保護拡散領域１４の開口部を大きくしなければならない。この結果、ＭＯＳＦＥＴ９１の面積が大きくなる。
これに対して本実施の形態によれば、ｐ保護拡散領域１４の開口部内に、ショットキー電極３４に接するｎ+高濃度領域１１ｈが設けられる。これにより、内蔵ショットキーバリアダイオードの電流経路の抵抗成分を低減することができる。よって、ＭＯＳＦＥＴ９２の面積を抑えつつ、内蔵ショットキーバリアダイオードの最大ユニポーラ電流をより大きくすることができる。
ｎ+高濃度領域１１ｈの不純物濃度がｐ保護拡散領域１４の不純物濃度よりも低い場合、ショットキー電極３４近傍に過度に高い電界が加わることが避けられる。これにより、ＭＯＳＦＥＴ９２の信頼性を高めることができる。
＜実施の形態３＞
図１８を参照して、本実施の形態におけるＭＯＳＦＥＴ９３（電力用半導体装置）は、ｎ+高濃度領域１１ｈに代わりｎ+高濃度領域１１ｉを有している。ｎ+高濃度領域１１ｉは、ショットキー電極３４に接する箇所から、ｐ保護拡散領域１４の下方へと延びている。言い換えれば、ｎ+高濃度領域１１ｉは、ショットキー電極３４に接する箇所から、ｐ保護拡散領域１４によって複合トレンチＴＲ２の底部と隔てられた箇所へと延びている。
なお、上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、ｎ+高濃度領域１１ｉは、ショットキー電極３４に接する箇所から、ｐ保護拡散領域１４によって複合トレンチＴＲ２の底部と隔てられた箇所へと延びている。これにより、ショットキー電極３４に接する箇所から、ｐ保護拡散領域１４によって複合トレンチＴＲ２の底部と隔てられた箇所へと拡がる電流経路の電気抵抗が小さくなる。これにより、複合トレンチＴＲ２の底部に設けられたｐ保護拡散領域１４の開口部を大きくすることなく、内蔵ショットキーバリアダイオードの最大ユニポーラ電流を大きくすることができる。
＜実施の形態４＞
図１９は、本実施の形態におけるＭＯＳＦＥＴ９４（電力用半導体装置）の構成を概略的に示す部分平面図である。図２０〜図２２のそれぞれは、図１９の線ＸＸ−ＸＸ、線ＸＸＩ−ＸＸＩおよび線ＸＸＩＩ−ＸＸＩＩに沿う概略断面図である。なお、図１９においては、ソース電極３２および層間絶縁膜２１の図示を省略している。
ＭＯＳＦＥＴ９４は、コンタクト領域ＲＧ２（図１：実施の形態１）に代わりコンタクト領域ＲＧ２Ｒを有している。コンタクト領域ＲＧ２Ｒには、複合トレンチＴＲ２に代わり複合トレンチＴＲ２Ｒが設けられている。コンタクト領域ＲＧ２Ｒの形状、すなわち複合トレンチＴＲ２Ｒの概形、は、長方形状を有している。よって、コンタクト領域ＲＧ２Ｒおよび複合トレンチＴＲ２Ｒの各々は、この長方形状の長辺に沿った長手方向（図中、横方向）と、この長方形状の短辺に沿った幅方向（図中、縦方向）とを有している。
コンタクト領域ＲＧ２Ｒの、幅方向に沿った断面は、長手方向における断面位置に依存して、異なる構造を有している。このことについて、以下に詳しく説明する。
線ＸＸ−ＸＸ（図１９）に沿う断面（図２０）には、トレンチ内コンタクトホールＣＨ２を介してソース電極３２がｐ保護拡散領域１４にオーミック接続された領域が存在している。よってこの領域は、ｐ保護拡散領域１４をソース電位に接地する機能を有している。線ＸＸＩ−ＸＸＩ（図１９）に沿う断面（図２１）には、トレンチ内コンタクトホールＣＨ２を介してショットキー電極３４がｐ保護拡散領域１４に接続された領域が存在している。ここで、ショットキー電極３４は、ｎ型半導体に対するショットキー接合を形成する一方、ｐ型半導体に対してはオーミック接合を形成するものである。このため、ソース電極３２は、ショットキー電極３４を介してｐ保護拡散領域１４にオーミック接続されている。よって線ＸＸＩ−ＸＸＩ近傍の領域も、線ＸＸ−ＸＸ近傍の領域と同様、ｐ保護拡散領域１４をソース電位に接地する機能を有している。
一方で、線ＸＸＩＩ−ＸＸＩＩ（図１９）に沿う断面（図２２）には、ｐ保護拡散領域１４の開口部においてｎ-ドリフト領域１１にショットキー電極３４がショットキー接続された領域が存在している。よってこの領域は、内蔵ショットキーバリアダイオードとしての機能を有している。
以上のように、ｐ保護拡散領域１４の接地機能を有する領域と、内蔵ショットキーバリアダイオードの機能を有する領域とが、長手方向において交互に配置されている。言い換えれば、複合トレンチＴＲ２Ｒには長手方向において、ソース電極３２がｐ保護拡散領域１４にオーミック接続された領域と、ショットキー電極３４がｎ-ドリフト領域１１にショットキー接続された領域とが交互に配置されている。
なお上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
前述した実施の形態１によれば、トレンチ内コンタクトホールＣＨ２（図１）において、図２に示すように、ショットキー電極３４はその周囲全てをｐ保護拡散領域１４に囲まれている。このため、ｐ保護拡散層１４形成時のマスクとショットキー電極３４形成時のマスクとの相対的な位置が高精度に管理されないと、内蔵ショットキーバリアダイオードとしての機能を実際に有する領域の面積が変化したり、ドレイン−ソース間のリークが生じたりする恐れがある。
これに対して本実施の形態の構造によれば、上述したように、ソース電極３２がｐ保護拡散領域１４にオーミック接続された領域と、ショットキー電極３４がｎ-ドリフト領域１１にショットキー接続された領域とが交互に配置されている。言い換えれば、ｐ保護拡散層を接地するための領域と、ショットキーバリアダイオードを形成するための領域とが、互いに区分されている。よって、フォトリソグラフィ工程におけるマスクずれに対する許容度を大きくすることができる。
なお、図１９においてはコンタクト領域ＲＧ２Ｒが１つだけ示されているが、コンタクト領域ＲＧ２Ｒの数は任意であり、たとえば、複数のコンタクト領域ＲＧ２Ｒが、長手方向および幅方向の少なくともいずれかにおいて周期的に配置されてもよい。また、ｎ-ドリフト領域１１に代わり、ｎ領域１１Ａ（図１７または図１８：実施の形態２または３）が設けられてもよい。また、実施の形態１の場合と同様に、ＭＯＳトレンチＴＲ１は、格子状の配置（図１４）を有するものに限定されるわけではなく、たとえば、千鳥格子状の配置（図１５）、櫛状の配置（図１６）、または六角形状の配置が用いられてもよい。
（変形例）
図２３を参照して、変形例のＭＯＳＦＥＴ９４Ｓ（電力用半導体装置）は、コンタクト領域ＲＧ２Ｓを有している。コンタクト領域ＲＧ２Ｓには複合トレンチＴＲ２Ｓ（第２のトレンチ）が設けられている。コンタクト領域ＲＧ２Ｓは、前述したコンタクト領域ＲＧ２Ｒを、その長辺方向において延長したものであり、長辺方向の端にＭＯＳ領域ＲＧ１が存在していない。よって、コンタクト領域ＲＧ２Ｓの形状、すなわち複合トレンチＴＲ２Ｓの概形、は、ストライプ形状を有している。言い換えれば、複合トレンチＴＲ２Ｓは、平面視でストライプ状の配置を有している。よって、コンタクト領域ＲＧ２Ｓおよび複合トレンチＴＲ２Ｓの各々は、このストライプ形状の延在方向に沿った長手方向（図中、横方向）と、それに垂直な幅方向（図中、縦方向）とを有している。図中、ＭＯＳトレンチＴＲ１は、縦方向に沿って延びる部分と横方向に沿って延びる部分とを有しており、複合トレンチＴＲ２Ｓのストライプ形状の延在方向は、ＭＯＳトレンチＴＲ１が延びる方向のひとつである横方向に沿っている。幅方向（図中、縦方向）において、ＭＯＳトレンチＴＲ１は、複合トレンチＴＲ２Ｓと異なる位置にのみ配置されている。
前述したＭＯＳＦＥＴ９４（図１９）においては、ＭＯＳ領域ＲＧ１の周期構造を乱さないようにするためには、コンタクト領域ＲＧ２Ｒの幅を、この周期構造に合わせて定める必要が生じる。具体的には、コンタクト領域ＲＧ２Ｒの幅を、この周期の整数倍に合わせる必要が生じる。この点で設計上の自由度が制限される。これに対して本変形例によれば、ＭＯＳ領域ＲＧ１の幅とコンタクト領域ＲＧ２Ｓの幅とを独立に決めることができる。このため、設計上の自由度が大きくなる。具体的には、ＭＯＳ領域ＲＧ１の幅を、オン抵抗、ドレイン−ソース間耐圧、ゲート絶縁膜２０にかかる電界から決定し、コンタクト領域ＲＧ２Ｓの幅を、ショットキーバリアダイオードの占有面積から決定することができる。たとえば、ショットキーバリアダイオードの占有面積をより大きくするためには、図２４に示されているように、単純にコンタクト領域ＲＧ２Ｓの幅を大きくするだけでよい。
なお長手方向において、コンタクト領域ＲＧ２Ｓの寸法は、ＭＯＳ領域ＲＧ１およびコンタクト領域ＲＧ２Ｓが形成される活性領域の寸法と同じであってもよいし、それより小さくともよい。
図２５を参照して、さらなる変形例のＭＯＳＦＥＴ９４Ｔ（電力用半導体装置）は、ＭＯＳ領域ＲＧ１（図２３）に代わり、ＭＯＳ領域ＲＧ１Ｓを有している。本変形例においては、コンタクト領域ＲＧ２Ｓだけでなく、ＭＯＳ領域ＲＧ１Ｓも、平面視でストライプ状の配置を有している。
本変形例においては、ＭＯＳトレンチＴＲ１および複合トレンチＴＲ２Ｓ（図２３）に代わり、ＭＯＳトレンチＴＲ１Ｐおよび複合トレンチＴＲ２Ｐが設けられている。ＭＯＳトレンチＴＲ１Ｐおよび複合トレンチＴＲ２Ｐは、それらが一体となることで、ストライプ状のトレンチＴＲＣを構成している。言い換えれば、トレンチＴＲＣの一部がＭＯＳトレンチＴＲ１Ｐであり、他部が複合トレンチＴＲ２Ｐである。
本変形例によれば、ＭＯＳ領域ＲＧ１Ｓの幅を小さくしやすい。なお、図示されているように、ＭＯＳ領域ＲＧ１Ｓの幅に比して、コンタクト領域ＲＧ２Ｓの幅が大きくされてもよい。これにより、ショットキーバリアダイオードとして機能する領域の面積を大きく確保することができる。
なお上記各実施の形態では、ドレイン電極３１が基板１の下面に配置される、いわゆる縦型ＭＯＳＦＥＴについて説明したが、電力用半導体装置は、ドレイン電極３１がｎ-ドリフト領域１１の上面に配置されるＲＥＳＵＲＦ型ＭＯＳＦＥＴなど、いわゆる横型ＭＯＳＦＥＴであってもよい。また上記各実施の形態ではＭＯＳＦＥＴについて説明したが、電力用半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）であってもよい。また電力用半導体装置はＭＩＳＦＥＴ以外のトランジスタであってもよく、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。ＩＧＢＴを構成するためには、たとえば、図１における基板１の導電型を、ｎ-ドリフト領域１１の導電型と異なるものであるｐ型とすればよい。その場合、ＭＯＳＦＥＴ９１におけるｎソース領域１３、ソース電極３２およびドレイン電極３１のそれぞれは、ＩＧＢＴにおけるエミッタ領域、エミッタ電極およびコレクタ電極に対応する。また上記各実施の形態では、ワイドバンドギャップ半導体としてＳｉＣを用いる場合について説明したが、窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなど、他のワイドバンドギャップ半導体が用いられてもよい。
本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
ＣＨ１ ソースコンタクトホール、ＣＨ２ トレンチ内コンタクトホール、ＲＧ１，ＲＧ１Ｓ ＭＯＳ領域、ＲＧ２，ＲＧ２Ｓ コンタクト領域、ＴＲ１，ＴＲ１Ｐ，ＴＲ１Ｓ，ＴＲ１Ｚ ＭＯＳトレンチ（第１のトレンチ）、ＴＲ２，ＴＲ２Ｐ 複合トレンチ（第２のトレンチ）、１ 基板、１０ 半導体層、１１ ｎ-ドリフト領域（第１の半導体領域）、１１Ａ ｎ領域（第１の半導体領域）、１１ｄ，１１ｅ ｎ-ドリフト領域（ドリフト領域）、１１ｈ，１１ｉ ｎ+高濃度領域（高濃度領域）、１２ ｐベース領域（第２の半導体領域）、１３ ｎソース領域（第３の半導体領域）、１４ ｐ保護拡散領域（第４の半導体領域）、２０ ゲート絶縁膜、２１ 層間絶縁膜、３０ ゲート電極、３１ ドレイン電極（第１の主電極）、３２ ソース電極（第２の主電極）、３４ ショットキー電極、９１〜９４，９４Ｓ，９４Ｔ ＭＯＳＦＥＴ（電力用半導体装置）。

Claims (9)

  1. 第１の導電型を有する第１の半導体領域と、
    前記第１の半導体領域上に設けられ、前記第１の導電型と異なる第２の導電型を有する第２の半導体領域と、
    前記第２の半導体領域上に設けられ、前記第２の半導体領域によって前記第１の半導体領域から隔てられ、前記第１の導電型を有する第３の半導体領域と、
    前記第１の半導体領域と接し、前記第２の半導体領域よりも深く設けられた部分を有し、前記第２の導電型を有する第４の半導体領域と、
    前記第３の半導体領域と前記第２の半導体領域と前記第１の半導体領域とに面する内面を有し、その第１トレンチ底部に前記第４の半導体領域を有する第１のトレンチ内に設けられ、前記第１のトレンチの前記内面を覆うゲート絶縁膜と、
    前記第１のトレンチ内で前記ゲート絶縁膜上に設けられたゲート電極と、
    前記第１の半導体領域に電気的に接続された第１の主電極と、
    前記第１の主電極から離れて設けられ、前記第３の半導体領域にオーミック接続され、前記第１の半導体領域および前記第４の半導体領域に面する第２トレンチ底部を有する第２のトレンチ内に配置された部分を有し、前記第２のトレンチの前記第２トレンチ底部上で前記第４の半導体領域にオーミック接続された第２の主電極と、
    前記第２の主電極と短絡され、前記第２のトレンチの前記第２トレンチ底部上で前記第１の半導体領域にショットキー接続されたショットキー電極と、
    を備え、
    前記第１のトレンチは、前記第１のトレンチの下部に設けられた前記第４の半導体領域の幅と同じ幅を有し、
    前記第２のトレンチは、前記第３の半導体領域と前記第２の半導体領域と前記第１の半導体領域とに面する側部を有し、前記ゲート絶縁膜は、前記第２のトレンチの前記側部を覆う部分を有し、前記ゲート電極は、前記第２のトレンチ内で前記ゲート絶縁膜上に設けられた部分を有し、
    前記第２のトレンチの前記第２トレンチ底部で前記ショットキー電極と接する前記第１の半導体領域は、前記第２のトレンチの前記第２トレンチ底部で前記第２の主電極とオーミック接続された前記第４の半導体領域に囲まれ、
    前記第２のトレンチは長手方向を有し、
    前記第２のトレンチには前記長手方向において、前記第２の主電極が前記第４の半導体領域にオーミック接続された領域と、前記ショットキー電極が前記第１の半導体領域にショットキー接続された領域とが交互に配置されており、
    前記第２の主電極によるショットキー接合に順方向の電界が印加された状態においては、前記ショットキー電極と前記第１の半導体領域との間のショットキー接合に順方向のユニポーラ電流が流れ、前記電界が大きくなることによって前記第１の半導体領域と前記第４の半導体領域との間のｐｎ接合に印加される順バイアスが前記ｐｎ接合の拡散電位を超えると、前記ユニポーラ電流だけでなく、前記ｐｎ接合にバイポーラ電流が流れる、電力用半導体装置。
  2. 前記第１の半導体領域は、
    ドリフト領域と、
    前記ショットキー電極に接し、前記ドリフト領域の不純物濃度よりも高い不純物濃度を有する高濃度領域と、
    を含む、請求項１に記載の電力用半導体装置。
  3. 前記高濃度領域の不純物濃度は、前記第４の半導体領域の不純物濃度よりも低い、請求項２に記載の電力用半導体装置。
  4. 前記高濃度領域は、前記ショットキー電極に接する箇所から、前記第４の半導体領域によって前記第２のトレンチの前記第２トレンチ底部と隔てられた箇所へと延びている、請求項２または３に記載の電力用半導体装置。
  5. 前記第１のトレンチは、平面視で格子状の配置を有する、請求項１から４のいずれか１項に記載の電力用半導体装置。
  6. 前記第１のトレンチは、平面視で千鳥格子状の配置を有する、請求項１から４のいずれか１項に記載の電力用半導体装置。
  7. 前記第１のトレンチは、平面視で櫛状の配置を有する、請求項１から４のいずれか１項に記載の電力用半導体装置。
  8. 前記第２のトレンチは、平面視でストライプ状の配置を有する、請求項１から７のいずれか１項に記載の電力用半導体装置。
  9. 前記第１の半導体領域はワイドバンドギャップ半導体から作られている、請求項１から８のいずれか１項に記載の電力用半導体装置。
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