CN116741825A - 一种SiC MOSFET、其制备方法及集成电路 - Google Patents

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Abstract

本申请公开了一种SiC MOSFET、其制备方法及集成电路。其中，在SiC MOSFET中，栅电极位于鳍状沟道层两侧，而将栅电极设在鳍状沟道层的两侧有利于将鳍状沟道层的宽度缩小，有利于鳍状沟道层全局反型，从而在鳍状沟道层中形成较大的载流子通道，这样SiCMOSFET中的大部分载流子会走鳍状沟道层形成的电子通道，从而走栅氧化层边缘处的载流子数量减少，进而可以大幅提升沟道迁移率，且栅氧化层的可靠性也会得到改善。

Description

一种SiC MOSFET、其制备方法及集成电路
技术领域
本申请涉及到半导体技术领域，尤其涉及到一种SiC MOSFET、其制备方法及集成电路。
背景技术
碳化硅(SiC)作为新一代的宽禁带半导体材料，在功率半导体领域具有极其优异的性能表现，是功率半导体器件发展的前沿和未来方向。与砷化镓、硅相比，碳化硅在高压、高温方面有压倒性的优良性质。SiC是一种由硅(Si)和碳(C)构成的化合物半导体材料，具有禁带宽度大、击穿场强高、热导率大、饱和速度大、最大工作温度高等多种优良特性，这些特性使得碳化硅电子器件可以在高电压、高发热量、高频率的环境下工作。利用SiC制作的金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)相比Si制作的绝缘栅双极型晶体管((Insulated Gate BipolarTransistor，IGBT)，在相同功率下具有更小的尺寸，更低的功耗和优良的导热性质等特性。
栅氧化层的制备是生产SiC MOSFET的一个关键环节。目前常用的方法是将SiC外延片直接进行高温热氧化，使其表面形成二氧化硅栅氧化层，但是在SiC/SiO2界面存在大量的界面态(如界面处Si与C的悬挂键、与C相关的缺陷及近界面氧化物缺陷等)，界面陷阱会束缚反型层中的载流子，导致器件电流密度降低，同时被束缚的载流子对沟道中的自由载流子又产生库伦散射，导致沟道迁移率，降低了器件的导通特性。虽然氧化后可通过后续氮氧退火对界面进行氮化处理，以改善沟道迁移率，但是沟道迁移率仍然远低于碳化硅本体材料的迁移率。
发明内容
本申请提供了一种SiC MOSFET、其制备方法及集成电路，用于改善SiC MOSFET的沟道迁移率。
第一方面，本申请提供了一种SiC MOSFET，该SiC MOSFET中可以包括：SiC半导体衬底、漂移层、鳍状沟道层(即阱区)、源区、栅电极、栅氧化层、第一绝缘隔离层、第二绝缘隔离层、源电极和漏电极。其中，漂移层位于SiC半导体衬底上，鳍状沟道层位于漂移层上，源区位于鳍状沟道层上，第一绝缘隔离层位于漂移层上未被该鳍状沟道层覆盖的部分。以该鳍状沟道层和源区为叠层结构，栅电极位于第一绝缘隔离层上且位于该叠层结构两侧，栅氧化层位于栅电极与叠层结构之间，第二绝缘隔离层覆盖栅电极外侧壁和上表面，源电极覆盖第一绝缘隔离层、第二绝缘隔离层和源区，漏电极位于SiC半导体衬底远离漂移层一侧。其中，第一绝缘隔离层用于隔离栅电极与漂移层，栅氧化层用于隔离栅电极与鳍状沟道层以及用于隔离栅电极与源区，第二绝缘隔离层用于隔离栅电极与源电极。
本申请中，鳍状沟道层是指沟道层为条形状，栅电极位于鳍状沟道层两侧，这样SiC MOSFET即为鳍式场效应管(Fin Field-Effect Transistor，Fin FET)。而将栅电极设在鳍状沟道层的两侧有利于将鳍状沟道层的宽度(即鳍状沟道层两侧的两个栅氧化层之间的距离)缩小，有利于鳍状沟道层全局反型，从而在鳍状沟道层中形成较大的载流子通道，这样SiC MOSFET中的大部分载流子会走鳍状沟道层形成的电子通道，从而走栅氧化层边缘处的载流子数量减少，进而可以大幅提升沟道迁移率，且栅氧化层的可靠性也会得到改善。
本申请实施例提供的SiC MOSFET可以为N型MOS管，也可以为P型MOS管，在此不作限定。当SiC MOSFET为N型MOS管时，SiC半导体衬底可以为N++区，用作漏区；漂移层可以为N+区，主要用于承载高压；源区可以为N++区，鳍状沟道层可以为P区即为P阱。P阱是指在N型的半导体层中掺入浓度足以中和N型半导体层并使其呈P型特性的P型杂质。当SiC MOSFET为P型MOS管时，SiC半导体衬底可以为P++区，用作漏区；漂移层可以为P+区，主要用于承载高压；源区可以为P++区，鳍状沟道层可以为N区即为N阱。N阱是指在P型的半导体层中掺入浓度足以中和P型半导体层并使其呈N型特性的N型杂质。在具体实施时，由于空穴迁移率将电子的迁移率较低，因此，SiC MOSFET一般为N型MOS管，在此不作限定。
在具体实施时，半导体中有两种载流子，即价带中的空穴和导带中的电子，以电子导电为主的半导体称之为N型半导体，以空穴导电为主的半导体称为P型半导体。需要明说的是，在本申请中，在前缀有N或P的层和区域中，分别表示电子或者空穴为多数载流子。此外，标记于N或P的“+”表示掺杂浓度比未标记+的层或区域的掺杂浓度高，且“+”的数量越多，表示掺杂浓度越高。包含有相同数量“+”的N或P表示为相近的掺杂浓度并不限于掺杂浓度相同。
本申请中，N型半导体区中掺杂的主要是N型杂质，例如磷(P)或氮(N)等，P型半导体区中掺杂的主要是P型杂质，例如铝(Al)、硼(B)、镓(Ga)或铍(Be)等。
示例性的，在SiC MOSFET中，还可以包括位于漂移层中且分别位于鳍状沟道层两侧的浮空区。从而可以削弱栅氧化层下方的电场强度，保护栅氧化层，大幅提高器件的栅可靠性。
在具体实施时，当SiC MOSFET为N型MOS管时，浮空区为P型半导体区，当SiCMOSFET为P型MOS管时，浮空区为N型半导体区。浮空区的掺杂浓度一般小于鳍状沟道层的掺杂浓度。
进一步地，为了实现器件内部的续流二极管反并联，该SiC MOSFET中还可以包括：位于鳍状沟道层两侧、且贯穿第一绝缘隔离层及部分浮空区的凹槽；凹槽中填充有欧姆接触部。源电极通过欧姆接触部与浮空区实现电连接。
在本申请中欧姆接触部可以采用能够与浮空区形成欧姆接触的任何材料形成，在此不作限定。
本申请中为了避免SiC MOSFET出现双极退化效应，在SiC MOSFET内部集成一个肖特基势垒二极管，以改善反向导通特性和开关特性。示例性的，在该SiC MOSFET中，鳍状沟道层两侧分别均设置有至少两个间隔设置的浮空区；SiC MOSFET中还可以包括位于鳍状沟道层两侧、且贯穿第一绝缘隔离层及部分漂移层的凹槽，且凹槽位于相邻的浮空区之间；填充于凹槽中的肖特基接触部。
在具体实施时，肖特基接触部可以采用能够与漂移层形成肖特基接触的任何材料形成，在此不作限定。示例性的，肖特基接触部可以采用合金形成，在此不作限定。
在具体实施时，本申请中栅电极的材料可以是多晶硅材料，也可以是金属等其它具有良好导电特性的材料，在此不作限定。
第二方面，本申请提供了一种SiC MOSFET的制备方法，该制备方法可以包括：在SiC半导体衬底上外延形成漂移层；在漂移层上形成鳍状沟道层和位于鳍状沟道层上的源区；以鳍状沟道层和源区为叠层结构，对叠层结构的两侧侧壁分别进行热氧化处理形成栅氧化层；对漂移层裸露的表面进行热氧化处理形成第一绝缘隔离层；在各栅氧化层远离叠层结构一侧形成栅电极；沉积覆盖栅电极外侧壁和上表面的第二绝缘隔离层；沉积覆盖第一绝缘隔离层、第二绝缘隔离层和源区的源电极；在SiC半导体衬底远离漂移层一侧沉积漏电极。
可选地，为了避免在形成栅氧化层时源区上表面被氧化，在本申请中，在漂移层上形成鳍状沟道层和位于鳍状沟道层上的源区，可以包括：在漂移层上外延生长沟道层；对沟道层靠近表面的区域进行注入离子形成源区；在沟道层上形成氮化物层；对沟道层和氮化物层进行刻蚀，形成鳍状沟道层和位于鳍状沟道层上的源区，且保留位于源区上的氮化物层。在沉积覆盖栅电极外侧壁和上表面以及漂移层上表面的隔离氧化层之后，还需要去除位于源区上的氮化物层。
在一种可行的实现方式中，在对叠层结构的两侧侧壁分别进行热氧化处理形成栅氧化层之前，还包括：积覆盖叠层结构表面和侧壁的氧化物保护层；以氧化物保护层作为离子注入掩蔽层在漂移层中注入离子在鳍状沟道层两侧分别形成浮空区；去除氧化物保护层。
进一步地，在沉积覆盖栅电极外侧壁和上表面的第二绝缘隔离层之后，还可以包括：形成贯穿第一绝缘隔离层及部分浮空区的凹槽；在凹槽中填充欧姆接触部。
在另一种可行的实现方式中，在对叠层结构的两侧侧壁分别进行热氧化处理形成栅氧化层之前，还包括：积覆盖叠层结构表面和侧壁的氧化物保护层；在氧化物保护层两侧的漂移层上分别均形成至少一个光刻胶材料阻挡部；以氧化物保护层和光刻胶材料阻挡部作为离子注入掩蔽层在漂移层中注入离子，在鳍状沟道层两侧分别形成至少两个浮空区；然后去除氧化物保护层和光刻胶材料阻挡部。
进一步地，在沉积覆盖栅电极外侧壁和上表面的第二绝缘隔离层之后，还可以包括：在与相邻的浮空区之间的区域对应的位置处形成贯穿第一绝缘隔离层及部分漂移层的凹槽；在凹槽中填充肖特基接触部。
第三方面，本申请还提供了一种集成电路，该集成电路包括电路板，设置在电路板上的SiC MOSFET，该SiC MOSFET可以为如第一方面或第一方面的各种实施方式的SiCMOSFET，或者如采用第二方面或第二方面的各种实施方式制备的SiC MOSFET。
上述第三方面可以达到的技术效果可以参照上述第一方面中任一可能设计可以达到的技术效果说明，这里不再重复赘述。
附图说明
图1为本申请实施例提供的一种SiC MOSFET的结构示意图；
图2为本申请实施例提供的另一种SiC MOSFET的结构示意图；
图3为本申请实施例提供的又一种SiC MOSFET的结构示意图；
图4为本申请实施例提供的又一种SiC MOSFET的结构示意图；
图5为本申请实施例提供的一种SiC MOSFET的制备方法的流程示意图；
图6a至图6j为本申请实施例提供的一种制备SiC MOSFET的过程的结构示意图；
图7a至图7j为本申请实施例提供的另一种制备SiC MOSFET的过程的结构示意图；
图8a至图8k为本申请实施例提供的又一种制备SiC MOSFET的过程的结构示意图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本申请更全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。本申请中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本申请保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。
需要说明的是，在以下描述中阐述了具体细节以便于充分理解本申请。但是本申请能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广。因此本申请不受下面公开的具体实施方式的限制。说明书后续描述为实施本申请的较佳实施方式，然所述描述乃以说明本申请的一般原则为目的，并非用以限定本申请的范围。本申请的保护范围当视所附权利要求所界定者为准。
为了方便理解本申请实施例提供的一种SiC MOSFET，下面首先介绍一下其应用场景。
SiC材料相对Si材料具有宽禁带、高临界击穿电场、高热导率及高电子饱和漂移速度等优势，这些特性使得碳化硅电子器件可以在高电压、高发热量、高频率的环境下工作。利用SiC制作的MOSFET相比Si制作的IGBT具有相同功率下尺寸更小、功耗更低和导热性更好的优点。因此可广泛应用于电动汽车、充电桩、不间断电源及智能电网等领域。
栅氧化层的制备是生产SiC MOSFET的一个关键环节。目前常用的方法是将SiC外延片直接进行高温热氧化，使其表面形成二氧化硅栅氧化层，但是在SiC/SiO2界面存在大量的界面态(如界面处Si与C的悬挂键、与C相关的缺陷及近界面氧化物缺陷等)，界面陷阱会束缚反型层中的载流子，导致器件电流密度降低，同时被束缚的载流子对沟道中的自由载流子又产生库伦散射，导致沟道迁移率，降低了器件的导通特性。虽然氧化后可通过后续氮氧退火对界面进行氮化处理，以改善沟道迁移率，但是沟道迁移率仍然远低于碳化硅本体材料的迁移率。
基于此，本申请实施例提供了一种可以改善沟道迁移率的SiC MOSFET及集成电路，下面结合具体的附图以及实施例对其进行详细描述。
在具体实施时，半导体中有两种载流子，即价带中的空穴和导带中的电子，以电子导电为主的半导体称之为N型半导体，以空穴导电为主的半导体称为P型半导体。需要明说的是，在本申请中，在前缀有N或P的层和区域中，分别表示电子或者空穴为多数载流子。此外，标记于N或P的“+”表示掺杂浓度比未标记+的层或区域的掺杂浓度高，且“+”的数量越多，表示掺杂浓度越高。包含有相同数量“+”的N或P表示为相近的掺杂浓度并不限于掺杂浓度相同。
参见图1，图1示出了本申请一种实施例提供的SiC MOSFET的结构示意图。SiCMOSFET中一般可以包括一个或者多个阱区，图1中以2个阱区为例进行示意。具体地，该SiCMOSFET可以包括：SiC半导体衬底10、漂移层11、鳍状沟道层12(即阱区)、源区13、栅电极14、栅氧化层15、第一绝缘隔离层16、第二绝缘隔离层17、源电极18和漏电极19。其中，漂移层11位于SiC半导体衬底10上，鳍状沟道层12位于漂移层11上，源区13位于鳍状沟道层12上，第一绝缘隔离层16位于漂移层11上未被该鳍状沟道层12覆盖的部分。以该鳍状沟道层12和源区13为叠层结构，栅电极14位于第一绝缘隔离层16上且位于该叠层结构两侧，栅氧化层15位于栅电极14与叠层结构之间，第二绝缘隔离层17覆盖栅电极14外侧壁和上表面，源电极18覆盖第一绝缘隔离层16、第二绝缘隔离层17和源区13，漏电极19位于SiC半导体衬底10远离漂移层11一侧。这样，第一绝缘隔离层16用于隔离栅电极与漂移层11，栅氧化层15用于隔离栅电极14与鳍状沟道层12以及用于隔离栅电极14与源区13，第二绝缘隔离层17用于隔离栅电极14与源电极18。
在本申请中，鳍状沟道层12是指沟道层为条形状，栅电极14位于鳍状沟道层12两侧，这样SiC MOSFET即为Fin FET。而将栅电极14设在鳍状沟道层12的两侧有利于将鳍状沟道层12的宽度(即鳍状沟道层12两侧的两个栅氧化层之间的距离)缩小，有利于鳍状沟道层12全局反型，从而在鳍状沟道层12中形成较大的载流子通道，这样SiC MOSFET中的大部分载流子会走鳍状沟道层12形成的电子通道，从而走栅氧化层15边缘处的载流子数量减少，进而可以大幅提升沟道迁移率，且栅氧化层15的可靠性也会得到改善。
本申请实施例提供的SiC MOSFET可以为N型MOS管，也可以为P型MOS管，在此不作限定。当SiC MOSFET为N型MOS管时，SiC半导体衬底10可以为N++区，用作漏区；漂移层11可以为N+区，主要用于承载高压；源区13可以为N++区，鳍状沟道层12可以为P区即为P阱。P阱是指在N型的半导体层中掺入浓度足以中和N型半导体层并使其呈P型特性的P型杂质。当SiC MOSFET为P型MOS管时，SiC半导体衬底10可以为P++区，用作漏区；漂移层11可以为P+区，主要用于承载高压；源区13可以为P++区，鳍状沟道层12可以为N区即为N阱。N阱是指在P型的半导体层中掺入浓度足以中和P型半导体层并使其呈N型特性的N型杂质。在具体实施时，由于空穴迁移率将电子的迁移率较低，因此，SiC MOSFET一般为N型MOS管，在此不作限定。
需要说明的是，本申请说明书附图均是以SiC MOSFET为N型MOS管为例进行示意，对于SiC MOSFET为P型MOS管的情况，可以将N型MOS管中的N区替换为P区，将N型MOS管中的P区替换为N区。
本申请中，N型半导体区中掺杂的主要是N型杂质，例如磷(P)或氮(N)等，P型半导体区中掺杂的主要是P型杂质，例如铝(Al)、硼(B)、镓(Ga)或铍(Be)等。
SiC MOSFET在实际应用时，阻断状态下漂移区内存在高电场，而鳍状沟道层12底部存在的曲率效应，会导致栅氧化层15下方的电场尤为集中，长期存在的高电场应力会造成栅氧化层15质量退化，器件可靠性失效。
因此，示例性的，参见图2，图2示出了本申请另一种实施例提供的SiC MOSFET的结构示意图。在该SiC MOSFET中，还可以包括位于漂移层11中且分别位于鳍状沟道层12两侧的浮空区(Floating)20。从而可以削弱栅氧化层15下方的电场强度，保护栅氧化层15，大幅提高器件的栅可靠性。
在具体实施时，当SiC MOSFET为N型MOS管时，浮空区20为P型半导体区，当SiCMOSFET为P型MOS管时，浮空区20为N型半导体区。浮空区20的掺杂浓度一般小于鳍状沟道层12的掺杂浓度。
进一步地，为了实现器件内部的续流二极管反并联，参见图3，图3示出了本申请又一种实施例提供的SiC MOSFET的结构示意图。该SiC MOSFET中还可以包括：位于鳍状沟道层12两侧、且贯穿第一绝缘隔离层16及部分浮空区20的凹槽；凹槽中填充有欧姆接触部21。源电极18通过欧姆接触部21与浮空区20实现电连接。
在本申请中欧姆接触部可以采用能够与浮空区20形成欧姆接触的任何材料形成，在此不作限定。
在具体实施时，SiC MOSFET中可能会存在双极退化效应。这种效应主要是由SiC晶体上早先存在的基底面位错触发的。在双极运行期间，电子与空穴的复合所释放出的能量会导致堆垛层错在基底面位错处蔓延。该堆垛层错将蔓延至半导体材料的表面，然后停止蔓延。被扩大的堆垛层错覆盖的区域，已经无法再导电，因此SiC MOSFET的有效有源区域将缩小。
为了避免SiC MOSFET出现双极退化效应，可以使SiC MOSFET反并联一个肖特基势垒二极管(Schottky Barrier Diode，SBD)用于反向续流，从而避免双极退化效应。然而，外部并联的SBD不可避免地增加了封装成本和杂散电感，从而使得器件开关特性退化。
因此，本申请中为了避免SiC MOSFET出现双极退化效应，在SiC MOSFET内部集成一个肖特基势垒二极管，以改善反向导通特性和开关特性。示例性的，参见图4，图4示出了本申请又一种实施例提供的SiC MOSFET的结构示意图。该SiC MOSFET中，鳍状沟道层12两侧分别均设置有至少两个间隔设置的浮空区20；SiC MOSFET中还可以包括位于鳍状沟道层12两侧、且贯穿第一绝缘隔离层16及部分漂移层11的凹槽，且凹槽位于相邻的浮空区20之间；填充于凹槽中的肖特基接触部22。
在具体实施时，肖特基接触部22可以采用能够与漂移层11形成肖特基接触的任何材料形成，在此不作限定。示例性的，肖特基接触部22可以采用合金形成，在此不作限定。
在具体实施时，本申请中栅电极的材料可以是多晶硅材料，也可以是金属等其它具有良好导电特性的材料，在此不作限定。
示例性的，SiC MOSFET中栅电极一般采用多晶硅形成。
需要说明的是，本申请中两个区的掺杂浓度的比较仅是指该两个区所掺杂的杂质的浓度大小的比较，对杂质的成分不作限定，即杂质的成分可以相同，也可以不相同；用于掺杂该杂质的衬底的材料为SiC。
在一种实施例中，漂移层11、鳍状沟道层12以及源区13可以由外延生长的SiC材料进行离子掺杂形成。栅氧化层15和第一绝缘隔离层16是通过对SiC材料进行热氧化形成的SiO2。第二绝缘隔离层17的材料可以为氧化硅和氮化硅中的至少一种。
参见图5，图5为本申请一种实施例提供的SiC MOSFET的制备方法的流程示意图。在该制备方法中，可以包括以下步骤：
步骤S101、如图6a所示，在SiC半导体衬底10上外延形成漂移层11。
示例性的，SiC半导体衬底10可以为N型半导体。在具体实施时，可以先在SiC半导体衬底上外延形成SiC，然后在SiC中注入N型离子形成偏移层。
步骤S102、在漂移层上形成鳍状沟道层和位于鳍状沟道层上的源区。
如图6b所示，可以在漂移层11上外延生长沟道层12’，示例性的，沟道层12’可以为掺杂有P型离子的SiC。
如图6c所示，对沟道层12’靠近表面的区域进行注入离子形成源区13；示例性的，可以仅对将要形成鳍状沟道层对应的区域注入N型离子形成源区13。
如图6d所示，在沟道层12’上形成氮化物层31，氮化物层31的作用是避免在形成栅氧化层时源区上表面被氧化。
如图6e所示，对沟道层12’和氮化物层31进行刻蚀，形成鳍状沟道层12和位于鳍状沟道层12上的源区13，且保留位于源区13上的氮化物层31。
步骤S103、如图6f所示，以鳍状沟道层12和源区13为叠层结构，对叠层结构的两侧侧壁分别进行热氧化处理形成栅氧化层15。
步骤S104、如图6f所示，对漂移层11裸露的表面进行热氧化处理形成第一绝缘隔离层16。
示例性的，步骤S103和步骤S104可以同时进行。
步骤S105、如图6g所示，在各栅氧化层15远离叠层结构一侧形成栅电极14。
示例性的，栅电极14的材料可以是多晶硅材料，在此不作限定。
步骤S106、如图6h所示，沉积覆盖栅电极14外侧壁和上表面的第二绝缘隔离层17。
示例性的，第二绝缘隔离层17可以由氧化硅或氮化硅中至少一种形成，在此不作限定。
可选地，如图6i所示，去除位于源区13上的氮化物层31。
步骤S107、如图6j所示，沉积覆盖第一绝缘隔离层16、第二绝缘隔离层17和源区13的源电极18。
示例性的，源电极可以由金属等导电材料形成。
步骤S108、在SiC半导体衬底10远离漂移层11一侧沉积漏电极19，形成如图1所示的SiC MOSFET。
示例性的，漏电极可以由金属等导电材料形成。
需要说明的是，在本申请中，步骤S108也可以在步骤S101至步骤S107中任意步骤之前形成，在此不作限定。
可选地，在本申请中，在步骤S103对叠层结构的两侧侧壁分别进行热氧化处理形成栅氧化层之前，还可以包括：沉积覆盖叠层结构表面和侧壁的氧化物保护层；以氧化物保护层作为离子注入掩蔽层在漂移层中注入离子在沟道层两侧分别形成浮空区；去除氧化物保护层。
下面以N型SiC MOSFET为例，结合具体实施例，对本申请进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本申请。为方便理解本申请实施例提供的场效应管，下面结合附图详细说明其制备方法。
在本申请的一种实施例中，结合图6a～图6e、图7a～图7j，SiC MOSFET为可采用如下制备方法制备而成，该方法包括以下步骤：
步骤S201、如图6a所示，在SiC半导体衬底10上外延形成漂移层11。
步骤S202、如图6b所示，在漂移层11上外延生长沟道层12’。
步骤S203、如图6c所示，对沟道层12’靠近表面的区域进行注入N型离子形成源区13。
步骤S204、如图6d所示，在沟道层12’上形成氮化物层31。
步骤S205、如图6e所示，对沟道层12’和氮化物层31进行刻蚀，形成鳍状沟道层12和位于鳍状沟道层12上的源区13，且保留位于源区13上的氮化物层31。
步骤S206、如图7a所示，积覆盖叠层结构表面和侧壁的氧化物保护层32。
示例性的，氧化物保护层32的材料可以为二氧化硅，氧化物保护层32的作用是避免后续的浮空区区扩散至鳍状沟道层12下方。
步骤S207、如图7b所示，以氧化物保护层32作为离子注入掩蔽层在漂移层11中注入P型离子从而在鳍状沟道层12两侧分别形成浮空区20。
其中，以氧化物保护层32作为离子注入掩蔽层可以节省一张用于制备浮空区的掩膜板。
步骤S208、如图7c所示，去除该氧化物保护层32。
步骤S209、如图7d所示，以鳍状沟道层12和源区13为叠层结构，对叠层结构的两侧侧壁分别进行热氧化处理形成栅氧化层15，并对漂移层11裸露的表面进行热氧化处理形成第一绝缘隔离层16。
步骤S210、如图7e所示，在各栅氧化层15远离叠层结构一侧形成栅电极14。
步骤S211、如图7f所示，沉积覆盖栅电极14外侧壁和上表面的第二绝缘隔离层17。
步骤S212、如图7g所示，形成贯穿第一绝缘隔离层16及部分浮空区20的凹槽。
步骤S213、如图7h所示，在凹槽中填充欧姆接触部21。
步骤S214、如图7i所示，去除位于源区13上的氮化物层31。
步骤S215、如图7j所示，沉积覆盖第一绝缘隔离层16、第二绝缘隔离层17和源区13的源电极18。
步骤S216、在SiC半导体衬底10远离漂移层11一侧沉积漏电极19，形成如图3所示的SiC MOSFET。
在本申请的另一种实施例中，结合图6a～图6e、图8a～图8k，SiC MOSFET为可采用如下制备方法制备而成，该方法包括以下步骤：
步骤S301、如图6a所示，在SiC半导体衬底10上外延形成漂移层11。
步骤S302、如图6b所示，在漂移层11上外延生长沟道层12’。
步骤S303、如图6c所示，对沟道层12’靠近表面的区域进行注入N型离子形成源区13。
步骤S304、如图6d所示，在沟道层12’上形成氮化物层31。
步骤S305、如图6e所示，对沟道层12’和氮化物层31进行刻蚀，形成鳍状沟道层12和位于鳍状沟道层12上的源区13，且保留位于源区13上的氮化物层31。
步骤S306、如图8a所示，积覆盖叠层结构表面和侧壁的氧化物保护层32。
步骤S307、如图8b所示，在氧化物保护层32两侧的漂移层11上分别均形成至少一个光刻胶材料阻挡部33。
在具体实施时，叠层结构每一侧的光刻胶材料阻挡部33的数量可以根据后续将要在叠层结构该侧形成的浮空区的数量决定，例如，需要叠层结构该侧形成n个浮空区，则需要在该侧形成n-1个光刻胶材料阻挡部33，n为大于1的整数。
步骤S308、如图8c所示，以氧化物保护层32和光刻胶材料阻挡部33作为离子注入掩蔽层在漂移层中注入P型离子，从而在鳍状沟道层12两侧分别形成至少两个浮空区20。
步骤S309、如图8d所示，去除光刻胶材料阻挡部和氧化物保护层32。
步骤S310、如图8e所示，以鳍状沟道层12和源区13为叠层结构，对叠层结构的两侧侧壁分别进行热氧化处理形成栅氧化层15，并对漂移层11裸露的表面进行热氧化处理形成第一绝缘隔离层16。
步骤S311、如图8f所示，在各栅氧化层15远离叠层结构一侧形成栅电极14。
步骤S312、如图8g所示，沉积覆盖栅电极14外侧壁和上表面的第二绝缘隔离层17。
步骤S313、如图8h所示，在与相邻的浮空区之间的区域对应的位置处形成贯穿第一绝缘隔离层及部分漂移层的凹槽。
步骤S314、如图8i所示，在凹槽中填充肖特基接触部22。
步骤S315、如图8j所示，去除位于源区13上的氮化物层31。
步骤S316、如图8k所示，沉积覆盖第一绝缘隔离层16、第二绝缘隔离层17和源区13的源电极18。
步骤S317、在SiC半导体衬底10远离漂移层11一侧沉积漏电极19，形成如图4所示的SiC MOSFET。
本申请实施例提供的SiC MOSFET，栅电极14位于鳍状沟道层12两侧，这样SiCMOSFET即为Fin FET。而将栅电极14设在鳍状沟道层12的两侧有利于将鳍状沟道层12的宽度缩小，有利于鳍状沟道层全局反型，从而在鳍状沟道层12中形成较大的载流子通道，这样SiC MOSFET中的大部分载流子会走鳍状沟道层12形成的电子通道，从而走栅氧化层15边缘处的载流子数量减少，进而可以大幅提升沟道迁移率，且栅氧化层15的可靠性也会得到改善。进一步地，在该SiC MOSFET中，在漂移层11中设置浮空区20，可以削弱栅氧化层15下方的电场强度，保护栅氧化层15，大幅提高器件的栅可靠性。另外，本申请在SiC MOSFET内部集成一个肖特基势垒二极管，可以避免SiC MOSFET出现双极退化效应，以改善反向导通特性和开关特性。
相应地，本申请实施例还提供了一种集成电路，该集成电路可包括电路板和本申请上述实施例提供的任一种SiC MOSFET，该SiC MOSFET设置在电路板上。由于该电子电路解决问题的原理与前述一种SiC MOSFET相似，因此该电子电路的实施可以参见前述SiCMOSFET的实施，重复之处不再赘述。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (12)

1.一种SiC金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)，其特征在于，包括：
SiC半导体衬底；
位于所述SiC半导体衬底上的漂移层；
位于所述漂移层上的鳍状沟道层；
位于所述鳍状沟道层上的源区；
位于所述漂移层未被所述鳍状沟道层覆盖的部分之上的第一绝缘隔离层；
以所述鳍状沟道层和所述源区为叠层结构，所述SiC MOSFET还包括：
位于所述第一绝缘隔离层上且分别位于所述叠层结构两侧的栅电极；
位于所述栅电极与所述叠层结构之间的栅氧化层；
覆盖所述栅电极外侧壁和上表面的第二绝缘隔离层；
覆盖所述第一绝缘隔离层、所述第二绝缘隔离层和所述源区的源电极；
位于所述SiC半导体衬底远离所述漂移层一侧的漏电极。
2.如权利要求1所述的SiC MOSFET，其特征在于，所述SiC MOSFET还包括位于所述漂移层中且分别位于所述鳍状沟道层两侧的浮空区。
3.如权利要求2所述的SiC MOSFET，其特征在于，所述SiC MOSFET还包括：
位于所述鳍状沟道层两侧、且贯穿所述第一绝缘隔离层及部分所述浮空区的凹槽；
填充于所述凹槽中的欧姆接触部。
4.如权利要求2所述的SiC MOSFET，其特征在于，所述鳍状沟道层两侧分别均设置有至少两个间隔设置的浮空区；所述SiC MOSFET中还包括：
位于所述鳍状沟道层两侧、且贯穿所述第一绝缘隔离层及部分所述漂移层的凹槽，且所述凹槽位于相邻的所述浮空区之间；
填充于所述凹槽中的肖特基接触部。
5.如权利要求1-4任一项所述的SiC MOSFET，其特征在于，所述栅电极的材料为多晶硅。
6.一种SiC MOSFET的制备方法，其特征在于，包括：
在SiC半导体衬底上外延形成漂移层；
在所述漂移层上形成鳍状沟道层和位于所述鳍状沟道层上的源区；
以所述鳍状沟道层和所述源区为叠层结构，对所述叠层结构的两侧侧壁分别进行热氧化处理形成栅氧化层；
对所述漂移层裸露的表面进行热氧化处理形成第一绝缘隔离层；
在各所述栅氧化层远离所述叠层结构一侧形成栅电极；
沉积覆盖所述栅电极外侧壁和上表面的第二绝缘隔离层；
沉积覆盖所述第一绝缘隔离层、所述第二绝缘隔离层和所述源区的源电极；
在所述SiC半导体衬底远离所述漂移层一侧沉积漏电极。
7.如权利要求6所述的制备方法，其特征在于，在所述漂移层上形成鳍状沟道层和位于所述鳍状沟道层上的源区，包括：
在所述漂移层上外延生长沟道层；
对所述沟道层靠近表面的区域进行注入离子形成源区；
在所述沟道层上形成氮化物层；
对所述沟道层和所述氮化物层进行刻蚀，形成鳍状沟道层和位于所述鳍状沟道层上的所述源区，且保留位于所述源区上的所述氮化物层；
所述制备方法还包括：在沉积覆盖所述栅电极外侧壁和上表面以及所述漂移层上表面的隔离氧化层之后，去除位于所述源区上的所述氮化物层。
8.如权利要求7所述的制备方法，其特征在于，在对所述叠层结构的两侧侧壁分别进行热氧化处理形成栅氧化层之前，还包括：
沉积覆盖所述叠层结构表面和侧壁的氧化物保护层；
以所述氧化物保护层作为离子注入掩蔽层在所述漂移层中注入离子在所述鳍状沟道层两侧分别形成浮空区；
去除所述氧化物保护层。
9.如权利要求8所述的制备方法，其特征在于，在沉积覆盖所述栅电极外侧壁和上表面的第二绝缘隔离层之后，还包括：
形成贯穿所述第一绝缘隔离层及部分所述浮空区的凹槽；
在所述凹槽中填充欧姆接触部。
10.如权利要求8所述的制备方法，其特征在于，在沉积覆盖所述叠层结构表面和侧壁的氧化物保护层之后，还包括：
在所述氧化物保护层两侧的所述漂移层上分别均形成至少一个光刻胶材料阻挡部；
以所述氧化物保护层作为离子注入掩蔽层在所述漂移层中注入离子在所述鳍状沟道层两侧分别形成浮空区，包括：
以所述氧化物保护层和所述光刻胶材料阻挡部作为离子注入掩蔽层在所述漂移层中注入离子，在所述鳍状沟道层两侧分别形成至少两个浮空区；去除所述光刻胶材料阻挡部。
11.如权利要求10所述的制备方法，其特征在于，在沉积覆盖所述栅电极外侧壁和上表面的第二绝缘隔离层之后，还包括：
在与相邻的所述浮空区之间的区域对应的位置处形成贯穿所述第一绝缘隔离层及部分所述漂移层的凹槽；
在所述凹槽中填充肖特基接触部。
12.一种集成电路，其特征在于，包括电路板和设置于所述电路板上的SiC MOSFET；所述SiC MOSFET为如权利要求1-5任一项所述的SiC MOSFET，或者所述SiC MOSFET采用如权利要求6-11任一项所述的制备方法形成。
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