CN117457746B - 沟槽栅型碳化硅功率器件、其制作方法和半导体结构 - Google Patents
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Abstract
本申请提供了一种沟槽栅型碳化硅功率器件、其制作方法和半导体结构。该器件包括：衬底；外延层，位于衬底的表面上；沟槽栅，至少位于外延层中；第一注入区，位于沟槽栅至少一侧的外延层中，与沟槽栅的部分侧壁接触，第一注入区远离衬底的表面与外延层远离衬底的部分表面重合；第二注入区，位于沟槽栅至少一侧的外延层中，与沟槽栅的部分侧壁接触，第二注入区还与第一注入区靠近衬底的表面接触；第三注入区，位于外延层中，与沟槽栅的部分底部、沟槽栅的部分侧壁和第二注入区靠近衬底的部分表面分别接触；外延层、第一注入区和第三注入区的导电类型相同，且不同于第二注入区的掺杂离子的导电类型，第三注入区的掺杂浓度大于外延层的掺杂浓度。
Description
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种沟槽栅型碳化硅功率器件、其制作方法和半导体结构。
背景技术
功率半导体器件的性能的发展深刻制约着整个电力电子系统的效率和应用。SiCMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管）相较于硅基材料具有击穿电场强度高、导通电阻低、工作频率快等优点，能够满足大电压、低导通损耗、小型化的性能要求，广泛应用于航空航天、电动汽车、轨道交通等领域。
沟槽栅结构可以降低元胞尺寸，芯片尺寸可以更小，已经成为目前的研究热点。如何降低沟槽栅型SiC功率器件的导通电阻，是当前亟需解决的技术问题。
发明内容
本申请的主要目的在于提供一种沟槽栅型碳化硅功率器件、其制作方法和半导体结构，以至少解决现有技术沟槽栅型碳化硅功率器件的导通电阻较高的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种沟槽栅型碳化硅功率器件，包括：衬底；外延层，位于所述衬底的表面上；沟槽栅，至少位于所述外延层中；第一注入区，位于所述沟槽栅至少一侧的所述外延层中，且与所述沟槽栅的部分侧壁接触，所述第一注入区远离所述衬底的表面与所述外延层远离所述衬底的部分表面重合；第二注入区，位于所述沟槽栅至少一侧的所述外延层中，且与所述沟槽栅的部分侧壁接触，所述第二注入区还与所述第一注入区靠近所述衬底的表面接触；第三注入区，位于所述外延层中，且与所述沟槽栅的部分底部、所述沟槽栅的部分侧壁以及所述第二注入区靠近所述衬底的部分表面分别接触；其中，所述外延层的掺杂离子、所述第一注入区的掺杂离子以及所述第三注入区的掺杂离子的导电类型相同，且不同于所述第二注入区的掺杂离子的导电类型，所述第三注入区的掺杂离子的掺杂浓度大于所述外延层的掺杂离子的掺杂浓度。
可选地，所述沟槽栅型碳化硅功率器件还包括：第四注入区，位于所述外延层中且与所述第三注入区靠近所述衬底的部分表面接触，所述第四注入区还与所述沟槽栅的部分底部接触，所述第四注入区的掺杂离子与所述外延层的掺杂离子的导电类型不同。
可选地，所述第四注入区包裹所述沟槽栅的底部拐角。
可选地，所述第一注入区和所述第二注入区均位于所述沟槽栅的两侧，且与所述沟槽栅的两个侧壁的部分分别接触，所述第三注入区仅覆盖所述沟槽栅的一个底部拐角以及位于所述底部拐角同一侧的所述沟槽栅的部分侧壁和所述第二注入区靠近所述衬底的表面。
可选地，所述沟槽栅型碳化硅功率器件还包括：层间绝缘层，位于所述沟槽栅以及所述第一注入区远离所述衬底的表面上；源极金属层，位于所述外延层以及所述层间绝缘层远离所述衬底的表面上；漏极金属层，位于所述衬底远离所述外延层的表面上。
可选地，所述沟槽栅包括：沟槽，位于所述外延层中；栅氧化层，位于所述沟槽的侧壁、所述沟槽的底部以及所述第一注入区远离所述衬底的部分表面上；栅极，位于所述栅氧化层远离所述衬底的表面上，所述栅极远离所述衬底的表面与所述栅氧化层远离所述第一注入区的表面齐平。
可选地，所述沟槽栅型碳化硅功率器件还包括：第五注入区，位于所述沟槽栅至少一侧的所述外延层中，与所述第一注入区远离所述沟槽栅的侧壁的表面接触，所述第五注入区还与所述第二注入区远离所述衬底的部分表面接触，所述第五注入区远离所述衬底的表面与外延层远离所述衬底的部分表面重合，所述第五注入区的掺杂离子与所述第二注入区的掺杂离子的导电类型相同，所述第五注入区的掺杂离子的掺杂浓度大于所述第二注入区的掺杂离子的掺杂浓度。
根据本申请的另一方面，提供了一种所述的沟槽栅型碳化硅功率器件的制作方法，包括：提供衬底以及位于所述衬底上的初始外延层；在所述初始外延层中形成第一初始注入区、第二初始注入区以及第三初始注入区，所述第一初始注入区远离所述衬底的表面与所述初始外延层远离所述衬底的部分表面重合，所述第二初始注入区位于所述第一初始注入区靠近所述衬底的表面上，所述第三初始注入区位于所述第二初始注入区靠近所述衬底的部分表面上，所述初始外延层的掺杂离子、所述第一初始注入区的掺杂离子以及所述第三初始注入区的掺杂离子的导电类型相同，且不同于所述第二初始注入区的掺杂离子的导电类型，所述第三初始注入区的掺杂离子的掺杂浓度大于所述初始外延层的掺杂离子的掺杂浓度；形成位于所述初始外延层中的沟槽栅，所述沟槽栅依次贯穿所述第一初始注入区和所述第二初始注入区，所述沟槽栅的部分底部位于所述第三初始注入区中，剩余的所述第一初始注入区形成第一注入区，剩余的所述第二初始注入区形成第二注入区，剩余的所述第三初始注入区形成第三注入区，剩余的所述初始外延层形成外延层。
可选地，在所述初始外延层中形成第一初始注入区、第二初始注入区以及第三初始注入区，包括：在所述初始外延层中形成第四初始注入区，所述第四初始注入区与所述初始外延层在第一方向上的宽度相同，所述第四初始注入区在第二方向上的宽度小于所述初始外延层在所述第二方向上的宽度，所述第四初始注入区的掺杂离子与所述初始外延层的掺杂离子的导电类型不同，所述第一方向垂直于所述衬底与所述初始外延层的叠置方向，所述第二方向平行于所述叠置方向；在所述第四初始注入区中形成所述第一初始注入区，所述第一初始注入区在所述第一方向上的宽度小于所述第四初始注入区在所述第一方向上的宽度，所述第一初始注入区在所述第二方向上的宽度小于所述第四初始注入区在所述第二方向上的宽度，剩余的所述第四初始注入区形成所述第二初始注入区；在所述初始外延层中形成第五初始注入区，所述第五初始注入区位于所述第二初始注入区靠近所述衬底的部分表面上，所述第五初始注入区的掺杂离子与所述初始外延层的掺杂离子的导电类型不同；形成位于所述初始外延层和所述第五初始注入区中的所述第三初始注入区，所述第三初始注入区与所述第二初始注入区靠近所述衬底的表面接触，剩余的所述第五初始注入区形成中间注入区，形成位于所述初始外延层中的沟槽栅，包括：去除部分的所述第一初始注入区、部分的所述第二初始注入区、部分的所述第三初始注入区以及部分的所述中间注入区，形成部分底部位于所述第三初始注入区且剩余的底部与所述中间注入区接触的沟槽，剩余的所述第一初始注入区形成所述第一注入区，剩余的所述第二初始注入区形成所述第二注入区，剩余的所述第三初始注入区形成所述第三注入区，剩余的所述中间注入区形成第四注入区，剩余的所述初始外延层形成所述外延层；在所述沟槽中以及所述第一注入区远离所述衬底的部分表面上覆盖栅氧化层；在剩余的所述沟槽中填充导电材料，形成栅极，所述栅极远离所述衬底的表面与所述栅氧化层远离所述第一注入区的表面齐平，所述栅极与所述栅氧化层形成所述沟槽栅。
根据本申请的再一方面，提供了一种半导体结构，包括：任一种所述的沟槽栅型碳化硅功率器件，或者采用所述的方法制作得到的沟槽栅型碳化硅功率器件。
应用本申请的技术方案，在沟槽栅底部的外延层中设置掺杂离子的掺杂类型与外延层相同的第三注入区，且第三注入区的掺杂离子的掺杂浓度高于外延层，由于第三注入区的存在，在沟槽栅型碳化硅功率器件的栅极和源极施加电压并达到器件阈值电压时，从第一注入区、经第二注入区、第三注入区到外延层的载流子通路最先形成，即载流子经过第一注入区，流经第二注入区形成的反型层沟道中，然后经第三注入区流向外延层和衬底，从而保证了通路电阻较小，有效解决了现有技术中沟槽栅型碳化硅功率器件的导通电阻较高的技术问题。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的实施例中提供的一种沟槽栅型碳化硅功率器件的结构示意图；
图2示出了根据本申请的实施例提供的一种沟槽栅型碳化硅功率器件的制作方法的流程示意图；
图3至图12示出了根据本申请的实施例提供的沟槽栅型碳化硅功率器件的制作方法在各工艺步骤后得到的结构示意图。
其中，所述附图包括以下附图标记：
10、衬底；11、外延层；12、沟槽栅；13、第一注入区；14、第二注入区；15、第三注入区；16、第四注入区；17、层间绝缘层；18、源极金属层；19、漏极金属层；20、栅氧化层；21、栅极；22、初始外延层；23、第一初始注入区；24、第二初始注入区；25、第三初始注入区；26、第四初始注入区；27、第五初始注入区；28、沟槽；29、第六初始注入区；30、第五注入区；31、中间注入区。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及所述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，现有技术中沟槽栅型碳化硅功率器件的导通电阻较高，为解决如上的技术问题，本申请的实施例提供了一种沟槽栅型碳化硅功率器件、其制作方法和半导体结构。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
在本实施例中提供了一种如图1所示的沟槽栅型碳化硅功率器件，具体包括：
衬底10；
外延层11，位于所述衬底10的表面上；
具体地，所述衬底以及所述外延层的材料分别为碳化硅。所述衬底与所述外延层的掺杂离子的导电类型相同，如，所述衬底为n型导电衬底，则外延层为n型外延层。所述衬底的掺杂离子的掺杂浓度大于所述外延层的掺杂离子的掺杂浓度。本领域技术人员可以按照实际设计需求灵活设置所述衬底的掺杂离子以及所述外延层的掺杂离子的掺杂浓度值。一种可选实施例中，所述衬底的掺杂离子的掺杂浓度为E19 cm-3~E20cm-3，所述外延层的掺杂离子的掺杂浓度为E15cm-3~E16cm-3。
沟槽栅12，至少位于所述外延层11中；
第一注入区13，位于所述沟槽栅12至少一侧的所述外延层11中，且与所述沟槽栅12的部分侧壁接触，所述第一注入区13远离所述衬底10的表面与所述外延层11远离所述衬底10的部分表面重合；
具体地，所述第一注入区可以仅与所述沟槽栅的一个侧壁的部分接触，也可以如图1所示的与所述沟槽栅的两个侧壁的部分分别接触。所述第一注入区从所述外延层的表面伸入至外延层中，所述第一注入区的深度小于所述外延层的深度，还小于所述沟槽栅在所述外延层中的深度，所述的深度为平行于衬底以及外延层的叠置方向的方向上的深度值。
第二注入区14，位于所述沟槽栅12至少一侧的所述外延层11中，且与所述沟槽栅12的部分侧壁接触，所述第二注入区14还与所述第一注入区13靠近所述衬底10的表面接触；
具体地，所述第二注入区可以仅与所述沟槽栅的一个侧壁的部分接触，也可以如图1所示的与所述沟槽栅的两个侧壁的部分分别接触。在所述第一注入区仅与所述沟槽栅的一个侧壁的部分接触的情况下，所述第二注入区与所述第一注入区位于所述沟槽栅的同一侧。所述第二注入区与所述第一注入区的总深度小于或者等于所述沟槽栅在所述外延层中的深度。
第三注入区15，位于所述外延层11中，且与所述沟槽栅12的部分底部、所述沟槽栅12的部分侧壁以及所述第二注入区14靠近所述衬底10的部分表面分别接触；也就是说，所述第三注入区15至少包裹所述沟槽栅12的底部拐角；
其中，所述外延层的掺杂离子、所述第一注入区的掺杂离子以及所述第三注入区的掺杂离子的导电类型相同，且不同于所述第二注入区的掺杂离子的导电类型，所述第三注入区的掺杂离子的掺杂浓度大于所述外延层的掺杂离子的掺杂浓度。
具体地，所述第二注入区与所述外延层、所述第一注入区以及所述第三注入区的掺杂离子的导电类型均不同，比如第二注入区的掺杂离子的导电类型为p型的情况下，所述外延层、所述第一注入区以及所述第三注入区的掺杂离子的导电类型则均为n型。本领域技术人员可以根据实际设计需求灵活设置所述第三注入区的掺杂离子的掺杂浓度，本实施例中，所述第三注入区的掺杂离子的掺杂浓度为E17~E19cm-3。
通过所述实施例，在沟槽栅底部的外延层中设置掺杂离子的掺杂类型与外延层相同的第三注入区，且第三注入区的掺杂离子的掺杂浓度高于外延层，由于第三注入区的存在，在沟槽栅型碳化硅功率器件的栅极和源极施加电压并达到器件阈值电压时，从第一注入区、经第二注入区、第三注入区到外延层的载流子通路最先形成，即载流子经过第一注入区，流经第二注入区形成的反型层沟道中，然后经第三注入区流向外延层和衬底，从而保证了通路电阻较小，有效解决了现有技术中沟槽栅型碳化硅功率器件的导通电阻较高的技术问题。
另一种具体的实施例中，所述第一注入区的掺杂离子的掺杂浓度大于所述第三注入区的掺杂离子的掺杂浓度。所述第一注入区的掺杂离子的掺杂浓度具体可以为E19~E20cm-3。
现有技术中，由于SiO2的介电常数是SiC的三分之一，沟槽栅的栅极氧化物中的电场约为SiC的三倍，会使得沟槽栅型碳化硅功率器件在反向状态下栅极底部的电场过大，出现栅氧击穿问题，从而降低击穿电压。针对所述问题，本申请的一种可选实施例中，如图1所示，所述沟槽栅型碳化硅功率器件还包括：第四注入区16，位于所述外延层11中且与所述第三注入区15靠近所述衬底10的部分表面接触，所述第四注入区16还与所述沟槽栅12的部分底部接触，所述第四注入区16的掺杂离子与所述外延层11的掺杂离子的导电类型不同。
所述实施例中在沟槽栅底部设置与外延层的掺杂离子的导电类型不同的第四注入区，使得所述第四注入区与所述沟槽栅的部分底部以及所述第三注入区分别接触，所述第四注入区以及所述第二注入区分别与外延层形成PN结，这样当向沟槽栅型碳化硅功率器件施加反向电压，使得器件工作在反向状态时，通过设置所述第二注入区、所述第四注入区以及所述外延层的掺杂离子的导电类型，使得所述第四注入区和所述外延层形成的PN结以及所述第二注入区和所述外延层形成的PN结处于反偏状态，且随着反向电压的增加，两个PN结的耗尽层逐渐扩展并相连，可以有效解决沟槽底部电场集中问题，保证沟槽栅型碳化硅功率器件的击穿电压较高，器件的整体可靠性较好。
进一步地，所述第四注入区可以仅与所述沟槽栅的底部接触。为了进一步地保证器件的可靠性较好，本申请中，所述第四注入区包裹所述沟槽栅的底部拐角。由于高电场主要集中在沟槽栅底部拐角处，通过第四注入区将底部拐角包裹住，形成了沟槽栅的包角沟槽屏蔽结构，可以有效保护沟槽栅底部拐角的栅氧化层，进一步地解决沟槽栅底部拐角的高电场集中问题，进一步地提升沟槽栅的可靠性。
在实际的应用过程中，所述第二注入区以及所述第四注入区的掺杂离子的掺杂浓度可以为任意合适的浓度值，一种具体的实施例中，所述第二注入区以及所述第四注入区的掺杂离子的掺杂浓度分别为E17~E18cm-3。
根据本申请的再一种示例性方案，如图1所示，所述第一注入区13和所述第二注入区14均位于所述沟槽栅12的两侧，且与所述沟槽栅12的两个侧壁的部分分别接触。所述第三注入区15仅覆盖所述沟槽栅12的一个底部拐角以及位于所述底部拐角同一侧的所述沟槽栅12的部分侧壁和所述第二注入区14靠近所述衬底10的表面，不覆盖位于沟槽栅12的另一个底部拐角以及其另一侧的所述第二注入区14靠近所述衬底10的表面。所述实施例中，通过位于所述沟槽栅两侧的第一注入区、第二注入区以及与一个第二注入区接触的第三注入区和第四注入区，形成了多个导通通道，其中，多个导通沟道包括：由位于沟槽栅一侧的第一注入区、第二注入区、第三注入区以及外延层构成的一导通沟道，由位于沟槽栅另一侧的第一注入区、第二注入区以及外延层构成的一导通沟道以及由位于沟槽栅一侧的第一注入区、第二注入区、第三注入区、第四注入区以及外延层构成的一导通沟道，进一步地降低了器件的导通电阻，提高了器件的电流密度。
具体应用过程中，如图1所示，所述沟槽栅型碳化硅功率器件还包括：层间绝缘层17，位于所述沟槽栅12以及所述第一注入区13远离所述衬底10的表面上；源极金属层18，位于所述外延层11以及所述层间绝缘层17远离所述衬底10的表面上；漏极金属层19，位于所述衬底10远离所述外延层11的表面上。本实施例中，通过层间绝缘层实现对沟槽栅的隔离防护；所述源极金属层作为器件的源极，所述漏极金属层作为器件的漏极。
本申请的实施例中，可以选择合适的材料作为所述层间绝缘层的材料，如二氧化硅、氮化硅、氧化铝等，当然，除了所述材料外，还可以选择其他绝缘材料作为所述层间绝缘层的材料。同理，本领域技术人员可以选择任意合适的导电材料作为所述源极金属层以及所述漏极金属层的材料，所述源极金属层以及所述漏极金属层可以选择单层导电结构或者多层导电结构。一种可选方案中，所述源极金属层为多层导电结构，具体包括沿远离所述外延层方向依次叠置的第一金属层、第二金属层和第三金属层，其中，所述第一金属层为Ni层，所述第二金属层为Ti层，所述第三金属层为Al层。所述漏极金属层也为多层导电结构，具体包括沿远离所述衬底方向依次叠置的第四金属层、第五金属层、第六金属层以及第七金属层，其中，所述第四金属层为Ni，所述第五金属层为Ti层，所述第六金属层为Ni层，所述第七金属层为Ag层。本实施例中，采用叠层金属材料作为漏极金属层以及源极金属层，可以使得漏极金属层与衬底形成良好欧姆接触，以及使得源极金属层与第一注入区形成良好欧姆接触，进一步地保证半导体器件整体性能较好。当然，除了所述的金属材料外，本申请的所述源极金属层和漏极金属层还可以选用其他单一导电材料或者合金材料。
为了进一步地保证沟槽型碳化硅功率器件的器件性能较好，具体地，如图1所示，所述沟槽栅型碳化硅功率器件还包括：第五注入区30，位于所述沟槽栅12至少一侧的所述外延层11中，即所述第五注入区30可以仅位于所述沟槽栅一侧的所述外延层中，也可以位于所述沟槽栅两侧的所述外延层中，所述第五注入区30与所述第一注入区13远离所述沟槽栅12的侧壁的表面接触，所述第五注入区30还与所述第二注入区14远离所述衬底10的部分表面接触，所述第五注入区30远离所述衬底10的表面与外延层11远离所述衬底10的部分表面重合，所述第五注入区30的掺杂离子与所述第二注入区14的掺杂离子的导电类型相同，所述第五注入区30的掺杂离子的掺杂浓度大于所述第二注入区14的掺杂离子的掺杂浓度。通过所述第五注入区，可以防止器件的寄生三极管导通。
一种具体的实施例中，所述第五注入区的掺杂离子的掺杂浓度可以为E19~E21cm-3。
本领域技术人员可以选择任意合适的掺杂离子通过离子注入方式或者其他掺杂方式形成本申请的衬底、外延层以及各注入区。在掺杂类型为n型的情况下，可以选择氮离子以及磷离子等作为掺杂离子，在掺杂类型为p型的情况下，可以选择铝离子以及硼离子等作为掺杂离子。
可选地，如图1所示，所述沟槽栅12包括：沟槽（图1中未示出），位于所述外延层11中；栅氧化层20，位于所述沟槽的侧壁、所述沟槽的底部以及所述第一注入区13远离所述衬底10的部分表面上；栅极21，位于所述栅氧化层20远离所述衬底10的表面上，所述栅极21远离所述衬底10的表面与所述栅氧化层20远离所述第一注入区13的表面齐平。
所述栅极以及所述栅氧化层的材料可以选择现有技术中任意可行的材料，一种示例性实施例中，所述栅极的材料包括多晶硅，所述栅氧化层的材料包括氧化硅。
本申请的示例性实施例中，所述栅氧化层的厚度范围为40~60nm。
具体地，以所述外延层的掺杂离子的掺杂类型为n型，且第一注入区、第二注入区以及第五注入区均位于所述沟槽栅两侧的外延层中的器件结构为例，对本申请的沟槽栅型碳化硅功率器件的工作原理进行说明如下：
在沟槽栅型碳化硅功率器件的栅极-源极施加正压（Vgs大于0）时，掺杂类型为p型的第二注入区以及第四注入区的靠近栅氧化层的表面进入弱反型状态，随着栅源电压增加并超过器件阈值电压时第二注入区以及第四注入区的靠近栅氧化层的表面进入强反型状态形成导电沟道，器件开始工作。首先电子经过沟槽栅右侧的第一注入区，流经沟槽栅右侧的第二注入区形成的N型反型层沟道，然后流经第三注入区，接着流向外延层和衬底；然后，随着栅源电压继续增加，电子同时从沟槽栅左侧的第一注入区，流经沟槽栅左侧的第二注入区形成的N型反型层沟道，然后流入外延层和衬底；之后，随着栅源电压继续增加，电子同时通过沟槽栅右侧的第一注入区、沟槽栅右侧的第二注入区形成的N型反型层沟道、第三注入区和第四注入区形成的N型反型层沟道，流入外延层和衬底。其中，沟槽栅右侧的第一注入区、第二注入区、第三注入区、外延层和衬底构成的通道最先形成，因为第三注入区的存在，器件的通路电阻比较小。
当器件工作在反向状态时，第四注入区与外延层形成的PN结处于反偏状态，以及第二注入区与外延层形成PN结处于反偏状态，随着反向电压增加，它们形成的PN耗尽层开始扩展并相连，可以避免沟槽底部高电场集中现象。
所述的各结构层可以采用任意合适的生长方式来形成，如采用CVD（ChemicalVapor Deposition，化学气相沉积）、ALD（Atomic Layer Deposition，原子层沉积）、PVD（Physical Vapor Deposition，物理气相沉积）、热氧化、分子束外延、金属有机化学气相沉积、金属有机气相外延、氢化物气相外延和/或其它公知的晶体生长工艺中的一种或多种形成。
在本实施例中提供了一种所述沟槽栅型碳化硅功率器件的制作方法，需要说明的是，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
图2是根据本申请实施例的沟槽栅型碳化硅功率器件的制作方法的流程图。如图2所示，该方法包括以下步骤：
步骤S201，提供如图3所示的衬底10以及位于所述衬底10上的初始外延层22；
具体地，所述衬底以及所述初始外延层的材料分别为碳化硅。所述衬底与所述初始外延层的掺杂离子的导电类型相同，如，所述衬底为n型导电衬底，则初始外延层为n型初始外延层。所述衬底的掺杂离子的掺杂浓度大于所述初始外延层的掺杂离子的掺杂浓度。本领域技术人员可以按照实际设计需求灵活设置所述衬底的掺杂离子以及所述初始外延层的掺杂离子的掺杂浓度值。一种可选实施例中，所述衬底的掺杂离子的掺杂浓度为E19cm-3~E20cm-3，所述初始外延层的掺杂离子的掺杂浓度为E15cm-3~E16cm-3。
步骤S202，在所述初始外延层22中形成第一初始注入区23、第二初始注入区24以及第三初始注入区25，得到如图8所示的结构，所述第一初始注入区23远离所述衬底10的表面与所述初始外延层22远离所述衬底10的部分表面重合，所述第二初始注入区24位于所述第一初始注入区23靠近所述衬底10的表面上，所述第三初始注入区25位于所述第二初始注入区24靠近所述衬底10的部分表面上，所述初始外延层22的掺杂离子、所述第一初始注入区23的掺杂离子以及所述第三初始注入区25的掺杂离子的导电类型相同，且不同于所述第二初始注入区24的掺杂离子的导电类型，所述第三初始注入区25的掺杂离子的掺杂浓度大于所述初始外延层22的掺杂离子的掺杂浓度；
具体地，所述第二初始注入区与所述初始外延层、所述第一初始注入区以及所述第三初始注入区的掺杂离子的导电类型均不同，比如第二初始注入区的掺杂离子的导电类型为p型的情况下，所述初始外延层、所述第一初始注入区以及所述第三初始注入区的掺杂离子的导电类型则均为n型。本领域技术人员可以根据实际设计需求灵活设置所述第三初始注入区的掺杂离子的掺杂浓度，本实施例中，所述第三初始注入区的掺杂离子的掺杂浓度为E17~E19cm-3。
步骤S203，如图11所示，形成位于所述初始外延层22中的沟槽栅12，所述沟槽栅12依次贯穿所述第一初始注入区23和所述第二初始注入区24，所述沟槽栅12的部分底部位于所述第三初始注入区25中，剩余的所述第一初始注入区23形成第一注入区13，剩余的所述第二初始注入区24形成第二注入区14，剩余的所述第三初始注入区25形成第三注入区15，剩余的所述初始外延层22形成外延层11，得到如图1所示的结构。
具体地，所述第一初始注入区可以仅与所述沟槽栅的一个侧壁的部分接触，也可以与所述沟槽栅的两个侧壁的部分分别接触。所述第一初始注入区从所述初始外延层的表面伸入至初始外延层中，所述第一初始注入区的深度小于所述初始外延层的深度，还小于所述沟槽栅在所述初始外延层中的深度，所述的深度为平行于衬底以及初始外延层的叠置方向的方向上的深度值。所述第二初始注入区可以仅与所述沟槽栅的一个侧壁的部分接触，也可以与所述沟槽栅的两个侧壁的部分分别接触。在所述第一初始注入区仅与所述沟槽栅的一个侧壁的部分接触的情况下，所述第二初始注入区与所述第一初始注入区位于所述沟槽栅的同一侧。所述第二初始注入区与所述第一初始注入区的总深度小于或者等于所述沟槽栅在所述初始外延层中的深度。
通过所述实施例，首先提供衬底以及位于衬底上的初始外延层；然后沿靠近衬底的方向在初始外延层中形成相邻的第一初始注入区、第二初始注入区以及第三初始注入区，其中，初始外延层、第一初始注入区、第三初始注入区的导电类型相同，不同于第二初始注入区，且第三初始注入区比初始外延层的掺杂浓度高；最后形成贯穿第一初始注入区和第二初始注入区、且部分底部位于第三初始注入区中的沟槽栅，使得剩余的第一初始注入区、第二初始注入区、第三初始注入区以及初始外延层对应形成第一注入区、第二注入区、第三注入区以及外延层，实现了在沟槽栅底部的外延层中设置掺杂离子的掺杂类型与外延层相同、掺杂浓度高于外延层的第三注入区。由于第三注入区的存在，在沟槽栅型碳化硅功率器件的栅极和源极施加电压并达到器件阈值电压时，从第一注入区、经第二注入区、第三注入区到外延层的载流子通路最先形成，即载流子经过第一注入区，流经第二注入区形成的反型层沟道中，然后经第三注入区流向外延层和衬底，从而保证了通路电阻较小，有效解决了现有技术中沟槽栅型碳化硅功率器件的导通电阻较高的技术问题。
一种可选方案中，步骤S202：在所述初始外延层中形成第一初始注入区、第二初始注入区以及第三初始注入区的具体实现方式可以包括：
步骤S2021：如图3和图4所示，在所述初始外延层22中形成第四初始注入区26，所述第四初始注入区26与所述初始外延层22在第一方向上的宽度相同，所述第四初始注入区26在第二方向上的宽度小于所述初始外延层22在所述第二方向上的宽度，所述第四初始注入区26的掺杂离子与所述初始外延层的掺杂离子的导电类型不同，所述第一方向垂直于所述衬底10与所述初始外延层22的叠置方向，所述第二方向平行于所述叠置方向；
具体地，可以通过高温离子注入在所述初始外延层中形成所述第四初始注入区，所述第四初始注入区的掺杂离子的掺杂浓度可以为E17~E18cm-3。所述第四初始注入区与所述初始外延层的宽度相同，所述第四初始注入区的注入深度小于所述初始外延层的厚度。
步骤S2022：如图4至图6所示，在所述第四初始注入区26中形成所述第一初始注入区23，所述第一初始注入区23在所述第一方向上的宽度小于所述第四初始注入区26在所述第一方向上的宽度，所述第一初始注入区23在所述第二方向上的宽度小于所述第四初始注入区26在所述第二方向上的宽度，剩余的所述第四初始注入区26形成所述第二初始注入区24；
具体地，通过高温离子注入在所述第四初始注入区中形成所述第一初始注入区，所述第一初始注入区的掺杂离子的掺杂浓度可以为E19cm-3~E20cm-3。所述第一初始注入区的注入深度小于所述第四初始注入区的注入深度，所述第一初始注入区的注入宽度也小于所述第四初始注入区的注入宽度。
本申请中，如图4至图6所示，在所述第四初始注入区26中形成所述第一初始注入区23，可以包括如下步骤：如图4和图5所示，在所述第四初始注入区26中形成第六初始注入区29，剩余的所述第四初始注入区26形成第二初始注入区24，得到如图5所示的结构，其中，所述第六初始注入区29在所述第一方向上的宽度等于所述第四初始注入区26在所述第一方向上的宽度，所述第六初始注入区29在所述第二方向上的宽度小于所述第四初始注入区26在所述第二方向上的宽度；在所述第六初始注入区29的裸露表面上形成初始阻挡层，再通过刻蚀去除所述初始阻挡层的边缘，形成注入窗口（图中未示出）；通过所述注入窗口对所述第六初始注入区29进行离子注入，得到第五注入区30，剩余的所述第六初始注入区29形成所述第一初始注入区23，得到如图6所示的结构。通过形成所述第五注入区，可以防止器件的寄生三极管导通。
具体地，可以通过高温离子注入法在所述第四初始注入区中形成所述第六初始注入区，以及在所述第六初始注入区中形成所述第五注入区。所述第六初始注入区的掺杂离子的掺杂浓度可以为E19cm-3~E20cm-3。所述第五注入区的掺杂离子的掺杂浓度可以为E19cm-3~E21cm-3。
步骤S2023：如图7所示，在所述初始外延层22中形成第五初始注入区27，所述第五初始注入区27位于所述第二初始注入区24靠近所述衬底10的部分表面上，所述第五初始注入区27的掺杂离子与所述初始外延层22的掺杂离子的导电类型不同；
具体地，可以先在所述初始外延层的裸露表面上形成初始阻挡层，再通过刻蚀去除部分的所述初始阻挡层，形成注入窗口，通过该注入窗口进行高温高能离子注入，形成所述第五初始注入区。所述第五初始注入区的掺杂离子的导电类型可以为E17cm-3~E18cm-3。
步骤S2024：如图8所示，形成位于所述初始外延层22和所述第五初始注入区27中的所述第三初始注入区25，所述第三初始注入区25与所述第二初始注入区24靠近所述衬底10的表面接触，剩余的所述第五初始注入区27形成中间注入区31。
具体地，可以先在所述初始外延层的裸露表面上形成初始阻挡层，再通过刻蚀去除部分的所述初始阻挡层，形成注入窗口，该注入窗口在所述衬底上的正投影与所述第五初始注入区在所述衬底上的正投影部分交叠，通过该注入窗口进行高温高能离子注入，形成所述第三初始注入区。所述第三初始注入区的掺杂离子的导电类型可以为E17cm-3~E19cm-3。
在此基础上，步骤S203：形成位于所述初始外延层中的沟槽栅，包括：
步骤S2031：如图8和图9所示，去除部分的所述第一初始注入区23、部分的所述第二初始注入区24、部分的所述第三初始注入区25以及部分的所述中间注入区31，形成部分底部位于所述第三初始注入区25且剩余的底部与所述中间注入区31接触的沟槽28，剩余的所述第一初始注入区23形成所述第一注入区13，剩余的所述第二初始注入区24形成所述第二注入区14，剩余的所述第三初始注入区25形成所述第三注入区15，剩余的所述中间注入区31形成第四注入区16，剩余的所述初始外延层22形成所述外延层11；
具体地，所述沟槽的深度大于所述第一初始注入区和所述第二初始注入区的总注入深度，小于所述第一初始注入区、所述第二初始注入区以及所述第三初始注入区的总注入深度。
步骤S2032：如图9和图10所示，在所述沟槽28中以及所述第一注入区13远离所述衬底10的部分表面上覆盖栅氧化层20；
具体地，可以通过高温氧化法在所述沟槽中生长所述栅氧化层。所述栅氧化层的厚度范围可以为40~60nm。
步骤S2033：如图11所示，在剩余的所述沟槽28中填充导电材料，形成栅极21，所述栅极21远离所述衬底10的表面与所述栅氧化层20远离所述第一注入区13的表面齐平，所述栅极21与所述栅氧化层20形成所述沟槽栅12。
具体地，可以通过沉积法在剩余的所述沟槽中沉积所述导电材料，再通过光刻刻蚀来形成所需形貌的所述栅极。所述导电材料可以选用多晶硅，也可以选择其他导电材料。
所述实施例中，在沟槽栅底部设置与外延层的掺杂离子的导电类型不同的第四注入区，使得所述第四注入区与所述沟槽栅的部分底部以及所述第三注入区分别接触，所述第四注入区以及所述第二注入区分别与外延层形成PN结，这样当向沟槽栅型碳化硅功率器件施加反向电压，使得器件工作在反向状态时，通过设置所述第二注入区、所述第四注入区以及所述外延层的掺杂离子的导电类型，使得所述第四注入区和所述外延层形成的PN结以及所述第二注入区和所述外延层形成的PN结处于反偏状态，且随着反向电压的增加，两个PN结的耗尽层逐渐扩展并相连，可以有效解决沟槽底部电场集中问题，保证沟槽栅型碳化硅功率器件的击穿电压较高，器件的整体可靠性较好。
进一步地，所述第四注入区可以仅与所述沟槽栅的底部接触。为了进一步地保证器件的可靠性较好，本申请中，所述第四注入区包裹所述沟槽栅的底部拐角。由于高电场主要集中在沟槽栅底部拐角处，通过第四注入区将底部拐角包裹住，形成了沟槽栅的包角沟槽屏蔽结构，可以有效保护沟槽栅底部拐角的栅氧化层，进一步地解决沟槽栅底部拐角的高电场集中问题，进一步地提升沟槽栅的可靠性。
在步骤S203：形成位于所述初始外延层中的沟槽栅之后，所述方法还包括：如图11和图12所示，在所述沟槽栅12的裸露表面上以及所述第一注入区13的部分裸露表面上形成层间绝缘层17；如图12和图1所示，在所述层间绝缘层17的裸露表面上以及所述外延层11的裸露表面上形成源极金属层18；在所述衬底10远离所述外延层11的表面上形成漏极金属层19。本实施例中，通过层间绝缘层实现对沟槽栅的隔离防护；所述源极金属层作为器件的源极，所述漏极金属层作为器件的漏极。
本申请的实施例中，可以选择合适的材料作为所述层间绝缘层的材料，如二氧化硅、氮化硅、氧化铝等，当然，除了所述材料外，还可以选择其他绝缘材料作为所述层间绝缘层的材料。同理，本领域技术人员可以选择任意合适的导电材料作为所述源极金属层以及所述漏极金属层的材料，所述源极金属层以及所述漏极金属层可以选择单层导电结构或者多层导电结构。
具体地，可以通过LPCVD方法生长所述层间绝缘层。形成所述源极金属层的过程可以为：在所述层间绝缘层的裸露表面上以及所述外延层的裸露表面上依次叠置第一金属层、第二金属层和第三金属层，其中，所述第一金属层为Ni层，所述第二金属层为Ti层，所述第三金属层为Al层。形成所述漏极金属层的过程可以为：在所述衬底远离所述外延层的表面上依次叠置第四金属层、第五金属层、第六金属层以及第七金属层，其中，所述第四金属层为Ni，所述第五金属层为Ti层，所述第六金属层为Ni层，所述第七金属层为Ag层。其中，所述的第一金属层、第二金属层、第三金属层、第四金属层、第五金属层、第六金属层以及第七金属层具体可以采用金属溅射方式得到。
根据本申请的再一方面，提供了一种半导体结构，包括：任一种所述的沟槽栅型碳化硅功率器件，或者采用所述的方法制作得到的沟槽栅型碳化硅功率器件。
所述的半导体结构包括所述的沟槽栅型碳化硅功率器件，或者为采用所述方法得到的沟槽栅型碳化硅功率器件。该器件中，在沟槽栅底部的外延层中设置掺杂离子的掺杂类型与外延层相同的第三注入区，且第三注入区的掺杂离子的掺杂浓度高于外延层，由于第三注入区的存在，在沟槽栅型碳化硅功率器件的栅极和源极施加电压并达到器件阈值电压时，从第一注入区、经第二注入区、第三注入区到外延层的载流子通路最先形成，即载流子经过第一注入区，流经第二注入区形成的反型层沟道中，然后经第三注入区流向外延层和衬底，从而保证了通路电阻较小，有效解决了现有技术中沟槽栅型碳化硅功率器件的导通电阻较高的技术问题。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。
从以上的描述中，可以看出，本申请所述的实施例实现了如下技术效果：
1）、本申请的沟槽栅型碳化硅功率器件，在沟槽栅底部的外延层中设置掺杂离子的掺杂类型与外延层相同的第三注入区，且第三注入区的掺杂离子的掺杂浓度高于外延层，由于第三注入区的存在，在沟槽栅型碳化硅功率器件的栅极和源极施加电压并达到器件阈值电压时，从第一注入区、经第二注入区、第三注入区到外延层的载流子通路最先形成，即载流子经过第一注入区，流经第二注入区形成的反型层沟道中，然后经第三注入区流向外延层和衬底，从而保证了通路电阻较小，有效解决了现有技术中沟槽栅型碳化硅功率器件的导通电阻较高的技术问题。
2）、本申请的沟槽栅型碳化硅功率器件的制作方法中，首先提供衬底以及位于衬底上的初始外延层；然后沿靠近衬底的方向在初始外延层中形成相邻的第一初始注入区、第二初始注入区以及第三初始注入区，其中，初始外延层、第一初始注入区、第三初始注入区的导电类型相同，不同于第二初始注入区，且第三初始注入区比初始外延层的掺杂浓度高；最后形成贯穿第一初始注入区和第二初始注入区、且部分底部位于第三初始注入区中的沟槽栅，使得剩余的第一初始注入区、第二初始注入区、第三初始注入区以及初始外延层对应形成第一注入区、第二注入区、第三注入区以及外延层，实现了在沟槽栅底部的外延层中设置掺杂离子的掺杂类型与外延层相同、掺杂浓度高于外延层的第三注入区。由于第三注入区的存在，在沟槽栅型碳化硅功率器件的栅极和源极施加电压并达到器件阈值电压时，从第一注入区、经第二注入区、第三注入区到外延层的载流子通路最先形成，即载流子经过第一注入区，流经第二注入区形成的反型层沟道中，然后经第三注入区流向外延层和衬底，从而保证了通路电阻较小，有效解决了现有技术中沟槽栅型碳化硅功率器件的导通电阻较高的技术问题。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种沟槽栅型碳化硅功率器件，其特征在于，包括：
衬底；
外延层，位于所述衬底的表面上；
沟槽栅，至少位于所述外延层中；
第一注入区，位于所述沟槽栅至少一侧的所述外延层中，且与所述沟槽栅的部分侧壁接触，所述第一注入区远离所述衬底的表面与所述外延层远离所述衬底的部分表面重合；
第二注入区，位于所述沟槽栅至少一侧的所述外延层中，且与所述沟槽栅的部分侧壁接触，所述第二注入区还与所述第一注入区靠近所述衬底的表面接触；
第三注入区，位于所述外延层中，且与所述沟槽栅的部分底部、所述沟槽栅的部分侧壁以及所述第二注入区靠近所述衬底的部分表面分别接触；
其中，所述外延层的掺杂离子、所述第一注入区的掺杂离子以及所述第三注入区的掺杂离子的导电类型相同，且不同于所述第二注入区的掺杂离子的导电类型，所述第三注入区的掺杂离子的掺杂浓度大于所述外延层的掺杂离子的掺杂浓度。
2.根据权利要求1所述的沟槽栅型碳化硅功率器件，其特征在于，所述沟槽栅型碳化硅功率器件还包括：
第四注入区，位于所述外延层中且与所述第三注入区靠近所述衬底的部分表面接触，所述第四注入区还与所述沟槽栅的部分底部接触，所述第四注入区的掺杂离子与所述外延层的掺杂离子的导电类型不同。
3.根据权利要求2所述的沟槽栅型碳化硅功率器件，其特征在于，所述第四注入区包裹所述沟槽栅的底部拐角。
4.根据权利要求1至3中任一项所述的沟槽栅型碳化硅功率器件，其特征在于，所述第一注入区和所述第二注入区均位于所述沟槽栅的两侧，且与所述沟槽栅的两个侧壁的部分分别接触，所述第三注入区仅覆盖所述沟槽栅的一个底部拐角以及位于所述底部拐角同一侧的所述沟槽栅的部分侧壁和所述第二注入区靠近所述衬底的表面。
5.根据权利要求1至3中任一项所述的沟槽栅型碳化硅功率器件，其特征在于，所述沟槽栅型碳化硅功率器件还包括：
层间绝缘层，位于所述沟槽栅以及所述第一注入区远离所述衬底的表面上；
源极金属层，位于所述外延层以及所述层间绝缘层远离所述衬底的表面上；
漏极金属层，位于所述衬底远离所述外延层的表面上。
6.根据权利要求1至3中任一项所述的沟槽栅型碳化硅功率器件，其特征在于，所述沟槽栅包括：
沟槽，位于所述外延层中；
栅氧化层，位于所述沟槽的侧壁、所述沟槽的底部以及所述第一注入区远离所述衬底的部分表面上；
栅极，位于所述栅氧化层远离所述衬底的表面上，所述栅极远离所述衬底的表面与所述栅氧化层远离所述第一注入区的表面齐平。
7.根据权利要求1所述的沟槽栅型碳化硅功率器件，其特征在于，所述沟槽栅型碳化硅功率器件还包括：
第五注入区，位于所述沟槽栅至少一侧的所述外延层中，与所述第一注入区远离所述沟槽栅的侧壁的表面接触，所述第五注入区还与所述第二注入区远离所述衬底的部分表面接触，所述第五注入区远离所述衬底的表面与外延层远离所述衬底的部分表面重合，所述第五注入区的掺杂离子与所述第二注入区的掺杂离子的导电类型相同，所述第五注入区的掺杂离子的掺杂浓度大于所述第二注入区的掺杂离子的掺杂浓度。
8.一种权利要求1至7中任一项所述的沟槽栅型碳化硅功率器件的制作方法，其特征在于，包括：
提供衬底以及位于所述衬底上的初始外延层；
在所述初始外延层中形成第一初始注入区、第二初始注入区以及第三初始注入区，所述第一初始注入区远离所述衬底的表面与所述初始外延层远离所述衬底的部分表面重合，所述第二初始注入区位于所述第一初始注入区靠近所述衬底的表面上，所述第三初始注入区位于所述第二初始注入区靠近所述衬底的部分表面上，所述初始外延层的掺杂离子、所述第一初始注入区的掺杂离子以及所述第三初始注入区的掺杂离子的导电类型相同，且不同于所述第二初始注入区的掺杂离子的导电类型，所述第三初始注入区的掺杂离子的掺杂浓度大于所述初始外延层的掺杂离子的掺杂浓度；
形成位于所述初始外延层中的沟槽栅，所述沟槽栅依次贯穿所述第一初始注入区和所述第二初始注入区，所述沟槽栅的部分底部位于所述第三初始注入区中，剩余的所述第一初始注入区形成第一注入区，剩余的所述第二初始注入区形成第二注入区，剩余的所述第三初始注入区形成第三注入区，剩余的所述初始外延层形成外延层。
9.根据权利要求8所述的方法，其特征在于，
在所述初始外延层中形成第一初始注入区、第二初始注入区以及第三初始注入区，包括：
在所述初始外延层中形成第四初始注入区，所述第四初始注入区与所述初始外延层在第一方向上的宽度相同，所述第四初始注入区在第二方向上的宽度小于所述初始外延层在所述第二方向上的宽度，所述第四初始注入区的掺杂离子与所述初始外延层的掺杂离子的导电类型不同，所述第一方向垂直于所述衬底与所述初始外延层的叠置方向，所述第二方向平行于所述叠置方向；
在所述第四初始注入区中形成所述第一初始注入区，所述第一初始注入区在所述第一方向上的宽度小于所述第四初始注入区在所述第一方向上的宽度，所述第一初始注入区在所述第二方向上的宽度小于所述第四初始注入区在所述第二方向上的宽度，剩余的所述第四初始注入区形成所述第二初始注入区；
在所述初始外延层中形成第五初始注入区，所述第五初始注入区位于所述第二初始注入区靠近所述衬底的部分表面上，所述第五初始注入区的掺杂离子与所述初始外延层的掺杂离子的导电类型不同；
形成位于所述初始外延层和所述第五初始注入区中的所述第三初始注入区，所述第三初始注入区与所述第二初始注入区靠近所述衬底的表面接触，剩余的所述第五初始注入区形成中间注入区，
形成位于所述初始外延层中的沟槽栅，包括：
去除部分的所述第一初始注入区、部分的所述第二初始注入区、部分的所述第三初始注入区以及部分的所述中间注入区，形成部分底部位于所述第三初始注入区且剩余的底部与所述中间注入区接触的沟槽，剩余的所述第一初始注入区形成所述第一注入区，剩余的所述第二初始注入区形成所述第二注入区，剩余的所述第三初始注入区形成所述第三注入区，剩余的所述中间注入区形成第四注入区，剩余的所述初始外延层形成所述外延层；
在所述沟槽中以及所述第一注入区远离所述衬底的部分表面上覆盖栅氧化层；
在剩余的所述沟槽中填充导电材料，形成栅极，所述栅极远离所述衬底的表面与所述栅氧化层远离所述第一注入区的表面齐平，所述栅极与所述栅氧化层形成所述沟槽栅。
10.一种半导体结构，其特征在于，包括：权利要求1至7中任一项所述的沟槽栅型碳化硅功率器件，或者采用权利要求8或9所述的方法制作得到的沟槽栅型碳化硅功率器件。
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