CN116632043A - 一种半导体器件的制作方法及半导体器件 - Google Patents

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徐妙玲
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Abstract

本申请提供了一种半导体器件的制作方法及半导体器件，该制作方法包括：形成外延层，所述外延层具有相对的第一表面和第二表面；在所述第一表面内形成第一阱区以及沟槽；所述沟槽具有一垂直侧壁，所述第一阱区位于与所述垂直侧壁相邻一侧的第一表面内；基于所述沟槽，在所述沟槽所露出的外延层内形成第二阱区和源区；在所述沟槽内形成栅极结构，所述栅极结构位于所述垂直侧壁的表面上；其中，所述第一阱区与所述栅极结构接触，用于形成第一沟道；所述第二阱区与所述栅极结构接触，用于形成第二沟道；所述源区至少包围所述沟槽栅极的底部。

Description

一种半导体器件的制作方法及半导体器件
技术领域
本申请涉及半导体领域，更具体的说，涉及一种半导体器件的制作方法及半导体器件
背景技术
随着半导体行业的不断发展，越来越多的半导体材料被发现，其中，SiC(碳化硅)材料由于其禁带宽度大、击穿电场高、电子迁移率速度快、热导率高等物理性质方面的优势，使基于SiC制备半导体器件能在高温、高压、高频和抗辐射的环境工作。同时相较于传统的半导体器件具有更高的工作电压、更低的损耗以及更高的功率密度。因而逐渐成为市场的主流。但是基于SiC制备的半导体器件的导通电阻是限制其性能进一步提升的主要因素。而由于SiC材料迁移率的影响，沟道电阻是MOSFET电阻的主要组成部分，该部分电阻占比很高。
为了降低沟道电阻，可以通过提高沟槽的密度来提升沟道密度，进而降低沟道电阻，但是Sic器件来说，沟槽密度的提高会导致器件内部的电压升高，从而导致沟槽栅极底部的栅极氧化层被击穿。因此，如何在不提高器件内部电压的同时提高沟道密度，成为了亟待解决的问题。
发明内容
有鉴于此，本申请提供了一种半导体器件的制作方法及半导体器件，方案如下：
一种半导体器件的制作方法，包括：
形成外延层，所述外延层具有相对的第一表面和第二表面；
在所述第一表面内形成第一阱区以及沟槽；所述沟槽具有一垂直侧壁，所述第一阱区位于与所述垂直侧壁相邻一侧的第一表面内；
基于所述沟槽，在所述沟槽所露出的外延层内形成第二阱区和源区；
在所述沟槽内形成栅极结构，所述栅极结构位于所述垂直侧壁的表面上；
其中，所述第一阱区与所述栅极结构接触，用于形成第一沟道；所述第二阱区与所述栅极结构接触，用于形成第二沟道；所述源区至少包围所述沟槽栅极的底部。
优选的，在上述介绍的制作方法中，形成所述沟槽的方法包括：
在所述第一表面内形成第一子沟槽，所述第一子沟槽具有相对的第一侧壁和第二侧壁；
在所述第一子沟槽内形成第二子沟槽；
其中，所述第一子沟槽的宽度大于所述第二子沟槽的宽度，且所述第一侧壁与所述第二子沟槽的一侧壁重合为所述垂直侧壁。
优选的，在上述介绍的制作方法中，形成所述第二子沟槽的方法包括：
形成掩膜层，所述掩膜层覆盖所述第二侧壁以及与所述第二侧壁相邻的一部分底部；
基于所述掩膜层，对所述第一子沟槽的另一部分底部进行刻蚀，以形成所述第二子沟槽；所述第二子沟槽的另一侧壁与剩余的部分所述第二侧壁形成台阶结构。
优选的，在上述介绍的制作方法中，形成所述第二阱区的方法包括：
基于所述掩膜层，对所述第二子沟槽所露出的外延层进行离子注入，形成第一离子注入区；
其中，部分所述第一离子注入区位于所述垂直侧壁所露出的外延层内，用于作为所述第二阱区。
优选的，在上述介绍的制作方法中，所述源区包括第一源区和第二源区；形成所述源区的方法包括：
去除所述掩膜层；
基于所述台阶结构，对所述台阶结构所露出的外延层进行离子注入，形成第二离子注入区；
对所述第二离子注入区进行离子注入，形成所述第二源区，所述第二源区的注入深度小于所述第二离子注入区的注入深度，所述第二源区下方的所述第二离子注入区为所述第一源区。
优选的，在上述介绍的制作方法中，所述沟槽包括与所述垂直侧壁相对的台阶结构；
在所述沟槽内形成栅极结构包括：
形成覆盖所述沟槽垂直侧壁和所述台阶结构表面的栅极介质层；
形成栅极，所述栅极位于所述垂直侧壁表面的栅极介质层上；
形成隔离层，所述隔离层填充所述台阶结构表面的栅极介质层与所述栅极之间的沟槽区域，且覆盖所述第一表面。
本申请还提供了一种基于上述任一项所述的制作方法形成的半导体器件，包括：
外延层，具有相对的第一表面和第二表面；
位于所述第一表面内的沟槽栅极，所述沟槽栅极包括位于所述外延层表面内的沟槽；所述沟槽具有一垂直侧壁；
位于所述沟槽内的栅极结构，所述栅极结构位于所述垂直侧壁的表面上；
第一阱区，所述第一阱区位于与所述垂直侧壁相邻一侧的第一表面内；所述第一阱区与所述栅极结构接触，用于形成第一沟道；
第二阱区，所述第二阱区位于所述沟槽所露出的外延层内；所述第二阱区与所述栅极结构接触，用于形成第二沟道；
源区，所述源区位于所述沟槽所露出的外延层内，且至少包围所述沟槽栅极的底部。
优选的，在上述介绍的半导体器件中，所述沟槽包括：
位于所述第一表面内的第一子沟槽，具有相对的第一侧壁和第二侧壁；
位于所述第一子沟槽底部的第二子沟槽；所述第一子沟槽的宽度大于所述第二子沟槽的宽度，所述第二子沟槽的一侧壁与所述第一侧壁重合为所述垂直侧壁；所述第二子沟槽的另一侧壁与剩余的部分所述第二侧壁形成台阶结构；
其中，所述栅极结构包括：覆盖所述垂直侧壁以及所述台阶结构的栅极介质层；栅极，所述栅极位于所述垂直侧壁表面的栅极介质层上；隔离层，所述隔离层填充所述台阶结构表面的栅极介质层与所述栅极之间的沟槽区域，且覆盖所述第一表面。
优选的，在上述介绍的半导体器件中，还包括：
通孔，所述通孔露出所述台阶结构内的源区；
源极，所述源极与所述通孔与所述源区连接。
优选的，在上述介绍的半导体器件中，所述源区包括：
第一源区，所述第一源区至少包围所述沟槽栅极的底部；
第二源区，所述第二源区位于所述第一源区内，且与所述源极接触。
基于上述介绍，本申请提供了一种半导体器件的制作方法及半导体器件，基于该制作方法形成的半导体器件，在栅极结构的一侧设置了不相连的第一阱区和第二阱区，其中，第一阱区和第二阱区分别与栅极结构接触，形成第一沟道和第二沟道。在不改变栅极结构密度的同时，使得阱区的密度翻倍，基于阱区形成的沟道的密度也得到了提高，进而使得沟道电阻降低。
附图说明
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容涵盖的范围内。
图1-图4为本申请实施例提供的一种半导体器件制作方法在不同工艺步骤对应的产品结构图；
图5-图6所示，图5-图6为半导体器件中第一阱区以及掩膜结构的制作方法在不同工艺步骤中的产品结构图；
图7-图9为半导体器件中沟槽的制作方法在不同工艺步骤中的产品结构图；
图10为半导体器件在形成第二阱区后的结构示意图；
图11-图13为半导体器件中源区的制作方法在不同工艺步骤中的产品结构图；
图14-图16为本申请实施例提供的另一种半导体器件中源区的制作方法在不同工艺步骤中的产品结构图；
图17-图20为半导体器件中栅极结构的制作方法在不同工艺步骤中的产品结构图；
图21为本申请实施例提供的另一种半导体器件的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
现有技术通常会在沟槽栅极的一侧设置一离子掺杂区，以包围沟槽栅极的一侧壁以及部分底部，从而降低沟槽底部和外延层之间的电压差，实现对沟槽栅极底部栅极介质层的保护。但是这种方案会导致设置离子掺杂区一侧的沟道失效，在沟槽密度不变的情况下，沟道密度降低了一半，使得沟道密度难以提升，器件的总电阻降低困难。
基于上述问题，本申请提供了一种半导体器件的制作方法，该制作方法包括：形成外延层，所述外延层具有相对的第一表面和第二表面；在所述第一表面内形成第一阱区以及沟槽；所述沟槽具有一垂直侧壁，所述第一阱区位于与所述垂直侧壁相邻一侧的第一表面内；基于所述沟槽，在所述沟槽所露出的外延层内形成第二阱区和源区；在所述沟槽内形成栅极结构，所述栅极结构位于所述垂直侧壁的表面上；其中，所述第一阱区与所述栅极结构接触，用于形成第一沟道；所述第二阱区与所述栅极结构接触，用于形成第二沟道；所述源区至少包围所述沟槽栅极的底部。
基于该制作方法形成的半导体器件，在栅极结构的一侧设置了不相连的第一阱区和第二阱区，其中，第一阱区和第二阱区分别与栅极结构接触，形成第一沟道和第二沟道。在不改变栅极结构密度的同时，使得阱区的密度翻倍，基于阱区形成的沟道的密度也得到了提高，进而使得沟道电阻降低。并且，在沟槽底部还具有源区，使得栅极结构底部的电压与栅极结构的电压差降低，基于该种结构可以制备沟槽栅极密度更高的半导体器件，进一步的提升了沟道密度，降低沟道电阻。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
本申请提供了一种半导体器件的制作方法，参考图1-图4，图1-图4为本申请实施例提供的一种半导体器件制作方法在不同工艺步骤对应的产品结构图，该制作方法包括：
步骤S11，如图1所示，形成外延层10，外延层10具有相对的第一表面和第二表面。其中，在外延层10的第二表面上具有一衬底01，衬底01为N型离子高掺杂区，外延层为N型离子低掺杂区。
步骤S12，如图2所示，在第一表面内形成第一阱区111以及沟槽15；沟槽15具有一垂直侧壁，第一阱区111位于与垂直侧壁相邻一侧的第一表面内。
步骤S13，如图3所示，基于沟槽15，在沟槽15所露出的外延层10内形成第二阱区112和源区12。
步骤S14，如图4所示，在沟槽15内形成栅极结构13，栅极结构13位于垂直侧壁的表面上。
其中，第一阱区111与栅极结构13接触，用于形成第一沟道；第二阱区112与栅极结构13接触，用于形成第二沟道；源区12至少包围沟槽栅极的底部。
本申请所提供的半导体器件，在栅极结构13的一侧设置了不相连的第一阱区111和第二阱区112，其中，第一阱区111和第二阱区112分别与栅极结构13接触，形成第一沟道和第二沟道。在不改变栅极结构13密度的同时，使得阱区11的密度翻倍，基于阱区11形成的沟道的密度也得到了提高，进而使得沟道电阻降低。在本申请中，外延层以SiC材料的外延层为例进行介绍，可以理解的是，外延层的材料可以根据需求进行选择，本申请对此不做限定。
参考图5-图6所示，图5-图6为半导体器件中第一阱区以及掩膜结构的制作方法在不同工艺步骤中的产品结构图。在上述步骤S12中，在形成沟槽15之前包括：
首先，如图5所示，对外延层10进行离子注入，在外延层10内形成一P-离子注入区；其中，该P-离子注入区包括第一阱区111的全部结构。
然后，如图6所示，在第一表面上沉积一掩膜结构20，掩膜结构20露出部分外延层10。通过设置一掩膜结构20，便于后续刻蚀外延层10形成沟槽。
参考图7-图9所示，图7-图9为半导体器件中沟槽的制作方法在不同工艺步骤中的产品结构图。在上述步骤S12中，形成沟槽15的方法包括：
步骤S121，如图7所示，在第一表面内形成第一子沟槽151，第一子沟槽151具有相对的第一侧壁和第二侧壁。
可选的，可以基于图5和图6所示方式，先在外延层10的表面形成一离子注入区，并在外延层10的表面上形成掩膜层，然后基于该掩膜层对外延层10进行刻蚀，形成第一子沟槽151，第一子沟槽151一侧未刻蚀的离子注入区作为第一阱区111。
步骤S122，如图8-图9所示，在第一子沟槽151内形成第二子沟槽152。其中，第一子沟槽151的宽度大于第二子沟槽152的宽度，且第一侧壁与第二子沟槽152的一侧壁重合为垂直侧壁。
在本申请实施例中，沟槽15的一侧壁为垂直侧壁，另一侧壁为台阶结构；该台阶结构为第一子沟槽151与第二子沟槽152组合形成。通过第一子沟槽151与第二子沟槽152形成台阶结构，形成的台阶结构可以拟合成一斜面，从而达到沟槽15的两个侧壁的斜率不同。还可以根据实际需求，形成更多子沟槽，以使得台阶结构的坡度更缓，台阶结构拟合成的斜面的斜率更小。并且，形成倾斜侧壁的方法还可以采用：调节刻蚀选择比、先氧化后腐蚀等方法，本申请对此不做限定。
在上述步骤S122中，形成第二子沟槽152的方法包括：
首先，如图8所示，形成掩膜层21，掩膜层21覆盖第二侧壁以及与第二侧壁相邻的一部分底部。
然后，如图9所示，基于掩膜层21，对第一子沟槽151的另一部分底部进行刻蚀，以形成第二子沟槽152；第二子沟槽152的另一侧壁与剩余的部分底部和第二侧壁形成台阶结构。
若需要形成更多的子沟槽15时，可以重复上述操作来形成子沟槽15。需要注意的是，当形成更多子沟槽15时，可以适当减少形成各个子沟槽15的深度，从而降低形成台阶结构的坡度。
参考图10，图10为半导体器件在形成第二阱区后的结构示意图。在上述步骤S13中，形成第二阱区112的方法包括：
如图10所示，基于掩膜层21，对第二子沟槽152所露出的外延层10进行离子注入，形成第一离子注入区。其中，部分第一离子注入区位于垂直侧壁所露出的外延层10内，用于作为第二阱区112。其中，第二阱区112与第一阱区111之间具有间距。本次离子注入方向垂直于外延层10。本申请实施例附图中以虚线箭头表示离子注入方向。
参考图11-图13，图11-图13为半导体器件中源区的制作方法在不同工艺步骤中的产品结构图。在本申请实施例中，源区12包括第一源区121和第二源区122；在上述步骤S13中，形成源区12的方法包括：
首先，如图11所示，去除掩膜层21。
然后，如图12所示，基于台阶结构，对台阶结构所露出的外延层10进行P型离子注入，形成第二离子注入区。在注入过程中，第一离子注入区的部分结构也注入了P型离子，最终形成了如图所示的第二离子注入区。其中，第二离子注入区包含了第一源区121的全部结构。所述第二离子注入区的P型离子高掺杂区，所述第一离子注入区为P型离子低掺杂区。而上述介绍中的P-离子注入区同样为P型粒子低掺杂区。本次离子注入方向与外延层10的垂直方向具有预设倾角，并朝向台阶结构，以便于形成第二离子注入区。
最后，如图13所示，对第二离子注入区进行N型离子注入，形成第二源区122，第二源区122的注入深度小于第二离子注入区的注入深度，第二源区122下方的第二离子注入区为第一源区121。该过程中，在去除掩膜结构20后，再进行离子注入。本次离子注入方向包括垂直于外延层10的方向以及与外延层10的垂直方向具有倾斜角度的方向，多种离子注入角度混合注入，以便于形成所需长度的第二沟道。
在对第二离子注入区进行了N型离子注入时，还对第一离子注入区以及P-离子注入区的均进行了离子注入，从而形成了第二源区122。形成的第二源区122与衬底01均为N型离子高掺杂区。需要注意的是，第二源区122的注入深度小于P-离子注入区的注入深度，以保留一部分P-离子注入区作为第一阱区111。此时，剩余的第二离子注入区为第一源区121，剩余的第一离子注入区为第二阱区112。
本申请还提供了一种形成第二源区122的方法，参考图14-图16所示，图14-图16为本申请实施例提供的另一种半导体器件中源区制作方法在不同工艺步骤中的产品结构图，该制作方法包括：
首先，如图14所示，在形成图12所示器件结构后，去除掩膜结构20，在第一表面上沉积形成一牺牲结构22。牺牲结构22覆盖顶部分对应第一源区121的区域。
然后，如图15所示，基于牺牲结构22对第二离子注入区进行离子注入，形成第二源区122，第二源区122的注入深度小于第二离子注入区的注入深度，第二源区122下方的第二离子注入区为第一源区121。该离子注入方向与图13所示过程相同。
最后，如图16所示，去除牺牲结构22。
基于该种方法形成的第一源区121会在第一表面上露出，可以与源极14直接接触，使得第一源区121与第二源区122的电压差更小，降低了栅极131底部的电压差，保护了栅极131底部的栅极介质层132。可以进一步的提高沟槽栅极13的密度，提高沟道密度，降低了沟道电阻，提高基于该种结构制备半导体器件的性能。
在上述介绍的半导体器件中，沟槽15具有一垂直侧壁和台阶结构；其中。台阶结构与垂直侧壁相对设置。
参考图17-图20，图17-图20为半导体器件中栅极结构的制作方法在不同工艺步骤中的产品结构图。在上述步骤S14中，在沟槽15内形成栅极结构13包括：
首先，如图17所示，形成覆盖沟槽15垂直侧壁和台阶结构表面的栅极介质层132。其中，栅极介质层132可以基于第一子沟槽151和第二子沟槽152沉积形成或是热氧化形成，从而形成覆盖沟槽15垂直侧壁和台阶结构表面的栅极介质层132。
然后，如图18所示，形成栅极131，栅极131位于垂直侧壁表面的栅极介质层132上。栅极131为多晶硅结构，该过程可以采用常用的反刻蚀侧墙工艺形成，首先各向同性淀积多晶，再用各项异性工艺进行纵向刻蚀，最终会在第二沟道处形成多晶硅侧墙。
最后，如图19所示，形成隔离层133，隔离层133填充台阶结构表面的栅极介质层132与栅极131之间的沟槽15区域，且覆盖第一表面。
其中，栅极131的材料可以是高掺杂多晶硅，也可以是金属材料，本申请对此不做限定。而隔离层133的材料可以与栅极介质层132的材料一致，也可以选用与栅极介质层132材料不同的材料，用于将栅极131与源极14漏极以及外延层10内的阱区11源区12隔离，避免造成器件短路。
在形成隔离层133后，可以如图20所示，对隔离层133进行刻蚀处理，从而形成露出源区12的开口，使得源极14基于开口与源区12接触。还可以对隔离层133进行刻蚀形成开孔，以使得源极14基于开孔与源区12接触，本申请对此不做限定。
需要说明的是，上述制作方法以两级沟槽制作工艺对半导体器件的制作方法进行说明，显然也可以基于其他工艺流程制备上述具有第一沟道和第二沟道的半导体器件。优选的，本申请实施例中，沟槽与垂直侧壁相对的另一侧壁可以如图21中所示的非台结构的倾斜侧壁。
本申请还提供了一种基于上述介绍的任一种制作方法形成的半导体器件，如图21所示，图21为本申请实施例提供的另一种半导体器件的结构示意图，该半导体器件包括：
外延层10，具有相对的第一表面和第二表面；位于第一表面内的沟槽栅极，沟槽栅极包括位于外延层10表面内的沟槽15；沟槽15具有一垂直侧壁；位于沟槽15内的栅极结构13，栅极结构13位于垂直侧壁的表面上；第一阱区111，第一阱区111位于与垂直侧壁相邻一侧的第一表面内；第一阱区111与栅极结构13接触，用于形成第一沟道；第二阱区112，第二阱区112位于沟槽15所露出的外延层10内；第二阱区112与栅极结构13接触，用于形成第二沟道；源区12，源区12位于沟槽15所露出的外延层10内，且至少包围沟槽栅极的底部。
其中，图21所示的半导体器件的沟槽15中第一子沟槽151与第二子沟槽152之间的台阶结构的尺寸较小，此时台阶结构内部外延层10的源区12的更为平滑，源区12的内部电阻较低，能量损耗较低。
在上述介绍中，半导体器件的沟槽15包括：位于第一表面内的第一子沟槽151，具有相对的第一侧壁和第二侧壁；位于第一子沟槽151底部的第二子沟槽152；第一子沟槽151的宽度大于第二子沟槽152的宽度，第二子沟槽152的一侧壁与第一侧壁重合为垂直侧壁；第二子沟槽152的另一侧壁与剩余的部分底部和第二侧壁形成台阶结构；其中，栅极结构13包括：覆盖垂直侧壁以及台阶结构的栅极介质层132；栅极131，栅极131位于垂直侧壁表面的栅极介质层132上；隔离层133，隔离层133填充台阶结构表面的栅极介质层132与栅极131之间的沟槽15区域，且覆盖第一表面。
通过设置第一子沟槽151和第二子沟槽152，以使得第二子沟槽152的一侧壁与第二侧壁组成台阶结构，增加源区12的露出面积，提高了源极14与源区12的连接面积。同时源极14的部分结构位于沟槽15的底部，降低了栅极131与外延层之间的电压差，降低了栅极131底部栅介质层132被击穿的概率。
本申请所提供的半导体器件还包括：通孔，通孔露出台阶结构内的源区12；源极14，源极14基于通孔与源区12连接。
其中，通孔贯穿隔离层133，从而使得源极14基于通孔与源区12连接。同样的，隔离层133还可以如图21所示，仅包覆栅极131，而其余位置均填充有源极14，提高了源极14与源区12的接触面积。
本申请所提供的半导体器件中的源区12包括：
第一源区121，第一源区121至少包围沟槽栅极的底部。
第二源区122，第二源区122位于第一源区121内，且与源极14接触。
在沟槽栅极的底部具有第一源区121和第二源区122，能降低栅极131底部栅极介质层132两侧的电压差，进而使得该半导体器件的所能承受工作电压范围扩宽。
本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的器件而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
需要说明的是，在本申请的描述中，附图和实施例的描述是说明性的而不是限制性的。贯穿说明书实施例的同样的附图标记标识同样的结构。另外，处于理解和易于描述，附图可能夸大了一些层、膜、面板、区域等厚度。同时可以理解的是，当诸如层、膜、区域或衬底的元件被称作“在”另一元件“上”时，该元件可以直接在其他元件上或者可以存在中间元件。另外，“在…上”是指将元件定位在另一元件上或者另一元件下方，但是本质上不是指根据重力方向定位在另一元件的上侧上。
术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，包括：
形成外延层，所述外延层具有相对的第一表面和第二表面；
在所述第一表面内形成第一阱区以及沟槽；所述沟槽具有一垂直侧壁，所述第一阱区位于与所述垂直侧壁相邻一侧的第一表面内；
基于所述沟槽，在所述沟槽所露出的外延层内形成第二阱区和源区；
在所述沟槽内形成栅极结构，所述栅极结构位于所述垂直侧壁的表面上；
其中，所述第一阱区与所述栅极结构接触，用于形成第一沟道；所述第二阱区与所述栅极结构接触，用于形成第二沟道；所述源区至少包围所述沟槽栅极的底部。
2.根据权利要求1所述的制作方法，其特征在于，形成所述沟槽的方法包括：
在所述第一表面内形成第一子沟槽，所述第一子沟槽具有相对的第一侧壁和第二侧壁；
在所述第一子沟槽内形成第二子沟槽；
其中，所述第一子沟槽的宽度大于所述第二子沟槽的宽度，且所述第一侧壁与所述第二子沟槽的一侧壁重合为所述垂直侧壁。
3.根据权利要求2所述的制作方法，其特征在于，形成所述第二子沟槽的方法包括：
形成掩膜层，所述掩膜层覆盖所述第二侧壁以及与所述第二侧壁相邻的一部分底部；
基于所述掩膜层，对所述第一子沟槽的另一部分底部进行刻蚀，以形成所述第二子沟槽；所述第二子沟槽的另一侧壁与剩余的部分底部和所述第二侧壁形成台阶结构。
4.根据权利要求3所述的制作方法，其特征在于，形成所述第二阱区的方法包括：
基于所述掩膜层，对所述第二子沟槽所露出的外延层进行离子注入，形成第一离子注入区；
其中，部分所述第一离子注入区位于所述垂直侧壁所露出的外延层内，用于作为所述第二阱区。
5.根据权利要求3所述的制作方法，其特征在于，所述源区包括第一源区和第二源区；形成所述源区的方法包括：
去除所述掩膜层；
基于所述台阶结构，对所述台阶结构所露出的外延层进行离子注入，形成第二离子注入区；
对所述第二离子注入区进行离子注入，形成所述第二源区，所述第二源区的注入深度小于所述第二离子注入区的注入深度，所述第二源区下方的所述第二离子注入区为所述第一源区。
6.根据权利要求1所述的制作方法，其特征在于，所述沟槽包括与所述垂直侧壁相对的台阶结构；
在所述沟槽内形成栅极结构包括：
形成覆盖所述沟槽垂直侧壁和所述台阶结构表面的栅极介质层；
形成栅极，所述栅极位于所述垂直侧壁表面的栅极介质层上；
形成隔离层，所述隔离层填充所述台阶结构表面的栅极介质层与所述栅极之间的沟槽区域，且覆盖所述第一表面。
7.一种基于权利要求1-6任一种所述的制作方法形成的半导体器件，其特征在于，包括：
外延层，具有相对的第一表面和第二表面；
位于所述第一表面内的沟槽栅极，所述沟槽栅极包括位于所述外延层表面内的沟槽；所述沟槽具有一垂直侧壁；
位于所述沟槽内的栅极结构，所述栅极结构位于所述垂直侧壁的表面上；
第一阱区，所述第一阱区位于与所述垂直侧壁相邻一侧的第一表面内；所述第一阱区与所述栅极结构接触，用于形成第一沟道；
第二阱区，所述第二阱区位于所述沟槽所露出的外延层内；所述第二阱区与所述栅极结构接触，用于形成第二沟道；
源区，所述源区位于所述沟槽所露出的外延层内，且至少包围所述沟槽栅极的底部。
8.根据权利要求7所述的半导体器件，其特征在于，所述沟槽包括：
位于所述第一表面内的第一子沟槽，具有相对的第一侧壁和第二侧壁；
位于所述第一子沟槽底部的第二子沟槽；所述第一子沟槽的宽度大于所述第二子沟槽的宽度，所述第二子沟槽的一侧壁与所述第一侧壁重合为所述垂直侧壁；所述第二子沟槽的另一侧壁与剩余的部分底部和所述第二侧壁形成台阶结构；
其中，所述栅极结构包括：覆盖所述垂直侧壁以及所述台阶结构的栅极介质层；栅极，所述栅极位于所述垂直侧壁表面的栅极介质层上；隔离层，所述隔离层填充所述台阶结构表面的栅极介质层与所述栅极之间的沟槽区域，且覆盖所述第一表面。
9.根据权利要求7所述的半导体器件，其特征在于，还包括：
通孔，所述通孔露出所述台阶结构内的源区；
源极，所述源极与所述通孔与所述源区连接。
10.根据权利要求9所述的半导体器件，其特征在于，所述源区包括：
第一源区，所述第一源区至少包围所述沟槽栅极的底部；
第二源区，所述第二源区位于所述第一源区内，且与所述源极接触。
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