CN112005349A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

具备：基板(1)；配置在基板(1)的主面上的第一导电型的漂移区域(4)；从漂移区域(4)的第二主面向第二主面的垂直方向延伸设置、且具有到达基板(1)内的底部的第二导电型的第一阱区域(21)；与底部接触、且配置在比底部更下方的基板(1)内的第二导电型的第二阱区域(22)；以及，从第二主面中的形成有第一阱区域(21)的区域向垂直方向延伸设置、且到达第二阱区域(22)的第一导电型的源极区域(3)。在与第二主面平行且从源极电极(15)朝向漏极电极(16)的方向上，第二阱区域(22)与栅极绝缘膜(6)相接触的距离比第一阱区域(21)与栅极绝缘膜(6)相接触的距离短。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及一种半导体装置以及半导体装置的制造方法。
背景技术
作为现有的半导体装置，例如已知专利文献1～3中公开的半导体装置。专利文献1中公开的半导体装置，在基板上形成有漂移区域，并且在该漂移区域形成有形成沟道的阱区域。此外，从漂移区域的表面向垂直方向形成有源极区域和漏极区域。
另外，公开了通过在漂移区域的深度方向延伸设置阱区域，并且将该阱区域的端部延伸到基板内部的结构，来降低在阱区域的端部发生的电场集中。
现有技术文献
专利文献
专利文献1：国际公开第2015/008550号
专利文献2：日本特开2006-303543号公报
专利文献3：国际公开第1998/059374号
在专利文献1公开的现有例中，虽然可以降低阱区域的电场集中，但是由于阱区域需形成为一定的宽度，所以难以降低沟道电阻。
发明内容
本发明是为了解决这样的现有课题而完成的，其目的在于提供一种能够降低沟道电阻的半导体装置以及半导体装置的制造方法。
本发明的一个方面，具备：基板、配置在基板的主面上的第一导电型的漂移区域、从漂移区域的第二主面向第二主面的垂直方向延伸设置且与具有到达基板内的底部的第二导电型的第一阱区域、与底部相接触且配置在比底部更下方的基板内的第二导电型的第二阱区域、以及从第二主面中的形成有第一阱区域的区域向垂直方向延伸设置且到达第二阱区域的第一导电型的源极区域。在与第二主面平行且从源极电极朝向漏极电极的方向上，第二阱区域与栅极绝缘膜相接触的距离比第一阱区域与栅极绝缘膜相接触的距离短。
根据本发明的一个方面，能够降低半导体装置的沟道电阻。
附图说明
图1A是表示本发明第一实施方式的半导体装置的结构的立体图。
图1B是图1A所示半导体装置的A-A’剖面图。
图1C是表示从图1A所示的半导体装置去除了层间绝缘膜的情况的立体图。
图1D是图1C所示半导体装置的B-B’剖面图。
图1E是表示第一实施方式的在基板上形成有栅极槽的状态的剖面图。
图1F是表示第一实施方式的、相对于图1E形成了漂移区域的状态的剖面图。
图1G是表示第一实施例的、相对于图1F形成了阱区域及源极区域的状态的剖面图。
图1H是表示第一实施方式的、相对于图1G形成了栅极绝缘膜及栅极电极的状态的剖面图。
图1I是表示第一实施方式的、第一阱区域及第二阱区域与栅极槽重叠的区域的说明图。
图2是表示本发明的第一实施方式的第二变形例的半导体装置的结构的立体图。
图3A是表示本发明第二实施方式的半导体装置的结构的立体图。
图3B是图3A所示的半导体装置的C-C’剖面图。
图3C是表示第二实施方式的在基板上形成有栅极槽的状态的剖面图。
图3D是表示第二实施方式的、相对于图3C形成了第一漂移区域及第二漂移区域的状态的剖面图。
图3E是表示第二实施方式的、相对于图3D形成了阱区域、源极区域及漏极区域的状态的剖面图。
图3F是表示第二实施方式的、相对于图3E形成了栅极绝缘膜及栅极电极的状态的剖面图。
图3G是表示第二实施方式的源极区域较深的情况下的电流的流动的说明图。
图3H是表示第二实施方式的源极区域较浅的情况下的电流的流向的说明图。
图4是表示本发明的第二实施方式的第二变形例的半导体装置的结构的立体图。
具体实施方式
以下，参照附图说明本发明的实施方式。在以下附图的记载中，对相同或相似的部分赋予相同或相似的符号。另外，在本发明的实施方式中，“第一导电型”和“第二导电型”是相互相反的导电型。即，如果第一导电型是N型，则第二导电型即是P型，而如果第一导电型是P型，则第二导电型即是N型。在以下说明中，说明第一导电型是N型，第二导电型是P型的情况，但也可以是第一导电型是P型，第二导电型是N型。在N型和P型之间交换的情况下，施加电压的极性也反转。
另外，在附图的记载中，为了促进理解，夸张地记载了半导体装置的高度方向、纵向方向、横向的长度。即，各方向的长度的比率与实际的装置不一致。
(第一实施方式的说明)
以下，对本发明的第一实施方式进行说明。图1A是表示第一实施方式的半导体装置的结构的立体图，图1B是图1A中的A-A’剖面图。图1C是表示图1A中去除了层间绝缘膜10以及接触孔11的状态的立体图，图1D是图1C中的B-B’剖面图。另外，在图1A～图1D中，如图所示，定义了x轴、y轴、z轴。
如图1C所示，第一实施方式的半导体装置101具备：绝缘性半导体的基板1、配置在该基板1的主面(图中的上侧的主面)上的N型的漂移区域4、从漂移区域4的与基板1的主面相接触的第一主面相对的第二主面(图中的上侧的主面)向第二主面的垂直方向延伸设置且具有到达基板1内的底部的P型的第一阱区域21。
第一阱区域21形成在与漂移区域4的第一主面平行的一个方向(图1C的x轴方向)的一个端部侧(图中的左侧)。
而且，半导体装置101具备与第一阱区域21的底部相接触，且配置在比第一阱区域21的底部更下方的基板1内的P型的第二阱区域22。第二阱区域22形成为横向宽度(所述一个方向的距离)比第一阱区域21更短。即，图1C所示的距离L2比距离L1更短。另外，在下文中，第一阱区域21和第二阱区域22有时统称为“阱区域”。
在第一阱区域21的内部形成有从该第一阱区域21的表面(第二主面)向垂直方向延伸设置的N+型源极区域3。源极区域3形成在比第一阱区域21的底部更深且比第二阱区域22的底部更浅的位置。即，源极区域3从第二主面中的形成有第一阱区域21的区域向垂直方向延伸设置，且到达第二阱区域22。
在与第二主面平行的一个方向上的与源极区域3成为相反侧的端部(图中，右侧的端部)形成(配置)有从漂移区域4的第二主面向垂直延伸设置的N+型漏极区域5。即，在漂移区域4内，与第一阱区域21及第二阱区域22隔开而形成有从第二主面向垂直方向延伸设置的N+型漏极区域5。
在跨越漂移区域4、第一阱区域21以及源极区域3的一部分的区域形成有从z轴方向观察呈矩形的栅极槽8。如图1D所示，栅极槽8的下端部达到第二阱区域22。即，栅极槽8具有露出第一阱区域21、第二阱区域22、源极区域3以及漂移区域4的侧面。而且，在栅极槽8的侧面设置有栅极绝缘膜6。另外，栅极槽8的下端部位于比源极区域3以及第二阱区域22的下端部更浅的位置。因此，设置在栅极槽8侧面的栅极绝缘膜6与第一阱区域21、第二阱区域22、源极区域3以及漂移区域4相接触。
另外，源极区域3以及第二阱区域22的底面比栅极槽8的下端部更深。因此，栅极槽8与第一阱区域21以及第二阱区域22相接触的面积与栅极槽8的深度成比例。
在栅极槽8的内部经由栅极绝缘膜6而形成(配置)有栅极电极7。因此，栅极电极7经由栅极绝缘膜6与第一阱区域21、第二阱区域22、源极区域3以及漂移区域4相接触。
而且，在与基板1的主面平行的方向上，第一阱区域21与设置在栅极槽8侧面的栅极绝缘膜6相接触的面的长度比第二阱区域22与设置在栅极槽8侧面的栅极绝缘膜6相接触的面的长度更长。即，图1I是表示与半导体装置101的截面的栅极槽8的x轴方向的侧面相接触的第一阱区域21以及第二阱区域22的说明图，第二阱区域22与栅极槽8相接触的x轴方向的距离Lch2比第一阱区域21与栅极槽8相接触的x轴方向的距离Lch1更短。图中的符号21a表示第一阱区域21在x轴方向上与栅极槽8重叠的区域，符号22a表示第二阱区域22在x轴方向上与栅极槽8重叠的区域。
另外，如图1A和图1B所示，在漂移区域4、第一阱区域21以及源极区域3的第二主面上配置有层间绝缘膜10。
在层间绝缘膜10的表面形成有源极电极15、栅极布线71以及漏极电极16，源极电极15经由形成于层间绝缘膜10的接触孔11与源极区域3和第一阱区域21连接。栅极布线71经由接触孔11与栅极电极7连接。漏极电极16经由接触孔11与漏极区域5连接。
即，漏极电极16与漏极区域5电连接，源极电极15与源极区域3以及第一阱区域21电连接。另外，由于源极区域3和第一阱区域21均与源极电极15连接，所以源极区域3和第一阱区域21处于相同电位。
在第一实施方式中，为了减少半导体装置101导通时的沟道电阻，将第二阱区域22的横向宽度设定为比第一阱区域21的横向宽度更短。以下，对其理由进行说明。
为了减小沟道电阻，需要增大导通时的沟道宽度。因此，如果使栅极槽8更深且使阱区域形成为较深，则栅极电极7与阱区域接触的面积变大，能够使沟道宽度变宽。然而，在通过离子注入从半导体装置101的表面直到到达较深位置而形成横向宽度(图中x轴方向的宽度)较宽的阱区域的情况下，则需要较高的注入能量，并且存在无法维持相对于注入时的电压的耐压的情况。因此，使设置在较深位置的第二阱区域22的横向宽度变窄，使设置在较浅位置的第一阱区域21的横向宽度变宽。由此，以较低的注入能量，能够形成更深的阱区域。
另外，由于第二阱区域22与绝缘性基板1相接触，所以即使在断开时施加的电场较小、横向宽度较窄也能够获得充分的耐压。
(第一实施方式的制造方法的说明)
接着，对图1A、图1B所示的第一实施方式的半导体装置101的制造方法进行说明。在本实施方式中，以绝缘性半导体的基板1为碳化硅(SiC)的情况为例进行说明。这里所示的绝缘性半导体指的是电阻率在几kΩ/cm以上。碳化硅中存在多个聚类(晶体多态)，这里将作为代表性的4H进行说明。
首先，为了在无掺杂的碳化硅绝缘半导体基板(基板1)上形成栅极槽8，在基板1上形成掩模材料(未图示)，进行图案化。可以使用硅氧化物膜作为掩模材料，并且可以使用热CVD方法以及等离子CVD方法作为沉积方法。
图案化方法可以使用一般的光刻法。把图案化的抗蚀剂做成掩模，蚀刻掩模材料。作为蚀刻方法，可以利用使用氟酸的湿法蚀刻、以及反应性离子蚀刻等干法蚀刻。
然后，将掩模材料做成掩模，形成栅极槽8。作为形成栅极槽8的方法，可以使用干法蚀刻。形成栅极槽8后，去除掩模材料。例如，当掩模材料是硅氧化物膜时，用氟酸清洗去除。其结果是，如图1E所示，能够获得形成有栅极槽8的基板1。
接着，在基板1的上表面形成漂移区域4。通过注入N型杂质离子，可以形成漂移区域4。杂质的注入浓度优选为1×1014～1×1018cm-3。注入能量可以根据漂移区域4的所需深度进行设定。例如，如果漂移区域4的深度为1μm，则需要MeV(兆电子伏)台的电压。其结果是，如图1F所示，在基板1的上表面形成漂移区域4。
然后，通过离子注入从漂移区域4的表面(第二主面)形成第一阱区域21、第二阱区域22、N型源极区域3、N型漏极区域5。源极区域3和漏极区域5同时形成。此时，为了对离子注入区域进行图案化，在漂移区域4上形成掩模材料。
可以使用硅氧化物膜作为掩模材料，并且可以使用热CVD方法和等离子CVD方法作为沉积方法。
接着，在掩模材料上对抗蚀剂进行图案化(未图示)。作为图案化的方法可以使用一般的光刻法。把图案化的抗蚀剂做成掩模，并蚀刻掩模材料。作为蚀刻方法，可以利用使用了氟酸的湿法蚀刻、以及反应性离子蚀刻等干法蚀刻。
之后，用氧等离子或硫酸等去除抗蚀剂。将掩模材料制成掩模，离子注入P型以及N型杂质，形成P型的第一阱区域21、P型的第二阱区域22和N+型的源极区域3。
作为P型杂质，可以使用铝或硼。另外，作为N型杂质可以使用氮。另外，通过在将基板温度加热到600℃左右的状态下进行离子注入，能够抑制在注入区域中产生晶体缺陷。
通过将形成第二阱区域22时的注入能量设定为比形成第一阱区域21时的注入能量更高，从而能够在比第一阱区域21更深的位置形成第二阱区域22。
另外，如上所述，通过使第二阱区域22的横向宽度比第一阱区域21的横向宽度更窄，从而能够降低形成阱区域时的注入能量。例如，以第一阱区域21的横向宽度形成阱区域直到第二阱区域22的底部时，则注入能量增加。但是，通过将第二阱区域22的横向宽度设定为更窄，则能够无需设定较高的注入能量的情况下将阱区域形成至较深的位置。
第一阱区域21以及第二阱区域22的杂质浓度优选为1×1016～5×1018cm-3。离子注入后，通过使用了氟酸等的蚀刻去除掩模材料。图1G表示形成第一阱区域21、第二阱区域22、源极区域3以及漏极区域5的状态的剖面图。
另外，通过上述方法形成的源极区域3以及漏极区域5优选杂质浓度为1×1018～1×1021cm-3。此外，第一阱区域21以及第二阱区域22优选杂质浓度为1×1015～1×1019cm-3。优选第二阱区域22的深度比栅极槽8的下端部更深。
然后，通过对离子注入的杂质进行热处理而进行活化。作为热处理温度，优选1700℃左右的温度。作为环境，优选使用氩和氮。
接着，在栅极槽8的内表面形成栅极绝缘膜6。作为栅极绝缘膜6的形成方法，可以采用热氧化法、沉积法。作为一个例子，在热氧化法的情况下，通过在氧环境围中将基体加热到1100℃左右，而能够在基体可接触到氧的所有部分上形成硅氧化膜。
在形成栅极绝缘膜6之后，为了降低第一阱区域21、第二阱区域22以及栅极绝缘膜6的界面的界面水平，可以在氮、氩、N2O等环境中进行约1000℃的退火。另外，也可以直接在NO或N2O环境中进行热氧化。此时的温度优选为1100℃～1400℃。优选将形成的栅极绝缘膜6的厚度设为几十nm。
接着，在栅极槽8的内部沉积栅极电极7。成为栅极电极7的材料一般是多晶硅，在本实施方式中对使用多晶硅的情况进行说明。
作为多晶硅的沉积方法可以使用减压CVD法。堆积多晶硅的厚度设定为大于栅极槽8的宽度的二分之一的值。由此，能够用多晶硅完全填满栅极槽8。
例如，在栅极槽8的宽度为2μm的情况下，使多晶硅的厚度比1μm更厚。另外，在多晶硅沉积后，通过以950℃下在POCl3中进行退火，可形成N型的多晶硅，从而能够使栅极电极7具有导电性。
接着，对栅极电极7的多晶硅进行蚀刻。蚀刻方法可以采用各向同性蚀刻和各向异性蚀刻。设定蚀刻量以使多晶硅残留在栅极槽8内。例如，在栅极槽8的宽度为2μm的情况下，在将多晶硅的厚度设为1.5μm进行沉积的情况下，优选使蚀刻量为1.5μm。另外，在蚀刻的控制上对于1.5μm，也可以有几％的过蚀刻。在图1H中表示了蚀刻多晶硅之后的截面结构。
接着，形成层间绝缘膜10，然后，形成电极用的接触孔11。作为层间绝缘膜10可以使用硅氧化物膜。作为层间绝缘膜10的沉积方法可以使用热CVD法以及等离子CVD法。层间绝缘膜10的厚度优选为1μm以上。在沉积层间绝缘膜10之后，从该层间绝缘膜10的表面形成接触孔11。
为了形成接触孔11，在层间绝缘膜10上对抗蚀剂进行图案化(省略图示)。作为图案化的方法可以使用一般的光刻法。将图案化的抗蚀剂作为掩模，对层间绝缘膜10进行蚀刻。作为蚀刻方法，可以使用利用了氟酸的湿法蚀刻、以及反应性离子蚀刻等干法蚀刻。接着，用氧等离子或硫酸等去除抗蚀剂。源极电极15用的接触孔11以同时露出第一阱区域21和源极区域3的方式形成。
在形成接触孔11之后，形成源极电极15和漏极电极16。作为电极材料，可以使用钛Ti、镍Ni、钼Mo。另外，也可以使用Ti/Ni/Ag等层叠金属。在使用钛Ti作为电极材料的情况下，首先在层间绝缘膜10的表面上沉积钛Ti。作为沉积方法可以使用溅射法。通过利用抗蚀剂掩模的选择性蚀刻，而能够将沉积的钛Ti形成图1A、图1B所示的源极电极15、漏极电极16以及栅极布线71。这样，能够制造图1A、图1B所示的半导体装置101。
(第一实施方式的动作说明)
接着，对第一实施方式的半导体装置101的动作进行说明。图1A所示结构的半导体装置101通过以源极电极15的电位为基准，在向漏极电极16施加了正电位的状态下控制栅极电极7的电位，从而作为晶体管发挥作用。
即，若使栅极电极7、源极电极15之间的电压为规定的阈值电压以上，则在经由栅极绝缘膜6与栅极电极7的侧面相接触的第一阱区域21以及第二阱区域22的沟道上可形成反转层，因此半导体装置101成为导通状态。
因此，电流从漏极电极16流向源极电极15。具体地说，电子从源极电极15流向源极区域3，然后，从该源极区域3经由形成在第一阱区域21和第二阱区域22中的沟道流向漂移区域4。然后，从漂移区域4经由漏极区域5流向漏极电极16。
此时，由于第二阱区域22形成为比栅极槽8更深，所以可以使沟道宽度变宽，能够降低沟道电阻。
另一方面，若使栅极电极7和源极电极15之间的电压为规定的阈值电压以下，则反转层消失，半导体装置101成为断开状态。因此，从漏极电极16流向源极电极15的电流被切断。在半导体装置101断开时，在漏极电极16和源极电极15之间施加有数百～数千伏的高电压。
此时，由于第二阱区域22的横向宽度比第一阱区域21更窄，所以第二阱区域22和漏极区域5的距离比第一阱区域21和漏极区域5的距离更长。因此，施加到第二阱区域22的电场小于施加到第一阱区域21的电场。另外，形成于第二阱区域22的耗尽层区域的宽度比形成于第一阱区域21的耗尽层区域的宽度更窄，难以发生穿孔。因此，即使第二阱区域22的宽度较窄，也能够避免耐压的降低。
(第一实施方式的效果的说明)
在第一实施方式的半导体装置101中，能够获得以下效果：
具有第一阱区域21和第二阱区域22，第二阱区域22的横向宽度(图1A的x轴方向的距离)形成为比第一阱区域21的横向宽度更窄。因此，不需要较高的注入能量，能够通过离子注入形成阱区域。
另外，通过设置第一阱区域21和第二阱区域22，能够增大栅极电极7和阱区域的深度方向(z轴方向)的接触面积，能够扩大沟道宽度。因此，能够减少沟道电阻。
而且，如图1I所示，第二阱区域22与栅极电极7相接触的距离Lch2比第一阱区域21与栅极电极7相接触的距离Lch1更短，因此能够降低第二阱区域22的沟道电阻，从而能够降低半导体装置101整体的导通电阻。
另外，在半导体装置101断开时，施加到第二阱区域22的电场小于施加到第一阱区域21的电场。另外，形成于第二阱区域22的耗尽层区域的宽度比形成于第一阱区域21的耗尽层区域的宽度更窄，难以发生穿孔。因此，即使第二阱区域22的宽度较窄，也能够避免在断开时的耐压降低。
在碳化硅的半导体装置中，沟道界面的状态密度较高，半导体装置的导通电阻占整个沟道电阻的大部分。因此，在应用于碳化硅的半导体装置的情况下，能够获得更高的效果。
由于第一阱区域21的底部到达比漂移区域4更深的位置，所以第二阱区域22可形成在绝缘性的基板1上。因此，可以进一步隔开第二阱区域22和漏极区域5之间的距离，并且可以减少半导体装置101断开时施加到第二阱区域22的电场。因此，能够提高耐压性能。
(第一实施方式的第一变形例的说明)
接着，对第一实施方式的变形例进行说明。半导体装置的结构与图1A～图1D相同。在第一变形例中，图1A～图1D所示的第二阱区域22的杂质浓度被设定为比第一阱区域21的杂质浓度更低，这一点与上述第一实施方式不同。制造方法与第一实施方式所示的制造方法相同，因此省略对制造方法的说明。
在第一变形例的半导体装置中，通过使第二阱区域22的杂质浓度比第一阱区域21的杂质浓度更低，能够降低用于使沟道导通的栅极电压的阈值，从而能够减少损失。
(第一实施方式的第二变形例的说明)
图2是表示第一实施方式的第二变形例的半导体装置102的结构的立体图。与上述第一实施方式所示的图1A相比，以朝向源极区域3的y轴方向贯穿该源极区域3的方式形成源极槽17这一点不同。即，源极槽17以在源极区域3中，从第二主面向第二主面的垂直方向延伸设置，在与第二主面平行且与从源极电极15朝向漏极电极16的方向正交的方向上贯穿源极区域3的方式形成。
源极槽17的下端部形成在比第二阱区域22的下端部更浅的位置。在源极槽17的内部形成有以Ti、Ni、Mo等金属为材料的源极电极15。
与上述图1A所示的半导体装置101相比，第二变形例的半导体装置102的制造方法在形成源极槽17、第一阱区域21、第二阱区域22以及源极区域3的工序上不同。以下详细地进行说明。
在第二变形例中，在形成漂移区域4之后，以与形成上述栅极槽8的方法相同的方法形成源极槽17。然后，通过向源极槽17的侧壁的倾斜离子注入，形成第二阱区域22。此时的注入角度设为θ2。
接着，以与形成第二阱区域22的方法相同的方法，通过向源极槽17的侧壁的倾斜离子注入来形成第一阱区域21。此时的注入角度设为θ1。这里，使第一阱区域21和第二阱区域22的注入能量相同，注入角度优选为θ1大于θ2。注入的杂质和杂质浓度与上述第一实施方式相同。
此时，从阱区域的表面(第二主面)的法线方向观察，与第二阱区域22同时形成第一阱区域21中的与第二阱区域22重叠的区域。第一阱区域21的形成通过离子注入仅形成与第二阱区域22同时形成的区域以外的区域。通过以这样的步骤形成阱区域，能够容易地实施离子注入，能够降低成本。
接着，通过向源极槽17的侧壁倾斜离子注入形成源极区域3。注入的杂质和杂质浓度与上述第一实施方式相同。
在第二变形例的半导体装置102中，通过设置源极槽17，能够通过倾斜离子注入形成第一阱区域21以及第二阱区域22。因此，与从基板1的表面在垂直方向上离子注入的情况相比，能够更深地形成阱区域。因此，能够增大沟道宽度，从而能够减少沟道电阻。
另外，通过在源极槽17的内部形成Ti、Ni、Mo等金属的源极电极15，能够降低源极电阻，从而能够提供更低损耗的半导体装置。
另外，在形成第一阱区域21和第二阱区域22时，从第二主面的法线方向观察，由于与第二阱区域22同时形成第一阱区域21中的与第二阱区域22重叠的区域，所以能够以较低的注入能量形成阱区域。而且，能够容易地形成阱区域，从而能够降低成本。
(第二实施方式的说明)
接着，对本发明的第二实施方式进行说明。图3A是表示第二实施方式的半导体装置103的结构的立体图，图3B是图3A中的C-C’剖面图。与上述图1C、图1D同样，在图3A、图3B中，为了避免复杂度而省略了层间绝缘膜10和接触孔11的记载。
第二实施方式的半导体装置103具备由碳化硅等绝缘性半导体构成的基板1。在基板1的主面(图3A中的上侧的主面)上形成有N型的第一漂移区域41，并且与第一漂移区域41相接触地形成有P型的第一阱区域21。第一阱区域21的底部形成为比第一漂移区域41更深。
第一阱区域21形成在与第一漂移区域41的第二主面平行的一个方向(图3A的x轴方向)的一个端部侧(图中左侧)。而且，具备配置在第一阱区域21的底部更下方的基板1内的第二阱区域22。第二阱区域22的横向宽度形成为比第一阱区域21更短。
在第一漂移区域41的与第一阱区域21相接触的位置附近形成有N型的第二漂移区域42。如图3B所示，第二漂移区域42形成为比第一漂移区域41更深。第二漂移区域42的下端部形成为比栅极槽8更深。
在第一阱区域21的内部形成有从该第一阱区域21的表面(第二主面)向垂直方向延伸设置的N+型的源极区域3。源极区域3形成在比第一阱区域21的底部更深且比第二阱区域22的底部更浅的位置。即，源极区域3从第二主面中的形成第一阱区域21的区域向垂直方向延伸设置，并且到达第二阱区域22。
在与第二主面平行的一个方向上的与源极区域3成为相反侧的端部(图中的右侧的端部)形成(配置)有从第一漂移区域41的第二主面向垂直延伸设置的N+型的漏极区域5。即，在第一漂移区域41内形成有与第一阱区域21和第二阱区域22隔开且从第二主面向垂直方向延伸设置的N+型的漏极区域5。
在跨越第二漂移区域42、第一阱区域21以及源极区域3的一部分的区域形成有从正上方观察呈矩形形状的栅极槽8。栅极槽8的下端部到达第二阱区域22。即，栅极槽8具有露出第一阱区域21、第二阱区域22、源极区域3、第一漂移区域41、第二漂移区域42的侧面。而且，在栅极槽8的侧面设置有栅极绝缘膜6。另外，栅极槽8的下端部位于比源极区域3和第二阱区域22的下端部更浅的位置。因此，设置在栅极槽8侧面的栅极绝缘膜6与第一阱区域21、第二阱区域22、源极区域3、第一漂移区域41和第二漂移区域42相接触。
在栅极槽8的内部，经由栅极绝缘膜6形成有栅极电极7。因此，栅极电极7经由栅极绝缘膜6与第一阱区域21、第二阱区域22、源极区域3、第一漂移区域41和第二漂移区域42相接触。
与上述第一实施方式相同，随着栅极槽8的深度越深，则栅极槽8与第一阱区域21及第二阱区域22相接触的面积就越大。而且，在与基板1的主面平行的方向(图中x轴方向)上，第一阱区域21与设置在栅极槽8的侧面的栅极绝缘膜6相接触的面的长度、比第二阱区域22与设置在栅极槽8的侧面的栅极绝缘膜6相接触的面的长度更长(参照图1I的Lch1、Lch2)。
源极电极15形成为与第一阱区域21和源极区域3的表面相接触。即，第一阱区域21和源极区域3处于相同电位。在第一漂移区域41的端部(图中右侧的端部)形成有N+型的漏极区域5，然后以与该漏极区域5的表面相接触的方式形成漏极电极16。另外，如上所述，在图3A、图3B中省略了层间绝缘膜10、接触孔11(参照图1A)的记载。
(第二实施方式的半导体装置的制造方法)
接着，对第二实施方式的半导体装置103的制造方法进行说明。首先，为了在无掺杂的碳化硅绝缘半导体基板(基板1)上形成栅极槽8，在基板1上形成掩模材料(未图示)，并进行图案化。作为掩模材料可以使用硅氧化物膜，作为沉积方法可以使用热CVD法和等离子CVD法。
图案化的方法可以使用一般的光刻法。将图案化的抗蚀剂做成掩模，蚀刻掩模材料。作为蚀刻方法，可以使用利用了氟酸的湿法蚀刻、以及反应性离子蚀刻等干法蚀刻。
然后，将掩模材料做成掩模而形成栅极槽8。作为形成栅极槽8的方法，可以使用干法蚀刻。形成栅极槽8之后，去除掩模。例如，在硅氧化物膜的情况下，用氟酸清洗去除掩模材料。其结果是，如图3C所示，能够获得形成有栅极槽8的基板1。
接着，在基板1上形成第一漂移区域41和第二漂移区域42。通过利用倾斜离子注入而注入N型的杂质离子，可以同时形成第一漂移区41和第二漂移区42。
杂质离子的注入浓度优选为1×1014～1×1018cm-3。注入能量根据第一漂移区41和第二漂移区42的深度来设定。例如，在第一漂移区域41的深度为1μm的情况下，需要在MeV台注入N型杂质离子。其结果是，如图3D所示，在基板1的上表面形成了第一漂移区域41和第二漂移区域42。
然后，从第一漂移区域41的表面(第二主面)通过离子注入形成第一阱区域21、第二阱区域22、N型的源极区域3和N型的漏极区域5。源极区域3和漏极区域5同时形成。此时，为了对离子注入区域进行图案化，在第一漂移区域41和第二漂移区域42上形成掩模材料。
作为掩模材料可以使用硅氧化物膜，作为沉积方法可以使用热CVD法和等离子CVD法。
接着，在掩模材料上对抗蚀剂进行图案化(未图示)。图案化的方法可以使用一般的光刻法。把图案化的抗蚀剂作为掩模，对掩模材料进行蚀刻。作为蚀刻方法，可以使用利用了氟酸的湿法蚀刻、以及反应性离子蚀刻等干法蚀刻。
然后，用氧等离子或硫酸等去除抗蚀剂。将掩模材料作为掩模，离子注入P型和N型杂质，从而形成P型的第一阱区域21、P型的第二阱区域22以及N+型的源极区域3。
作为P型杂质，可以使用铝和硼。另外，作为N型杂质可以使用氮。此时，通过在将基体温度加热到600℃左右的状态下进行离子注入，能够抑制在注入区域产生晶体缺陷。
通过将形成第二阱区域22时的注入能量设定为比形成第一阱区域21时的注入能量更高，可以在比第一阱区域21更深的位置形成第二阱区域22。
另外，如上所述，通过使第二阱区域22的横向宽度比第一阱区域21的横向宽度更窄，从而能够降低形成阱区域时的注入能量。
第一阱区域21以及第二阱区域22的杂质浓度优选为1×1016cm-3～5×1018cm-3。离子注入之后，通过使用了氟酸等的蚀刻去除掩模材料。图3E表示形成了第一阱区域21、第二阱区域22、源极区域3和漏极区域5的状态的剖面图。
另外，通过上述方法形成的源极区域3以及漏极区域5优选杂质浓度为1×1018cm-3～1×1021cm-3。另外，第一阱区域21以及第二阱区域22优选杂质浓度为1×1015cm-3～1×1019cm-3。深度优选比栅极槽8更深。
然后，通过对离子注入的杂质进行热处理来进行活化。作为热处理温度优选在1700℃左右。作为环境优选使用氩以及氮。
然后，以与上述第一实施方式相同的方法形成栅极绝缘膜6、栅极电极7。图3F表示在栅极槽8内沉积了栅极电极7的状态的剖面图。然后，形成层间绝缘膜10、接触孔11、源极电极15、漏极电极16。这样，图3所示的第二实施方式的半导体装置103完成。
(第二实施方式的动作说明)
接着，对第二实施方式的半导体装置103的动作进行说明。图3A所示结构的半导体装置103通过以源极电极15的电位为基准，在向漏极电极16施加了正电位的状态下控制栅极电极7的电位，从而作为晶体管发挥作用。
即，若使栅极电极7、源极电极15之间的电压为规定的阈值电压以上，则在经由栅极绝缘膜6与栅极电极7的侧面相接触的第一阱区域21和第二阱区域22的沟道上可形成反转层，因此半导体装置103成为导通状态。因此，电流从漏极电极16流向源极电极15。
具体地，电子从源极电极15流向源极区域3，然后，从该源极区域3经由形成在第一阱区域21和第二阱区域22中的沟道，流向第二漂移区域42。然后，从第一漂移区域41经由漏极区域5流向漏极电极16。
此时，由于第二阱区域22形成为比栅极槽8的底部更深，所以能够降低沟道电阻。
另一方面，若使栅极电极7和源极电极15之间的电压为规定的阈值电压以下，则反转层消失，半导体装置103成为断开状态。因此，从漏极电极16流向源极电极15的电流被切断。在半导体装置103断开时，在漏极电极16和源极电极15之间施加数百～数千伏的高电压。
此时，由于第二阱区域22的横向宽度比第一阱区域21更窄，所以第二阱区域22与漏极区域5的距离比第一阱区域21与漏极区域5的距离更长。因此，施加到第二阱区域22的电场小于施加到第一阱区域21的电场。另外，形成于第二阱区域22的耗尽层区域的宽度比形成于第一阱区域21的耗尽层区域的宽度更窄，难以发生穿孔。因此，即使第二阱区域22的宽度较窄，也能够避免耐压的降低。
(第二实施方式的效果的说明)
第二实施方式的半导体装置103中，可以实现与上述第一实施方式相同的效果。而且，在半导体装置103导通时，N型的第二漂移区域42和P型的第一阱区域21之间的PN接合引起的耗尽层扩大。在第二漂移区42的一部分形成了电子不流动的区域，从而电子流动的区域变窄，电阻变大。但是，由于使第二漂移区域42形成为比第一漂移区域41更深，所以通过沟道后的电子的流路变宽，电阻减小。即，与不设置第二漂移区域42、仅设置第一漂移区域41的情况相比，能够降低导通时的电阻。
另外，由于源极区域3形成至比栅极槽8更深的位置，且形成至比第二阱区域22更浅的位置，所以与源极区域3比栅极槽8更浅的情况相比，从源极区域3到形成在栅极槽8的底部的沟道的距离变短。
以下，参照图3G、图3H详细进行说明。图3G表示了源极区域3比栅极槽8的底面更深且比第二阱区域22的底面更浅的情况的剖面图。图3H表示了源极区域3比栅极槽8的底部更浅的情况的剖面图。图中的符号21a表示第一阱区域21在x轴方向上与栅极槽8重叠的区域。符号22a表示第二阱区域22在x轴方向上与栅极槽8重叠的区域。
在图3G所示的结构中，与图3H所示的结构相比，从源极区域3到形成在栅极槽8的底部的沟道区域的距离变短。如箭头Y1所示，半导体装置的电流从源极区域3依次流过沟道、第二漂移区域42、第一漂移区域41、漏极区域5。与此相对，在图3H中，经由箭头Y2。因此，通过图3G的结构，能够减少沟道电阻。
由于栅极槽8的下端部比第二阱区域22的底部更浅，所以在与栅极槽8的下端部相接触的第二阱区域22中也形成沟道区域。因此，能够进一步减小沟道电阻。
而且，在碳化硅基板中，在栅极绝缘膜通过热氧化形成的情况下，由于不同结晶面的热氧化等级的不同，目前，在使用的基板中，栅极槽8的底部氧化膜变薄。因此，形成栅极槽8的底面的晶体管的阈值电压较低，在栅极槽8的底面能够实现更低沟道电阻。
(第二实施方式的第一变形例的说明)
接着，对第二实施方式的第一变形例进行说明。半导体装置的结构与图3A～3B相同。在第一变形例中，图3A～图3B所示的第二阱区域22的杂质浓度设定为比第一阱区域21的杂质浓度更低，这一点与上述第二实施方式不同。制造方法与第二实施方式所示的制造方法相同，因此省略制造方法的说明。
第二变形例的半导体装置中，通过使第二阱区域22的杂质浓度低于第一阱区域21的杂质浓度，因此能够降低用于导通沟道的栅极电压的阈值，从而能够减少损耗。
(第二实施方式的第二变形例的说明)
图4是表示第二实施方式的第二变形例的半导体装置104的结构的立体图。与上述第二实施方式所示的图3A相比，以朝向源极区域3的图中的y轴方向且贯穿该源极区域3的方式形成源极槽17这一点不同。即，源极槽17以在源极区域3中，从第二主面向第二主面的垂直方向延伸设置，在与第二主面平行且与从源极电极15朝向漏极电极16的方向正交的方向上贯穿源极区域3的方式形成。
源极槽17的下端部形成在比第二阱区域22的下端部更浅的位置。在源极槽17的内部形成有以Ti、Ni、Mo等金属为材料的源极电极15。
与上述图3A所示的半导体装置103相比，第二变形例的半导体装置102的制造方法在形成源极槽17、第一阱区域21、第二阱区域22和源极区域3的工序上不同。以下详细地进行说明。
在第二变形例中，在形成第一漂移区域41和第二漂移区域42之后，以与形成上述栅极槽8的方法相同的方法形成源极槽17。然后，通过向源极槽17的侧壁倾斜离子注入，形成第二阱区域22。此时的注入角度设为θ2。
接着，以与形成第二阱区域22的方法相同的方法，通过向源极槽17的侧壁倾斜离子注入来形成第一阱区域21。此时的注入角度设为θ1。这里，使第一阱区域21和第二阱区域22的注入能量相同，注入角度优选为θ1大于θ2。注入的杂质和杂质浓度与上述第二实施方式相同。
此时，从阱区域的表面(第二主面)的法线方向观察，与第二阱区域22同时形成第一阱区域21中的与第二阱区域22重叠的区域。第一阱区域21的形成通过离子注入仅形成与第二阱区域22同时形成的区域以外的区域。
接着，通过向源极槽17的侧壁倾斜离子注入形成源极区域3。注入的杂质和杂质浓度与上述第一实施方式相同。
第二变形例的半导体装置104中，通过设置源极槽17，可以通过倾斜离子注入而形成第一阱区域21和第二阱区域22。因此，与从基板1的表面向垂直方向离子注入的情况相比，能够更深地形成阱区域。因此，能够增大沟道宽度，从而能够减少沟道电阻。
另外，通过在源极槽17的内部形成Ti、Ni、Mo等金属的源极电极15，能够降低源极电阻，从而能够提供更低损耗的半导体装置。
另外，在形成第一阱区域21和第二阱区域22时，从第二主面的法线方向观察，由于与第二阱区域22同时形成第一阱区域21中的与第二阱区域22重叠的区域，所以能够以较低的注入能量形成阱区域。
在上述各实施方式中，对使用碳化硅基板作为基板1的示例进行了说明，但是本发明不仅限于碳化硅基板，还可以使用由GaN、钻石、ZnO、AlGaN等带隙较宽的半导体材料构成的基板。
另外，对使用N型多晶硅作为栅极电极7的材料的示例进行了说明，但也可以是P型多晶硅。另外，也可以使用P型聚碳化硅、SiGe、Al等其他半导体材料、金属材料等具有导电性的材料。
虽然表示了使用硅氧化物膜作为栅极绝缘膜6的示例，但是也可以是硅的氮化膜。或者，也可以是硅氧化物膜和硅氮化膜的层叠。在硅氮化膜的情况下，在各向同性蚀刻的情况下，可以用160℃的热磷酸清洗来进行蚀刻。
以上，记载了本发明的实施方式，但不应该理解为构成该公开的一部分的论述及附图限定了本发明。从本公开中本领域技术人员将明确各种替代实施方式、实施例和运用技术。
符号说明
1：基板
3：源极区域
4：漂移区域
5：漏极区域
6：栅极绝缘膜
7：栅极电极
8：栅极槽
10：层间绝缘膜
11：接触孔
15：源极电极
16：漏极电极
17：源极槽
21：第一阱区域
22：第二阱区域
41：第一漂移区域
42：第二漂移区域
71：栅极布线
101、102、103、104：半导体装置

Claims (8)

1.一种半导体装置，其特征在于，具备：
基板；
第一导电型的漂移区域，其配置在所述基板的主面上；
第二导电型的第一阱区域，其从所述漂移区域的与所述基板的所述主面相接触的第一主面相对的第二主面向所述第二主面的垂直方向延伸设置，且具有到达所述基板内的底部；
第二导电型的第二阱区域，其与所述底部相接触，且配置在所述底部的下方的基板内；
第一导电型的源极区域，其从所述第二主面中的形成有所述第一阱区域的区域向所述垂直方向延伸设置，且到达所述第二阱区域；
第一导电型的漏极区域，其在所述漂移区域内，与所述第一阱区域以及所述第二阱区域隔开，从所述第二主面向所述垂直方向延伸设置；
栅极绝缘膜，其与具有使所述第一阱区域、所述第二阱区域、所述源极区域以及所述漂移区域露出的侧面的栅极槽的至少所述侧面相接触；
栅极电极，其经由所述栅极绝缘膜而配置在所述栅极槽的内部；
源极电极，其与所述源极区域以及所述第一阱区域电连接；
漏极电极，其与所述漏极区域电连接，
在与所述第二主面平行且从所述源极电极朝向所述漏极电极的方向上，所述第二阱区域与所述栅极绝缘膜相接触的距离比所述第一阱区域与所述栅极绝缘膜相接触的距离更短。
2.如权利要求1所述的半导体装置，其特征在于，
所述栅极槽的下端部比所述第二阱区域的下端部更浅。
3.如权利要求1或2所述的半导体装置，其特征在于，
所述第一阱区域的下端部比所述漂移区域更深。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于，
所述源极区域的下端部比所述栅极槽的下端部更深，且比所述第二阱区域的下端部更浅。
5.如权利要求1～4中任一项所述的半导体装置，其特征在于，
还具备源极槽，其形成为在所述源极区域中，从所述第二主面向所述第二主面的垂直方向延伸设置，在与所述第二主面平行且与从所述源极电极朝向所述漏极电极的方向正交的方向上贯穿所述源极区域，
所述源极槽的下端部比所述第二阱区域的下端部更浅。
6.如权利要求1～5中任一项所述的半导体装置，其特征在于，
所述第二阱区域的杂质浓度比所述第一阱区域更低。
7.如权利要求1、2、4～6中任一项所述的半导体装置，其特征在于，
所述漂移区域包含：
第一漂移区域，其形成于所述基板的第一主面；
第二漂移区域，其形成于所述基板的第一主面，与所述第一漂移区域相接触，且形成至所述基板的比所述第一漂移区域更深的位置，且与所述第一阱区域相接触。
8.一种半导体装置的制造方法，所述半导体装置具备：
基板；
第一导电型的漂移区域，其配置在所述基板的主面上；
第二导电型的第一阱区域，其从所述漂移区域的与所述基板的所述主面相接触的第一主面相对的第二主面向所述第二主面的垂直方向延伸设置，且具有到达所述基板内的底部；
第二导电型的第二阱区域，其与所述底部相接触，且配置在比所述底部更下方的基板内；
第一导电型的源极区域，其从所述第二主面中的形成有所述第一阱区域的区域向所述垂直方向延伸设置，且到达所述第二阱区域；
第一导电型的漏极区域，其在所述漂移区域内，与所述第一阱区域以及所述第二阱区域隔开，从所述第二主面向所述垂直方向延伸设置；
栅极绝缘膜，其与具有使所述第一阱区域、所述第二阱区域、所述源极区域以及所述漂移区域露出的侧面的栅极槽的至少所述侧面相接触；
栅极电极，其经由所述栅极绝缘膜而配置在所述栅极槽的内部；
源极电极，其与所述源极区域以及所述第一阱区域电连接；
漏极电极，其与所述漏极区域电连接，
该半导体装置的制造方法的特征在于，
在与所述第二主面平行且从所述源极电极朝向所述漏极电极的方向上，所述第二阱区域与所述栅极绝缘膜相接触的距离比所述第一阱区域与所述栅极绝缘膜相接触的距离更短，并且，从所述第二主面的法线方向观察，与所述第二阱区域同时形成所述第一阱区域中的与所述第二阱区域重叠的区域。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080265386A1 (en) * 2007-04-27 2008-10-30 Kuniharu Muto Semiconductor device
CN102362354A (zh) * 2009-03-25 2012-02-22 罗姆股份有限公司 半导体装置
CN102859689A (zh) * 2010-04-28 2013-01-02 日产自动车株式会社 半导体装置
CN103493208A (zh) * 2011-04-19 2014-01-01 日产自动车株式会社 半导体装置及其制造方法
US20150162418A1 (en) * 2013-12-10 2015-06-11 Infineon Technologies Ag Method for forming a semiconductor device
WO2015155828A1 (ja) * 2014-04-08 2015-10-15 日産自動車株式会社 半導体装置及びその製造方法
JP2016072319A (ja) * 2014-09-29 2016-05-09 日産自動車株式会社 半導体装置
CN110291620A (zh) * 2017-02-14 2019-09-27 日产自动车株式会社 半导体装置及半导体装置的制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080265386A1 (en) * 2007-04-27 2008-10-30 Kuniharu Muto Semiconductor device
CN102362354A (zh) * 2009-03-25 2012-02-22 罗姆股份有限公司 半导体装置
CN102859689A (zh) * 2010-04-28 2013-01-02 日产自动车株式会社 半导体装置
CN103493208A (zh) * 2011-04-19 2014-01-01 日产自动车株式会社 半导体装置及其制造方法
US20150162418A1 (en) * 2013-12-10 2015-06-11 Infineon Technologies Ag Method for forming a semiconductor device
WO2015155828A1 (ja) * 2014-04-08 2015-10-15 日産自動車株式会社 半導体装置及びその製造方法
JP2016072319A (ja) * 2014-09-29 2016-05-09 日産自動車株式会社 半導体装置
CN110291620A (zh) * 2017-02-14 2019-09-27 日产自动车株式会社 半导体装置及半导体装置的制造方法

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