CN113330578A - 半导体装置及其制造方法 - Google Patents

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林哲也
沼仓启一郎
倪威
田中亮太
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Abstract

本发明提供一种半导体装置及其制造方法。半导体装置具有：半导体基体(20)、以及配置在半导体基体(20)的第一主电极(30)及第二主电极(40)。半导体基体(20)具有：主电流流动的第一导电型的漂移区域(21)、与主电流的电流通路平行且与漂移区域(21)邻接而配置的第二导电型的柱区(22)、与第二主电极(40)电连接的第一导电型的第二电极连接区域(24)、以及配置在第二电极连接区域(24)与柱区(22)之间且杂质浓度比漂移区域(21)低的第一导电型的低浓度电场缓和区域(25)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
为了实现高耐压且低导通电阻，正在开发一种具有超结结构(SJ结构)的半导体装置，该超结结构交替配置n型漂移区域与p型柱区，周期性地形成pn结(参照专利文献1)。在SJ结构的半导体装置中，经由与主电极电连接的半导体区域(下面称为“电极连接区域”)，在主电极之间形成SJ结构。即使提高主电流流动的漂移区域的n型杂质的浓度来降低导通电阻，利用在反向偏置时从漂移区域与柱区的边界的pn结延伸的耗尽层，也会使漂移区域耗尽。因此，可以较高地确保半导体装置的耐压。
现有技术文献
专利文献
专利文献1：(日本)特开2002-319680号公报
发明内容
发明所要解决的技术问题
在上述SJ结构的情况下，漂移区域与柱区的边界的电场均匀。但是，在反向偏置时，电场集中在杂质浓度较高的、与n型电极连接区域对置的p型柱区的端部，存在半导体装置的耐压降低之类的问题。
本发明是鉴于上述问题而提出的，其目的在于提供一种具有超结结构、且能够抑制耐压降低的半导体装置以及半导体装置的制造方法。
用于解决技术问题的技术方案
本发明的一个方式的半导体装置的主旨在于，具有由第一导电型的漂移区域与第二导电型的柱区构成的超结结构，在与一方的主电极连接的第一导电型的电极连接区域和柱区之间配置有杂质浓度比漂移区域低的第一导电型的低浓度电场缓和区域。
本发明的其它方式的半导体装置的制造方法的主旨在于，通过离子注入形成构成超结结构的第一导电型的漂移区域与第二导电型的柱区、与主电极连接的第一导电型的电极连接区域、以及杂质浓度比在电极连接区域与柱区之间配置的漂移区域低的第一导电型的低浓度电场缓和区域。
发明的效果
根据本发明，能够提供一种具有超结结构、且能够抑制耐压降低的半导体装置以及半导体装置的制造方法。
附图说明
图1是表示本发明的第一实施方式的半导体装置的结构的示意性立体图。
图2是表示用于计算电场强度的比较例模型的示意图。
图3是表示用于计算电场强度的第一实施方式模型的示意图。
图4是表示电场强度的计算结果的曲线图。
图5是用于说明本发明的第一实施方式的半导体装置的制造方法的示意性工序图(之一)。
图6是用于说明本发明的第一实施方式的半导体装置的制造方法的示意性工序图(之二)。
图7是用于说明本发明的第一实施方式的半导体装置的制造方法的示意性工序图(之三)。
图8是用于说明本发明的第一实施方式的半导体装置的制造方法的示意性工序图(之四)。
图9是用于说明本发明的第一实施方式的半导体装置的制造方法的示意性工序图(之五)。
图10是表示本发明的第二实施方式的半导体装置的结构的示意性立体图。
图11是表示用于计算电场强度的第二实施方式模型的示意图。
图12是表示电场强度的计算结果的曲线图。
图13是将图12的一部分放大后的曲线图。
图14是表示本发明的第二实施方式的半导体装置的其它结构的示意性立体图。
图15是表示本发明的第二实施方式的半导体装置的其它结构的示意性立体图。
图16是表示本发明的第三实施方式的半导体装置的结构的示意性立体图。
图17是用于说明本发明的第三实施方式的半导体装置的制造方法的示意性工序图(之一)。
图18是用于说明本发明的第三实施方式的半导体装置的制造方法的示意性工序图(之二)。
图19是用于说明本发明的第三实施方式的半导体装置的制造方法的示意性工序图(之三)。
图20是用于说明本发明的第三实施方式的半导体装置的制造方法的示意性工序图(之四)。
图21是用于说明本发明的第三实施方式的半导体装置的制造方法的示意性工序图(之五)。
图22是用于说明本发明的第三实施方式的半导体装置的制造方法的示意性工序图(之六)。
图23是用于说明本发明的第三实施方式的半导体装置的制造方法的示意性工序图(之七)。
图24是用于说明本发明的第三实施方式的半导体装置的制造方法的示意性工序图(之八)。
图25是表示本发明的第四实施方式的半导体装置的结构的示意性立体图。
图26是用于说明本发明的第四实施方式的半导体装置的制造方法的示意性工序图(之一)。
图27是用于说明本发明的第四实施方式的半导体装置的制造方法的示意性工序图(之二)。
图28是用于说明本发明的第四实施方式的半导体装置的制造方法的示意性工序图(之三)。
图29是用于说明本发明的第四实施方式的半导体装置的制造方法的示意性工序图(之四)。
图30是用于说明本发明的第四实施方式的半导体装置的制造方法的示意性工序图(之五)。
图31是表示本发明的第五实施方式的半导体装置的结构的示意性立体图。
图32是用于说明本发明的第五实施方式的半导体装置的制造方法的示意性工序图(之一)。
图33是用于说明本发明的第五实施方式的半导体装置的制造方法的示意性工序图(之二)。
图34是用于说明本发明的第五实施方式的半导体装置的制造方法的示意性工序图(之三)。
图35是用于说明本发明的第五实施方式的半导体装置的制造方法的示意性工序图(之四)。
图36是表示本发明的其它实施方式的半导体装置的结构的示意性剖视图。
具体实施方式
下面，参照附图，说明实施方式。在附图的说明中相同的部分使用相同的标记，省略说明。但是，附图为示意性的，厚度与平面尺寸的关系、各层的厚度的比率等包括与实际不同的部分。另外，在附图相互间也包括相互的尺寸关系及比率不同的部分。
(第一实施方式)
如图1所示，本发明的第一实施方式的半导体装置具有：基板10、在基板10的主面配置的半导体基体20、以及经由半导体基体20而在基板10之上分离配置的第二主电极40及第一主电极30。第二主电极40与第一主电极30分别是导通状态下在半导体装置中流动的主电流的电流通路的端部。在半导体基体20的上表面配置有绝缘膜50。在图1中，为了便于理解半导体装置的结构，透过绝缘膜50而表示了半导体装置。也就是说，绝缘膜50只表示了外缘(下同)。
半导体基体20具有：主电流流动的第一导电型的漂移区域21、与主电流的电流通路平行且与漂移区域21邻接而配置的第二导电型的柱区22。由漂移区域21与柱区22构成超结结构(SJ结构)。漂移区域21的一方的端部连接在与第一主电极30电连接的第二导电型的第一电极连接区域23。漂移区域21的另一方的端部连接在与第二主电极40电连接的第一导电型的第二电极连接区域24。在图1所示的半导体装置中，漂移区域21与柱区22层压在半导体基体20的膜厚方向上。
半导体基体20还具有配置在柱区22与第二电极连接区域24之间的、杂质浓度比漂移区域21低的第一导电型的低浓度电场缓和区域25。在图1所示的半导体装置中，在漂移区域21的主面连续地形成有柱区22与低浓度电场缓和区域25。也就是说，柱区22的一方的端部与第一电极连接区域23连接，另一方的端部与低浓度电场缓和区域25连接。
第一导电型与第二导电型是相互相反的导电型。即，第一导电型为n型时，第二导电型为p型，第一导电型为p型时，第二导电型为n型。在下面，针对第一导电型为n型、第二导电型为p型的情况进行说明。
图1所示的半导体装置是第一主电极30为阳极电极、第二主电极40为阴极电极的二极管。
图1所示的半导体装置具有在第一电极连接区域23与第二电极连接区域24之间配置的SJ结构。因此，在施加反向电压时(反向偏置时)，利用从在漂移区域21与柱区22的边界形成的pn结延伸的耗尽层，使漂移区域21与柱区22耗尽。因此，对于半导体装置，能够得到较高的耐压。
此外，在图1所示的半导体装置中，柱区22的与漂移区域21相接的主面所对置的主面(下面也称为“对置主面”)的端部和配置在柱区22与第二电极连接区域24之间的低浓度电场缓和区域25相接。因此，在低电压下耗尽层也从柱区22的端部向第二电极连接区域24的方向延伸。因此，能够缓和电场在柱区22的第二主电极侧的端部集中。其结果是，能够使半导体装置的最大施加电压提高。
下面，针对图1所示的半导体装置的基本操作进行说明。
在导通操作中，以第一主电极30为基准电位，向第二主电极40施加低电压(正向电压)。由此，漂移区域21与第一电极连接区域23之间的能垒降低。因此，电子从漂移区域21流入第一电极连接区域23，在第一主电极30与第二主电极40之间流动有正向电流。
在截止操作中，以第一主电极30为基准电位，向第二主电极40施加高电压(反向电压)，由此，漂移区域21与第一电极连接区域23之间的能垒增高。因此，电子不会从漂移区域21流向第一电极连接区域23。此时，耗尽层从漂移区域21与柱区22的界面扩展，当反向电压增大至某种程度时，漂移区域21及柱区22成为完全耗尽的状态(夹断状态)。
为了在截止状态下使SJ结构完全耗尽来得到高耐压，需要将n型半导体区域的n型杂质的总量与p型半导体区域的p型杂质的总量之比设定为1附近。因此，设定使漂移区域21的n型杂质的浓度Nd、柱区22的p型杂质的浓度Na、漂移区域21的宽度Wn、柱区22的宽度Wp满足如下的式(1)：
Na×Wp＝Nd×Wn…(1)
宽度Wn与宽度Wp是漂移区域21与柱区22交替配置的方向上的宽度。
设定漂移区域21与柱区22的杂质浓度，以满足式(1)，由此，利用从pn结延伸的耗尽层，使漂移区域21与柱区22耗尽，得到高耐压。而且，通过增加漂移区域21的n型杂质的浓度，能够抑制漂移区域21的电阻值。
理想情况下，通过使漂移区域21与柱区22为夹断状态，使漂移区域21与柱区22的电场分布为均匀的长方形分布，大幅降低最大电场。其结果是，半导体装置的耐压提高。但是，在低浓度电场缓和区域25未配置在柱区22与第二电极连接区域24之间的情况下，电场集中在杂质浓度高的、与第二电极连接区域24对置的柱区22的第二主电极侧的端部。
但是，在图1所示的半导体装置中，通过在柱区22与第二电极连接区域24之间配置低浓度电场缓和区域25，能够缓和电场在柱区22的第二主电极侧的端部的集中。利用图2及图3分别表示的计算模型，对由低浓度电场缓和区域25缓和电场集中的效果说明如下。
图2所示的计算模型是在柱区22与第二电极连接区域24之间未配置有低浓度电场缓和区域25的比较例模型。在比较例模型中，在柱区22与第二电极连接区域24之间配置有漂移区域21的一部分。也就是说，是与如下的结构相同的计算模型，即，该结构在柱区22与第二电极连接区域24之间配置了杂质浓度和漂移区域21相同的n型半导体区域。
图3所示的计算模型是与图1所示的半导体装置相同地在柱区22与第二电极连接区域24之间配置了低浓度电场缓和区域25的第一实施方式模型。需要说明的是，使与柱区22和低浓度电场缓和区域25的界面为相同平面程度的、沿着与主电流流动的方向垂直的方向(下面称为“宽度方向”)的漂移区域21的宽度W1为1.5μm。另外，使柱区22及低浓度电场缓和区域25的宽度W2为1.5μm。在计算模型中，使柱区22与漂移区域21的杂质浓度为8E16/cm3，使低浓度电场缓和区域25的杂质浓度为4E16/cm3。
图4表示图2所示的比较例模型以及图3所示的第一实施方式模型的反向偏置时的电场强度的计算结果。在图4中，以特性E0表示比较例模型的电场强度，以特性E1表示第一实施方式模型的电场强度。
如图4所示，电场强度在柱区22的对置主面的位置(Y＝0)上最高。而且，电场强度沿宽度方向Y、从柱区22与低浓度电场缓和区域25相接的宽度为W1的区域至漂移区域21即宽度为W2的区域逐渐降低。在第一实施方式模型中，通过在电场强度最高的位置附近配置低浓度电场缓和区域25，电场强度的峰值降低。
如上所述，根据本发明的第一实施方式的半导体装置，通过在柱区22与第二电极连接区域24之间配置低浓度电场缓和区域25，能够缓和电场在柱区22的与第二电极连接区域24对置的端部的集中。其结果是，能够抑制具有SJ结构的半导体装置的耐压降低。需要说明的是，也可以使低浓度电场缓和区域25的一部分在基板方向上延伸，在漂移区域21与第二电极连接区域24之间配置低浓度电场缓和区域25。由此，低浓度电场缓和区域25中电场在基板方向上扩展，能够进一步缓和电场在柱区22的端部的集中。
在图1所示的半导体装置中，第一主电极30与第二主电极40配置在基板10的相同的主面上。因此，在单个的基板上形成多个半导体元件，从而容易将半导体装置集成。
基板10也可以使用半绝缘基板及绝缘基板。由此，能够简化在同一基板10上集成多个半导体装置时的元件分离处理。另外，在冷却器中实际安装半导体装置的情况下，可以省去在基板10与冷却器之间设置的绝缘基板。在此，绝缘基板是指基板的电阻率为数kΩ·cm以上的基板。
例如，也可以将具有绝缘性的碳化硅基板(SiC基板)使用于基板10。因为SiC为宽带隙半导体，且本征载流子数较少，所以，容易获得较高的绝缘性，能够实现耐压较高的半导体装置。SiC存在几种多型体(多晶型)，可以使用有代表性的4HSiC基板作为基板10。通过基板10使用SiC基板，能够提高基板10的绝缘性，且提高热传导率。因此，能够将基板10的背面直接安装在冷却机构，有效地对半导体装置进行冷却。根据该结构，因为SiC基板的热传导率较大，所以，能够在半导体装置处于导通状态时使由主电流产生的热量有效地散发。
下面，参照附图，说明本发明的第一实施方式的半导体装置的制造方法。需要说明的是，如下所述的半导体装置的制造方法为一个例子，可以通过包括该变形例在内的、除此以外的各种制造方法来实现。在下面，对基板10使用非掺杂的SiC基板的情况进行说明。
首先，如图5所示，通过使已构图的掩模材料111为掩模的离子注入，向基板10掺杂p型杂质，从而选择性地形成第一电极连接区域23。
作为普通的掩模材料，可以使用硅氧化膜，作为沉积方法，可以利用热CVD法及等离子体CVD法。作为构图的方法，可以利用光刻法。即，使已构图的光致抗蚀剂膜为掩模，对掩模材料进行蚀刻。作为蚀刻方法，可以利用使用了氢氟酸的湿蚀刻、以及反应性离子蚀刻等干蚀刻。之后，利用氧等离子体及硫酸等除去光致抗蚀剂膜。这样，使掩模材料构图。
接着，如图6所示，通过使已构图的掩模材料112为掩模的离子注入，将n型杂质掺杂在基板10的上部，形成漂移区域21与低浓度电场缓和区域25。此时，与漂移区域21邻接而形成低浓度电场缓和区域25。例如，通过以高注入能量在高杂质浓度中掺杂离子的离子注入条件、以及以低注入能量在低杂质浓度中掺杂离子的离子注入条件的切换，以一次连续的离子注入形成漂移区域21与低浓度电场缓和区域25。
接着，如图7所示，通过使已构图的掩模材料113为掩模的p型杂质的离子注入，与低浓度电场缓和区域25连结而形成与漂移区域21平行延伸的柱区22。柱区22形成于第一电极连接区域23与低浓度电场缓和区域25之间。
之后，如图8所示，通过使已构图的掩模材料114为掩模来掺杂n型杂质的离子注入，将第二电极连接区域24形成于规定的位置。即，形成第二电极连接区域24，以与漂移区域21的端部连接、且在与柱区22之间配置有低浓度电场缓和区域25。
在离子注入中，例如使用氮(N)作为n型杂质，使用铝或硼作为p型杂质。需要说明的是，通过在将基板10的温度加热至600℃左右的状态下进行离子注入，能够抑制在离子注入的区域出现晶体缺陷。而且，通过对离子注入后的杂质进行热处理而使之活性。例如，在氩或氮环境中进行1700℃左右的热处理。
柱区22与漂移区域21的杂质浓度例如为1E15/cm3～1E19/cm3左右。但是，为了在截止状态下利用从漂移区域21与柱区22的界面延伸的耗尽层来使漂移区域21与柱区22耗尽，设定使漂移区域21与柱区22的杂质浓度满足式(1)的关系。
低浓度电场缓和区域25的杂质浓度例如为漂移区域21的杂质浓度的一半左右。本发明的发明人已经确认，通过使低浓度电场缓和区域25的杂质浓度为漂移区域21的一半左右，能够适当地得到缓和电场集中的效果。需要说明的是，如上所述通过在离子注入的过程中切换注入能量及杂质浓度等离子注入条件，能够通过一次连续的离子注入来形成杂质浓度不同的漂移区域21与低浓度电场缓和区域25。通过这样切换离子注入条件来改变深度方向的杂质浓度，能够自由地设计深度方向的杂质浓度，进一步提高半导体装置的最大施加电压。
需要说明的是，在柱区22与低浓度电场缓和区域25沿漂移区域连结的结构中，也可以使低浓度电场缓和区域25的杂质浓度的浓度分布为沿膜厚方向倾斜，且为越是靠近漂移区域21的区域则杂质浓度越高的浓度分布。通过这样使该低浓度电场缓和区域25的杂质浓度连续地变化，能够使柱区22的端部的电场更均匀。因此，能够提高半导体装置的最大施加电压。
第一电极连接区域23的杂质浓度例如为1E15/cm3～1E19/cm3左右。另外，第二电极连接区域24的杂质浓度例如为1E18/cm3～1E21/cm3左右。
需要说明的是，通过离子注入形成漂移区域21、柱区22、第一电极连接区域23、第二电极连接区域24、以及低浓度电场缓和区域25，由此，不需要外延生长，能够降低制造成本。
如图8所示，在形成了第二电极连接区域24后，在半导体基体20之上形成绝缘膜50。绝缘膜50可以使用硅氧化膜或硅氮化膜等。例如利用热CVD法及等离子体CVD法来形成绝缘膜50。然后，如图9所示，通过使光致抗蚀剂膜(未图示)为掩模的干蚀刻或湿蚀刻，在绝缘膜50形成第一接触孔300、第二接触孔400。
之后，在第一接触孔300中埋入而形成第一主电极30，在第二接触孔400中埋入而形成第二主电极40。由此，完成图1所示的半导体装置。
第一主电极30及第二主电极40的材料可以使用钛(Ti)、镍(Ni)、钼(Mo)等金属材料、及Ti/Ni/Ag等层压膜。例如在利用溅射法及EB蒸镀法等在整个面层压了金属材料后，通过使已构图的光致抗蚀剂膜等为掩模的干蚀刻，对金属材料进行蚀刻，形成第一主电极30与第二主电极40。或者也可以通过电镀处理来形成第一主电极30与第二主电极40。
根据如上说明的半导体装置的制造方法，在柱区22与第二电极连接区域24之间形成低浓度电场缓和区域25。因此，能够在反向偏置时缓和电场在柱区22的第二主电极侧的端部的集中。其结果是，能够抑制具有SJ结构的半导体装置的耐压降低。
需要说明的是，沿着电流通路的低浓度电场缓和区域25的长度例如为连结了柱区22与低浓度电场缓和区域25的整体长度的10％～20％左右。当低浓度电场缓和区域25过短时，低浓度电场缓和区域25为夹断状态，缓和电场在柱区22的端部的集中的效果降低。另一方面，当低浓度电场缓和区域25过长时，漂移区域21的SJ结构的比率降低，耐压降低。
在上述，说明了基板10使用SiC基板的例子，但基板10也可以使用SiC基板以外的半绝缘基板或绝缘基板。例如，基板10也可以使用宽带隙基板的GaN基板、金刚石基板、氧化锌(ZnO)基板、AlGaN基板等。
另外，半导体基体20也可以使用宽带隙半导体。由此，能够在较高地维持耐压的情况下提高杂质浓度。通过将介电击穿电场较高的宽带隙半导体使用于漂移区域21等，能够以低导通电阻实现高耐压的半导体装置。
另外，通过使用各区域由相同的材料形成的半导体基体20，半导体装置的活性区域由相同的半导体材料形成。由此，不会出现因由于不同类型的半导体材料的接合而产生的缺陷等引起的问题，能够提高半导体装置的可靠性。
此外，也可以使基板10与漂移区域21等的半导体基体20为相同的材料。通过基板10与半导体基体20使用相同的材料，能够抑制因使用不同的材料时产生的晶格失配等引起的半导体装置的性能劣化。例如，将SiC基板使用于基板10，将在SiC中掺杂了杂质的半导体基体20形成于基板10之上。
(第二实施方式)
如图10所示，本发明的第二实施方式的半导体装置还具有第一导电型的高浓度电场缓和区域26，该高浓度电场缓和区域26沿与柱区22的延伸方向垂直的方向，在低浓度电场缓和区域25层压。高浓度电场缓和区域26的杂质浓度比低浓度电场缓和区域25高，相接在柱区22的与漂移区域21相接的主面的端部。高浓度电场缓和区域26的杂质浓度例如为漂移区域21的1.5倍左右。
在图10所示的半导体装置中，在漂移区域21的上表面配置有高浓度电场缓和区域26，在高浓度电场缓和区域26的上表面配置有低浓度电场缓和区域25。其它的结构则与图1所示的第一实施方式相同。例如通过在过程中切换离子注入条件，能够由一次离子注入连续地形成高浓度电场缓和区域26与低浓度电场缓和区域25。
图11表示用于计算层压了低浓度电场缓和区域25与高浓度电场缓和区域26的结构的电场强度的第二实施方式模型。需要说明的是，在第二实施方式模型中，使沿着宽度方向Y的漂移区域21的宽度W1为1.5μm，使低浓度电场缓和区域25的宽度W21为1.3μm，使高浓度电场缓和区域26的宽度W22为0.2μm。另外，使柱区22与漂移区域21的杂质浓度为8E16/cm3，使低浓度电场缓和区域25的杂质浓度为4E16/cm3，使高浓度电场缓和区域26的杂质浓度为1.5E17/cm3。
图12表示图2所示的比较例模型、图3所示的第一实施方式模型、以及图11所示的第二实施方式模型的电场强度的计算结果。在图12中，以特性E0表示比较例模型的电场强度，以特性E1表示第一实施方式模型的电场强度，以特性E2表示第二实施方式模型的电场强度。另外，图13表示将图12所示的计算结果的低浓度电场缓和区域25及高浓度电场缓和区域26的区域放大后的曲线图。
如图12及图13所示，在第二实施方式模型中，在电场强度最高的位置(Y＝0)，电场强度的峰值降低。这是因为，通过将低浓度电场缓和区域25与高浓度电场缓和区域26的层压结构配置在柱区22与第二电极连接区域24之间，使电场在杂质浓度较高的高浓度电场缓和区域26的周围分散。通过使电场分散，能够缓和电场在电场最集中的柱区22的对置主面的端部的集中。
如上所述，在本发明的第二实施方式的半导体装置中，高浓度电场缓和区域26在低浓度电场缓和区域25层压。由此，电场在杂质浓度比低浓度电场缓和区域25高的高浓度电场缓和区域26的周边集中，使电场在柱区22的端部的分布均匀。因此，能够使半导体装置的最大施加电压增大。
需要说明的是，如图14所示，也可以将高浓度电场缓和区域26的一部分配置在漂移区域21与第二电极连接区域24之间。根据图14所示的结构，电场在漂移区域21与第二电极连接区域24之间，于基板方向上扩展。其结果是，能够进一步缓和电场在柱区22的对置主面的端部的集中。如图15所示，在将高浓度电场缓和区域26配置在漂移区域21的侧面整体的结构中也能够得到上述效果。
(第三实施方式)
如图16所示，本发明的第三实施方式的半导体装置中，半导体基体20还具有配置在第一电极连接区域23与第一主电极30之间的第一导电型的源极区27。而且，在半导体基体20的上表面，遍及柱区22、第一电极连接区域23及源极区27而设有开口部的栅极沟槽抵达基板10地形成。在栅极沟槽的内壁面形成有栅极绝缘膜60，并在栅极沟槽的内部配置有控制电极70，以经由栅极绝缘膜60而与漂移区域21、柱区22、第一电极连接区域23及源极区27对置。
也就是说，控制电极70在第一主电极30与第二主电极40之间流动的主电流的电流通路上进行配置。图16所示的半导体装置作为第一主电极30为源极电极、第二主电极40为漏极电极、由控制电极70控制主电流的晶体管进行工作。在导通操作时，在第一电极连接区域23的与栅极绝缘膜60相接的沟道区形成有反转层。
第一主电极30与源极区27欧姆接触，第二主电极40与第二电极连接区域24欧姆接触。另外，将控制电极70彼此电连接的控制电极配线80形成于控制电极70的上表面。为了便于理解结构，只图示了控制电极配线80的外缘。
其它的结构则与图1所示的第一实施方式相同。在图16所示的半导体装置中，半导体基体20也构成SJ结构，在第二电极连接区域24与柱区22之间配置有杂质浓度比漂移区域21低的第一导电型的低浓度电场缓和区域25。下面，针对图16所示的半导体装置的基本操作进行说明。
在导通操作中，以第一主电极30(源极电极)的电位为基准，在向第二主电极40(漏极电极)施加了正电位的状态下，对控制电极70(栅极电极)的电位进行控制，由此，半导体装置作为晶体管进行工作。即，通过使控制电极70与第一主电极30间的电压为规定的阈值电压以上，在控制电极70的侧面的第一电极连接区域23的沟道区形成反转层。由此，半导体装置为导通状态，在第一主电极30与第二主电极40之间流动有主电流。
另一方面，在截止操作中，使控制电极70与第一主电极30间的电压为规定的阈值电压以下。由此，反转层消失，主电流被切断。而且，耗尽层从漂移区域21与柱区22的界面扩展，漂移区域21与柱区22为夹断状态。此时，在图16所示的半导体装置中，利用低浓度电场缓和区域25，也能够缓和电场在柱区22的第二主电极侧的端部的集中。由此，提高半导体装置的耐压。
下面，参照附图，说明本发明的第三实施方式的半导体装置的制造方法。需要说明的是，如下所述的半导体装置的制造方法为一个例子，可以由包括该变形例在内的、除此以外的各种制造方法来实现。在下面，对基板10使用非掺杂的SiC基板的情况进行说明。
首先，如图17所示，通过使已构图的掩模材料311为掩模的离子注入，向基板10掺杂p型杂质来选择性地形成第一电极连接区域23。
接着，如图18所示，通过使已构图的掩模材料312为掩模的离子注入，将n型杂质掺杂在基板10的上部，形成漂移区域21与低浓度电场缓和区域25。此时，与第一实施方式相同地通过切换离子注入条件，能够连续地形成漂移区域21与低浓度电场缓和区域25。
接着，如图19所示，通过使已构图的掩模材料313为掩模的p型杂质的离子注入，在第一电极连接区域23与低浓度电场缓和区域25之间形成柱区22。
之后，如图20所示，通过使已构图的掩模材料314为掩模来掺杂n型杂质的离子注入，将第二电极连接区域24及源极区27形成于规定的位置。即，形成第二电极连接区域24，以与漂移区域21的端部连接，且使低浓度电场缓和区域25配置在与柱区22之间。另外，与第一电极连接区域23的侧面邻接来形成源极区27。
接着，如图21所示，通过使已构图的掩模材料(未图示)为掩模的干蚀刻，形成栅极沟槽200。栅极沟槽200在与漂移区域21及柱区22、第一电极连接区域23、源极区27相接的位置，以抵达基板10的深度而形成。
之后，在栅极沟槽200的内壁面形成栅极绝缘膜60。栅极绝缘膜60的形成方法可以为热氧化法或沉积法。作为例子，在利用热氧化法的情况下，在氧环境中将半导体基体20加热至1100℃左右的温度。由此，在半导体基体20与氧接触的所有部分形成硅氧化膜。
在形成了栅极绝缘膜60后，为了降低第一电极连接区域23与栅极绝缘膜60的界面的界面能级，也可以在氮、氩、N2O等环境中进行1000℃左右的退火处理。另外，也可以在纯正的NO或N2O环境中进行热氧化。该情况下的温度适合为1100℃～1400℃。栅极绝缘膜60的厚度为数十nm左右。
接着，由导电材料埋入栅极沟槽200来形成控制电极70。控制电极70的材料通常为多晶硅膜，在此，对将多晶硅膜使用于控制电极70的情况进行说明。
作为多晶硅膜的沉积方法，可以利用减压CVD法等。例如，使沉积的多晶硅膜的厚度为比栅极沟槽200的宽度的二分之一大的值，由多晶硅膜填埋栅极沟槽200。因为从栅极沟槽200的内壁面形成多晶硅膜，所以，通过如上所述设定多晶硅膜的厚度，能够由多晶硅膜完全地填埋栅极沟槽200。例如，在栅极沟槽200的宽度为2μm的情况下，使膜厚比1μm厚地形成多晶硅膜。另外，在沉积了多晶硅膜后，通过在氯氧化磷(POCl3)中进行950℃的退火处理，形成n型多晶硅膜，使控制电极50具有导电性。
接着，如图22所示，对多晶硅膜进行蚀刻来使之平坦。蚀刻方法可以为各向同性蚀刻，也可以是各向异性的选择蚀刻。设定蚀刻量，以使多晶硅膜残留在栅极沟槽200的内部。例如，在针对宽度为2μm的栅极沟槽200、将多晶硅膜沉积为1.5μm的厚度的情况下，使多晶硅膜的蚀刻量为1.5μm。但是，在蚀刻的控制中，数％的过蚀刻对于1.5μm的蚀刻量不会成为问题。之后，如图23所示，由与控制电极70相同材料的多晶硅膜或金属膜形成控制电极配线80，将栅极电极彼此电连接。
接着，在整个面形成绝缘膜50。绝缘膜50例如使用硅氧化膜或硅氮化膜等。然后，如图24所示，通过使光致抗蚀剂膜(未图示)为掩模的干蚀刻或湿蚀刻，在绝缘膜50形成第一接触孔300、第二接触孔400。
之后，填埋第一接触孔300而形成第一主电极30，填埋第二接触孔400而形成第二主电极40。由此，完成图16所示的半导体装置。
需要说明的是，在上述说明了将n型多晶硅膜使用于控制电极70的例子，但也可以将p型多晶硅膜使用于控制电极70。另外，也可以将其它的半导体材料使用于控制电极70，或使用金属材料等其它的导电材料。例如可以将p型多晶碳化硅、SiGe、Al等用作为控制电极70的材料。
另外，说明了栅极绝缘膜60使用硅氧化膜的例子，但也可以将硅氮化膜使用于栅极绝缘膜60。或者，也可以将硅氧化膜与硅氮化膜的层压膜使用于栅极绝缘膜60。在栅极绝缘膜60使用了硅氮化膜的情况下，可以通过由160℃的热磷酸清洗来进行各向同性蚀刻。
在上述说明中，对半导体装置是使第一主电极30为源极电极、第二主电极40为漏极电极、控制电极70为栅极电极的MOS晶体管的情况进行了说明。但是，半导体装置也可以为其它的晶体管。例如，在使第一主电极30为发射极电极、第二主电极40为集电极电极、控制电极70为基极电极的双极型晶体管的情况下，也可以利用低浓度电场缓和区域25缓和电场在柱区22的第二主电极侧的端部的集中。
(第四实施方式)
如图25所示，本发明的第四实施方式的半导体装置在柱区22的第二主电极侧的侧面配置有漂移区域21。而且，在漂移区域21的第二主电极侧的端部的上表面，在俯视中邻接配置有第二电极连接区域24与低浓度电场缓和区域25。其它的结构则与图1所示的第一实施方式相同。
根据图25所示的半导体装置，通过在柱区22的电场最集中的端部的附近配置有低浓度电场缓和区域25，能够降低电场强度的峰值。另外，在图25所示的半导体装置中，低浓度电场缓和区域25和第二电极连接区域24不具有与柱区22对置的面。这样，通过使柱区22与第二电极连接区域24对置的面积减小、或者不存在，能够减小因在柱区22与第二电极连接区域24之间伸展的耗尽层容量所产生的寄生容量。
下面，参照附图，对本发明的第四实施方式的半导体装置的制造方法进行说明。需要说明的是，如下所述的半导体装置的制造方法是一个例子，可以由包括该变形例在内的、除此以外的各种制造方法来实现。下面，对基板10使用非掺杂的SiC基板的情况进行说明。
首先，如图26所示，通过使已构图的掩模材料411为掩模的离子注入，向基板10掺杂p型杂质，选择性地形成第一电极连接区域23。
接着，如图27所示，通过使已构图的掩模材料412为掩模的离子注入，将n型杂质掺杂在基板10的上部，并形成漂移区域21与低浓度电场缓和区域25。此时，通过切换离子注入条件，能够连续地形成漂移区域21与低浓度电场缓和区域25。
接着，如图28所示，利用已构图的掩模材料413为蚀刻掩模，部分地蚀刻除去第一电极连接区域23的上部与低浓度电场缓和区域25的第一主电极侧。由此，使漂移区域21的上表面与低浓度电场缓和区域25的第一主电极侧的侧面露出。
然后，如图29所示，使掩模材料414为掩模，从蚀刻除去了低浓度电场缓和区域25的漂移区域21的上表面离子注入p型杂质，形成柱区22。
此外，如图30所示，通过使掩模材料415为掩模来掺杂n型杂质的离子注入，将第二电极连接区域24形成于规定的位置。之后，与第一实施方式相同地形成绝缘膜50、第一主电极30及第二主电极40。由此，完成图25所示的半导体装置。
(第五实施方式)
如图31所示，在本发明的第五实施方式的半导体装置中，在半导体基体20的第一主面201配置有第一主电极30，在与第一主面201对置的半导体基体20的第二主面202配置有第二主电极40。在图31所示的半导体装置中，漂移区域21及柱区22在半导体基体20的膜厚方向上延伸，在半导体基体20的膜厚方向上流动有主电流。也就是说，在第一电极连接区域23的上表面配置有第一主电极30，在第二电极连接区域24的下表面配置有第二主电极40。
在图31所示的半导体装置中，在柱区22与第二电极连接区域24之间也配置有低浓度电场缓和区域25。由此，能够缓和电场在柱区22的第二主电极侧的端部的集中，提高半导体装置的耐压。
下面，参照附图，对本发明的第五实施方式的半导体装置的制造方法进行说明。需要说明的是，如下所述的半导体装置的制造方法是一个例子，可以由包括该变形例在内的、除此以外的各种制造方法来实现。在下面，对基板10使用非掺杂的SiC基板的情况进行说明。
如图32所示，在作为第二电极连接区域24的导电基板之上形成漂移区域21。接着，如图33所示，通过使已构图的掩模材料511为掩模的离子注入，将n型杂质掺杂在漂移区域21的内部，形成低浓度电场缓和区域25。此时，通过调节杂质的注入能量，将低浓度电场缓和区域25形成为与第二电极连接区域24相接的深度。
接着，如图34所示，以掩模材料511为掩模，从漂移区域21的上表面离子注入p型杂质，与低浓度电场缓和区域25的上表面相接地形成柱区22。此外，如图35所示，通过对漂移区域21及柱区22的上表面的整个面进行p型杂质的离子注入，形成第一电极连接区域23。
之后，在第一电极连接区域23的上表面形成第一主电极30，在第二电极连接区域24的下表面形成第二主电极40。由此，完成图31所示的半导体装置。
根据第五实施方式的半导体装置，通过构成为在半导体基体20的膜厚方向上流动有主电流的结构，能够增加主电流的电流密度，降低单位面积的导通电阻。此外，能够缓和电场在柱区22的第二主电极侧的端部的集中，提高半导体装置的耐压。
另外，图31所示的半导体装置具有多个漂移区域21与多个柱区22沿与电流通路垂直的方向交替配置的超结结构。通过这样增加漂移区域21与柱区22相邻的结构，能够增加单位面积的电流密度。
(其它的实施方式)
如上所述，本发明通过实施方式进行了说明，但形成本公开的一部分的论述及附图不应该理解为是对本发明的限制。根据本公开，各种替代实施方式、实施例、以及应用技术对于本领域技术人员来说将是显而易见的。
例如，半导体装置也可以为连接漂移区域21与第一主电极30的肖特基势垒二极管(SBD)。即，漂移区域21与第一主电极30在界面具有能垒而电连接。第一主电极30使用功函数较高的镍、铂等金属材料，在漂移区域21与第一主电极30之间形成肖特基结。第二主电极40使用钛等功函数较低且与漂移区域21欧姆接触的材料。即使半导体装置为SBD，通过在柱区22与第二电极连接区域24之间配置低浓度电场缓和区域25，也能够缓和电场在柱区22的第二主电极侧的端部的集中。
另外，在上述说明了漂移区域21与柱区22在膜厚方向上逐层层压的情况。但是，也可以将多个漂移区域21与多个柱区22沿与电流通路垂直的膜厚方向交替配置来构成超结结构。在膜厚方向上层压了漂移区域21与柱区22的结构中，通过对掺杂杂质的注入能量的强度进行调节，能够准确地控制漂移区域21与柱区22的宽度。通过具有在膜厚方向上以一定的周期排列多个pn结的SJ结构，能够进一步提高半导体装置的耐压。
需要说明的是，在SJ结构中周期性地排列多个pn结的情况下，也可以应用低浓度电场缓和区域25与高浓度电场缓和区域26的层压结构。在该情况下，如图36所示，在与pn结邻接的区域配置高浓度电场缓和区域26，并在高浓度电场缓和区域26之间配置低浓度电场缓和区域25。由此，能够缓和电场在远离由漂移区域21与柱区22形成的pn结的区域中作为最大的柱区22的集中。
这样，本发明当然包括在此未说明的各种实施方式等。
工业实用性
本发明的半导体装置以及半导体装置的制造方法可以利用在包括制造具有SJ结构的半导体装置的制造业在内的电子设备工业中。
附图标记说明
10基板；20半导体基体；21漂移区域；22柱区；23第一电极连接区域；24第二电极连接区域；25低浓度电场缓和区域；26高浓度电场缓和区域；27源极区；30第一主电极；40第二主电极；50绝缘膜；60栅极绝缘膜；70控制电极。

Claims (17)

1.一种半导体装置，其特征在于，具有：
半导体基体；
第一主电极及第二主电极，其配置于所述半导体基体，分别是在导通状态下流动的主电流的电流通路的端部；
所述半导体基体具有：
第一导电型的漂移区域，其流动有所述主电流；
第二导电型的柱区，其与所述主电流的电流通路平行且与所述漂移区域邻接而配置；
第一导电型的第二电极连接区域，其与所述第二主电极电连接；
第一导电型的低浓度电场缓和区域，其配置在所述第二电极连接区域与所述柱区之间，杂质浓度比所述漂移区域低。
2.如权利要求1所述的半导体装置，其特征在于，
所述柱区的与所述漂移区域相接的主面所对置的对置主面的端部与所述低浓度电场缓和区域相接。
3.如权利要求1或2所述的半导体装置，其特征在于，
还具有第一导电型的高浓度电场缓和区域，其沿与所述柱区的延伸方向垂直的方向在所述低浓度电场缓和区域层压，相接在所述柱区的与所述漂移区域相接的主面的端部，杂质浓度比所述低浓度电场缓和区域高。
4.如权利要求3所述的半导体装置，其特征在于，
所述高浓度电场缓和区域的一部分配置在所述漂移区域与所述第二电极连接区域之间。
5.如权利要求1或2所述的半导体装置，其特征在于，
所述柱区与所述低浓度电场缓和区域沿所述漂移区域连结，
所述低浓度电场缓和区域的杂质浓度的浓度分布是沿着膜厚方向倾斜，且为越是靠近所述漂移区域的区域则杂质浓度越高的浓度分布。
6.如权利要求1所述的半导体装置，其特征在于，
所述低浓度电场缓和区域和所述第二电极连接区域不具有与所述柱区对置的面。
7.如权利要求1至6中任一项所述的半导体装置，其特征在于，
具有多个所述漂移区域和多个所述柱区沿与所述主电流的电流通路垂直的方向交替地配置的超结结构。
8.如权利要求1至7中任一项所述的半导体装置，其特征在于，
所述第一主电极与所述第二主电极配置在单个基板的相同主面。
9.如权利要求1至7中任一项所述的半导体装置，其特征在于，
在所述半导体基体的第一主面配置有所述第一主电极，在与所述第一主面对置的所述半导体基体的第二主面配置有所述第二主电极。
10.如权利要求1至8中任一项所述的半导体装置，其特征在于，
所述漂移区域与所述柱区在所述半导体基体的膜厚方向上交替地层压。
11.如权利要求1至10中任一项所述的半导体装置，其特征在于，还具有：
第二导电型的第一电极连接区域，其在所述第一主电极与所述漂移区域之间形成于所述半导体基体；
控制电极，其与所述第一电极连接区域对置，配置在所述主电流的电流通路；
所述半导体装置作为由所述控制电极控制所述主电流的晶体管进行工作。
12.如权利要求1至11中任一项所述的半导体装置，其特征在于，
所述半导体基体由宽带隙半导体形成。
13.如权利要求1至12中任一项所述的半导体装置，其特征在于，
供所述半导体基体形成的基板为半绝缘基板或绝缘基板。
14.如权利要求1至13中任一项所述的半导体装置，其特征在于，
供所述半导体基体形成的基板为与所述漂移区域相同的材料。
15.如权利要求1至14中任一项所述的半导体装置，其特征在于，
供所述半导体基体形成的基板为碳化硅基板。
16.一种半导体装置的制造方法，其特征在于，包括：
将第一导电型的漂移区域形成于基板的主面的工序；
与所述漂移区域的一部分邻接地形成杂质浓度比所述漂移区域低的第一导电型的低浓度电场缓和区域的工序；
与所述漂移区域邻接地形成与所述漂移区域平行延伸的第二导电型的柱区的工序；
形成第一导电型的第二电极连接区域的工序，以使之与所述漂移区域电连接，且使所述低浓度电场缓和区域在所述第二电极连接区域与所述柱区之间配置；
通过杂质的离子注入来形成所述漂移区域、所述低浓度电场缓和区域、所述柱区及所述第二电极连接区域。
17.如权利要求16所述的半导体装置的制造方法，其特征在于，
在离子注入的过程中切换离子注入条件来改变深度方向的杂质浓度，由此，通过一次连续的离子注入形成所述漂移区域与所述低浓度电场缓和区域。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001102577A (ja) * 1999-09-30 2001-04-13 Toshiba Corp 半導体装置
JP2003101022A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 電力用半導体素子
US20080246086A1 (en) * 2005-07-13 2008-10-09 Ciclon Semiconductor Device Corp. Semiconductor devices having charge balanced structure
US20090242981A1 (en) * 2008-03-27 2009-10-01 Sanyo Electric Co., Ltd. Semiconductor device
US20150021686A1 (en) * 2013-07-19 2015-01-22 Great Wall Semiconductor Corporation Device Structure and Methods of Forming Superjunction Lateral Power MOSFET with Surrounding LDD
CN104685614A (zh) * 2012-10-16 2015-06-03 旭化成微电子株式会社 场效应晶体管以及半导体装置
CN105070746A (zh) * 2011-04-27 2015-11-18 万国半导体股份有限公司 用于横向双扩散金属氧化物半导体场效应晶体管的直通硅通孔处理技术
CN105280703A (zh) * 2014-06-27 2016-01-27 爱思开海力士有限公司 功率集成器件、包括其的电子器件和包括其的电子系统

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319680A (ja) 2001-04-24 2002-10-31 Matsushita Electric Works Ltd 半導体装置
EP1267415A3 (en) 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
US8174070B2 (en) * 2009-12-02 2012-05-08 Alpha And Omega Semiconductor Incorporated Dual channel trench LDMOS transistors and BCD process with deep trench isolation
KR101755718B1 (ko) * 2011-11-22 2017-07-07 현대자동차주식회사 수평형 디모스 소자 및 그 제조 방법
CN108231903B (zh) 2018-01-24 2020-06-02 重庆大学 一种带软恢复体二极管的超结功率mosfet

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001102577A (ja) * 1999-09-30 2001-04-13 Toshiba Corp 半導体装置
JP2003101022A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 電力用半導体素子
US20080246086A1 (en) * 2005-07-13 2008-10-09 Ciclon Semiconductor Device Corp. Semiconductor devices having charge balanced structure
US20090242981A1 (en) * 2008-03-27 2009-10-01 Sanyo Electric Co., Ltd. Semiconductor device
CN105070746A (zh) * 2011-04-27 2015-11-18 万国半导体股份有限公司 用于横向双扩散金属氧化物半导体场效应晶体管的直通硅通孔处理技术
CN104685614A (zh) * 2012-10-16 2015-06-03 旭化成微电子株式会社 场效应晶体管以及半导体装置
US20150021686A1 (en) * 2013-07-19 2015-01-22 Great Wall Semiconductor Corporation Device Structure and Methods of Forming Superjunction Lateral Power MOSFET with Surrounding LDD
CN105280703A (zh) * 2014-06-27 2016-01-27 爱思开海力士有限公司 功率集成器件、包括其的电子器件和包括其的电子系统

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