CN117457738A - 一种降低表面温度的ldmos结构及其制备方法 - Google Patents
一种降低表面温度的ldmos结构及其制备方法 Download PDFInfo
- Publication number
- CN117457738A CN117457738A CN202311244029.XA CN202311244029A CN117457738A CN 117457738 A CN117457738 A CN 117457738A CN 202311244029 A CN202311244029 A CN 202311244029A CN 117457738 A CN117457738 A CN 117457738A
- Authority
- CN
- China
- Prior art keywords
- ion implantation
- electrode
- layer
- drift layer
- doped region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title abstract description 11
- 238000005468 ion implantation Methods 0.000 claims abstract description 79
- 239000002184 metal Substances 0.000 claims abstract description 45
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 abstract description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 17
- 229910010271 silicon carbide Inorganic materials 0.000 description 16
- 238000010586 diagram Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 3
- 238000009826 distribution Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
- H01L29/782—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及一种降低表面温度的LDMOS结构及其制备方法，包括：SiC衬底层；漂移层，位于SiC衬底层的上表面；离子注入阱，位于漂移层中的一侧；漏极掺杂区，位于漂移层中的另一侧；体极掺杂区，位于离子注入阱中远离漏极掺杂区的一侧；源极掺杂区，位于离子注入阱中，且位于体极掺杂区靠近漏极掺杂区的一侧；栅氧化层；电极结构；肖特基接触金属层，覆盖在所述漂移层的部分上表面，和漂移层形成肖特基接触，与电极结构和栅氧化层均形成间隔。通过在漂移层上设置肖特基接触金属层，使器件表面电流密度减小，降低了器件表面自热产生的温度，减小了器件因温度升高产生的阈值漂移、线性区与饱和区电流变化等现象，改善了器件的高温电学特性。
Description
技术领域
本发明属于半导体器件技术领域，具体涉及一种降低表面温度的LDMOS结构及其制备方法。
背景技术
碳化硅(SiC)材料作为宽禁带半导体，在集成电路器件设计方面日益受到关注与研究。以其为材料制作的功率MOSFET具有输入阻抗高、温度特性好、耐压能力强、频率特性优、开关速度快的优点，被广泛应用于各个领域。
SiC LDMOS因其电极均可引到表面，是BCD(Bipolar-CMOS-DMOS)集成电路的重要组成部分。在高温应用中的LDMOS器件性能受温度影响，器件温度过高会产生阈值漂移、线性区与饱和区电流变化等问题，影响LDMOS器件在高温下的电学性能。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种降低表面温度的LDMOS结构及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明的第一方面提供了一种降低表面温度的LDMOS结构，包括：
SiC衬底层；
漂移层，位于所述SiC衬底层的上表面；
离子注入阱，位于所述漂移层中的一侧，由所述漂移层的表面延伸至所述SiC衬底层上；
漏极掺杂区，位于所述漂移层中的另一侧，由所述漂移层的上表面延伸至所述漂移层中；
体极掺杂区，位于所述离子注入阱中远离所述漏极掺杂区的一侧，由所述离子注入阱的上表面延伸至所述离子注入阱中；
源极掺杂区，位于所述离子注入阱中，且位于所述体极掺杂区靠近所述漏极掺杂区的一侧，由所述离子注入阱的上表面延伸至所述离子注入阱中，与所述离子注入阱的靠近所述漏极掺杂区的一侧之间具有间隔；
栅氧化层覆盖在所述离子注入阱的上表面、所述源极掺杂区的远离所述体极掺杂区的部分上表面和所述漂移层的部分上表面；
电极结构，设置在所述栅氧化层的上表面、所述漏极掺杂区的上表面、所述体极掺杂区的上表面和所述源极掺杂区的部分上表面；
肖特基接触金属层，覆盖在所述漂移层的部分上表面，和所述漂移层形成肖特基接触，与所述电极结构以及所述栅氧化层均形成间隔。
在一个具体的实施例中，所述电极结构包括：第一电极、栅电极和漏电极；
所述第一电极，覆盖在所述体极掺杂区的上表面，由所述体极掺杂区的上表面延伸至所述源极掺杂区的部分上表面；
所述漏电极，覆盖在所述漏极掺杂区的上表面，与所述肖特基接触金属层形成间隔；
所述栅电极覆盖在所述栅氧化层的上表面。
在一个具体的实施例中，所述SiC衬底层、漂移层、源极掺杂区和漏极掺杂区均为第一导电类型；
所述离子注入阱和所述体极掺杂区均为第二导电类型；
所述第一导电类型与所述第二导电类型不同。
在一个具体的实施例中，所述第一导电类型包括N型，所述第二导电类型包括P型。
在一个具体的实施例中，所述第一导电类型包括P型，所述第二导电类型包括N型。
本发明的第二方面提供了一种降低表面温度的LDMOS结构的制备方法，用于制备本发明第一方面提供的降低表面温度的LDMOS结构，包括：
S1：在SiC衬底层的上表面形成漂移层；
S2：对所述漂移层的一侧进行离子注入，形成离子注入阱；
S3：在所述漂移层的另一侧进行离子注入，形成漏极掺杂区；在所述离子注入阱的靠近中间的部分上表面进行离子注入，形成源极掺杂区；
S4：在所述离子注入阱远离所述漏极掺杂区的一侧进行离子注入，形成体极掺杂区；
S5：在所述离子注入阱的上表面、所述源极掺杂区的远离所述体极掺杂区的部分上表面和所述漂移层的部分上表面形成栅氧化层；
S6：在所述栅氧化层的上表面、所述漏极掺杂区的上表面、所述体极掺杂区的上表面和所述源极掺杂区的部分上表面形成电极结构；
S7：在所述漂移层的部分上表面形成和所述漂移层肖特基接触的肖特基接触金属层；所述肖特基接触金属层和所述栅氧化层以及所述电极结构之间均形成间隔。
在一个具体的实施例中，所述步骤S6的具体步骤为：在所述体极掺杂区的上表面和所述源极掺杂区靠近所述体极掺杂区的部分上表面形成第一电极；在所述漏极掺杂区的上表面形成漏电极；在所述栅氧化层的上表面形成栅电极。
在一个具体的实施例中，所述SiC衬底层为N型掺杂，所述漂移层为N型掺杂，所述离子注入阱为P型掺杂，所述漏极掺杂区为N型掺杂，所述源极掺杂区为N型掺杂，所述体极掺杂区为P型掺杂。
在一个具体的实施例中，所述SiC衬底层为P型掺杂，所述漂移层为P型掺杂，所述离子注入阱为N型掺杂，所述漏极掺杂区为P型掺杂，所述源极掺杂区为P型掺杂，所述体极掺杂区为N型掺杂。
在一个具体的实施例中，所述步骤S7的具体步骤为：在所述漂移层的部分上表面淀积肖特基金属，淀积完成后进行退火，退火后形成和所述漂移层肖特基接触的肖特基接触金属层；所述肖特基接触金属层和所述栅氧化层以及所述漏电极之间均形成间隔。
与现有技术相比，本发明的有益效果：
本发明的一种降低表面温度的LDMOS结构，通过在漂移层上设置肖特基接触金属层，使肖特基接触金属层和漂移层形成SBD结构，在LDMOS正常工作时，使原本聚集在漂移层表面的电流向器件内部推移，从而使得原先表面电流集中区域的电流密度减小，降低了器件表面的自热产生的温度，从而减小了器件因温度升高产生的阈值漂移、线性区与饱和区电流变化等现象，改善了器件的高温电学特性。
附图说明
图1是本发明实施例提供的一种降低表面温度的LDMOS结构的结构示意图；
图2是本发明实施例提供的一种降低表面温度的LDMOS结构制备方法的步骤示意图；
图3是本发明实施例提供的一种降低表面温度的LDMOS结构制备方法的步骤示意图；
图4是本发明实施例提供的一种降低表面温度的LDMOS结构制备方法的步骤示意图；
图5是本发明实施例提供的一种降低表面温度的LDMOS结构制备方法的步骤示意图；
图6是本发明实施例提供的一种降低表面温度的LDMOS结构制备方法的步骤示意图；
图7是本发明实施例提供的一种降低表面温度的LDMOS结构制备方法的步骤示意图；
图8是本发明实施例提供的一种降低表面温度的LDMOS结构制备方法的步骤示意图；
图9是本发明实施例提供的一种降低表面温度的LDMOS结构的表面的温度分布情况示意图；
图10是传统的LDMOS结构的表面的温度分布情况示意图；
图11是本发明实施例提供的一种降低表面温度的LDMOS结构和传统的LDMOS结构的线性区与饱和区电流变化示意图。
附图标记：
1：SiC衬底层；2：漂移层；3：离子注入阱；4：源极掺杂区；5：漏极掺杂区；6：体极掺杂区；7：栅氧化层；8：栅电极；9：源电极；10：体电极；11：漏电极；12：肖特基接触金属层。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，一种降低表面温度的LDMOS结构，包括：SiC衬底层1、漂移层2、离子注入阱3、源极掺杂区4、漏极掺杂区5、体极掺杂区6、栅氧化层7、栅电极8、电极结构和肖特基接触金属层12。其中，漂移层2位于SiC衬底层1的上表面。离子注入阱3位于漂移层2中的一侧，由漂移层2的表面延伸至SiC衬底层1上。漏极掺杂区5位于漂移层2中的另一侧，由漂移层2的上表面延伸至漂移层2中。体极掺杂区6位于离子注入阱3中远离漏极掺杂区5的一侧，由离子注入阱3的上表面延伸至离子注入阱3中。源极掺杂区4位于离子注入阱3中，且位于体极掺杂区6靠近漏极掺杂区5的一侧，由离子注入阱3的上表面延伸至离子注入阱3中，源极掺杂区4与离子注入阱3的靠近所述漏极掺杂区5的一侧之间具有间隔。栅氧化层7覆盖在离子注入阱3的上表面、源极掺杂区4的远离体极掺杂区6的部分上表面和漂移层2的部分上表面。电极结构设置在栅氧化层7的上表面、漏极掺杂区5的上表面、体极掺杂区6的上表面和源极掺杂区4靠近体极掺杂区6的部分上表面。肖特基接触金属层12覆盖在漂移层2的部分上表面，肖特基接触金属层12和漂移层2形成肖特基接触，肖特基接触金属层12与电极结构以及栅氧化层7均形成间隔。
进一步地，电极结构包括：第一电极、栅电极8和漏电极11。第一电极覆盖在体极掺杂区6的上表面，由体极掺杂区6的上表面延伸至源极掺杂区4的部分上表面；漏电极11覆盖在漏极掺杂区5的上表面，漏电极11和肖特基接触金属层12形成间隔，栅电极8覆盖在栅氧化层7的上表面。具体地，第一电极覆盖在体极掺杂区6的上表面的部分形成体电极10，第一电极覆盖在源极掺杂区4的部分上表面的部分形成源电极9。
进一步地，SiC衬底层1、漂移层2、源极掺杂区4和漏极掺杂区5均为第一导电类型，离子注入阱3和体极掺杂区6均为第二导电类型，第一导电类型与第二导电类型不同。当第一导电类型包括N型时，第二导电类型包括P型。当第一导电类型包括P型，第二导电类型包括N型。
具体地，漂移层2的掺杂浓度可以为5e15、1e16、2e16、3e16、4e16或5e16等。离子注入阱3的深度可以为0.6um～1um。源极掺杂区4、漏极掺杂区5和体极掺杂区6均为重掺杂区，掺杂浓度均大于1e19。栅电极8的材料为多晶硅。肖特基接触金属层12和栅电极8之间的距离为1.2～2.2um。
请参见图9，本实施例提供的降低表面温度的LDMOS结构，器件表面沟道和漂移层2的各点温度差值可以控制在10.5K，相比于图10中的传统的没有SBD结构的LDMOS结构，各点温度差值降低了38.2％。请参见图11，实线为本实施例提供的降低表面温度的LDMOS结构的输出特性曲线，虚线为传统的没有SBD结构的LDMOS结构的输出特性曲线，在高温下本实施例提供的降低表面温度的LDMOS结构的温度应力降低，器件受自热效应影响减弱，LDMOS的线性区和饱和区电流变化减小。
本实施例提供的一种降低表面温度的LDMOS结构，通过在漂移层2上设置肖特基接触金属层12，使肖特基接触金属层12和漂移层2形成SBD结构，在LDMOS正常工作时，使原本聚集在漂移层2表面的电流向器件内部推移，从而使得原先表面电流集中区域的电流密度减小，降低了器件表面的自热产生的温度，从而减小了器件因温度升高产生的阈值漂移、线性区与饱和区电流变化等现象，改善了器件的高温电学特性。
实施例二
请参见图1～图8，一种降低表面温度的LDMOS结构的制备方法，用于制备本发明实施例一提供的一种降低表面温度的LDMOS结构，包括以下步骤：
S1：在SiC衬底层1的上表面形成漂移层2。
具体地，请参见图2，漂移层2为通过气相淀积的工艺形成，在形成过程中，通过调整掺入的掺杂离子的浓度以实现其所需的掺杂浓度，漂移层2的掺杂浓度可以为5e15、1e16、2e16、3e16、4e16或5e16等。
S2：对漂移层2的一侧进行离子注入，形成贯穿漂移层2的离子注入阱3。
具体地，请参见图3，在漂移层2的上方淀积掩模版，对掩模版的一侧进行蚀刻，形成通孔，通过通孔对漂移层2的一侧进行离子注入，形成离子注入阱3，离子注入完成后去除掩模版。离子注入阱3的深度为0.6um～1um，进一步地，离子注入阱3深度可以为0.6um、0.7um、0.8um、0.9um或1um等。
S3：在漂移层2的另一侧进行离子注入，形成漏极掺杂区5。在离子注入阱3的靠近中间的部分上表面进行离子注入，形成源极掺杂区4。
具体地，请参见图4，在漂移层2的上方淀积掩模版，对掩模版的相应位置进行蚀刻，形成通孔，通过通孔对在漂移层2的另一侧进行离子注入，形成漏极掺杂区5，在离子注入阱3的靠近中间的部分上表面进行离子注入，形成源极掺杂区4，离子注入完成后去除掩模版。源极掺杂区4和漏极掺杂区5为重掺杂区，掺杂浓度均大于1e19。
S4：在离子注入阱3远离漏极掺杂区5的一侧进行离子注入，形成体极掺杂区6。
具体地，请参见图5，在漂移层2的上方淀积掩模版，对掩模版的相应位置进行蚀刻，形成通孔，通过通孔在离子注入阱3远离漏极掺杂区5的一侧进行离子注入，形成体极掺杂区6，离子注入完成后去除掩模版。体极掺杂区6为重掺杂区，掺杂浓度大于1e19。
S5：在离子注入阱3的上表面、源极掺杂区4的远离体极掺杂区6的部分上表面和漂移层2的部分上表面形成栅氧化层7。
具体地，请参见图6，栅氧化层7由离子注入阱3的上表面延伸至源极掺杂区4和漂移层2的部分上表面。
S6：在栅氧化层7的上表面、漏极掺杂区5的上表面、体极掺杂区6的上表面和源极掺杂区4的部分上表面形成电极结构。
进一步地，步骤S6的具体步骤为：在体极掺杂区6的上表面和源极掺杂区4靠近体极掺杂区6的部分上表面形成第一电极。在漏极掺杂区5的上表面形成漏电极11。在栅氧化层7的上表面形成栅电极8。
具体地，请参见图6和图7，在体极掺杂区6的上表面、源极掺杂区4靠近体极掺杂区6的部分上表面和漏极掺杂区5的上表面通过电镀工艺电镀铜淀积金属，退火后形成第一电极和漏电极11。第一电极覆盖在体极掺杂区6的上表面的部分形成体电极10，第一电极覆盖在源极掺杂区4的部分上表面的部分形成源电极9。
S7：在漂移层2的部分上表面形成和漂移层2肖特基接触的肖特基接触金属层12；肖特基接触金属层12和栅氧化层7以及电极结构之间均形成间隔。
具体地，请参见图8，在漂移层2的部分上表面淀积肖特基金属，淀积完成后进行退火，退火后形成和漂移层2肖特基接触的肖特基接触金属层12；肖特基接触金属层12和栅氧化层7以及漏电极11之间均形成间隔。肖特基接触金属层12位于漂移层2的上表面靠近中间的位置，肖特基接触金属层12和栅氧化层7之间的距离可以为1.2～2.2um，如1.2um、1.5um、1.7um、2.0um或2.2um。
在一种可行的实现方式中，SiC衬底层1为P型掺杂，漂移层2为P型掺杂，离子注入阱3为N型掺杂，漏极掺杂区5为P型掺杂，源极掺杂区4为P型掺杂，体极掺杂区6为N型掺杂。
本实施例提供的一种降低表面温度的LDMOS结构的制备方法，通过在漂移层2上淀积金属形成肖特基接触金属层12，使肖特基接触金属层12和漂移层2形成SBD结构，通过本实施例的制备方法制备的LDMOS正常工作时，原本聚集在漂移层2表面的电流向器件内部推移，从而使得原先表面电流集中区域的电流密度减小，降低了器件表面的自热产生的温度，从而减小了器件因温度升高产生的阈值漂移、线性区与饱和区电流变化等现象，改善了器件的高温电学特性。本实施例提供的制备方法简单，制备成本低。
实施例三
本实施例与实施例二的不同在于，SiC衬底层1为N型掺杂，漂移层2为N型掺杂，离子注入阱3为P型掺杂，漏极掺杂区5为N型掺杂，源极掺杂区4为N型掺杂，体极掺杂区6为P型掺杂。
本实施例提供的一种降低表面温度的LDMOS结构的制备方法，通过在漂移层2上淀积金属形成肖特基接触金属层12，使肖特基接触金属层12和漂移层2形成SBD结构。通过本实施例的制备方法制备的LDMOS正常工作时，原本聚集在漂移层2表面的电流向器件内部推移，从而使得原先表面电流集中区域的电流密度减小，降低了器件表面的自热产生的温度，从而减小了器件因温度升高产生的阈值漂移、线性区与饱和区电流变化等现象，改善了器件的高温电学特性。本实施例提供的制备方法简单，制备成本低。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种降低表面温度的LDMOS结构，其特征在于，包括：
SiC衬底层(1)；
漂移层(2)，位于所述SiC衬底层(1)的上表面；
离子注入阱(3)，位于所述漂移层(2)中的一侧，由所述漂移层(2)的表面延伸至所述SiC衬底层(1)上；
漏极掺杂区(5)，位于所述漂移层(2)中的另一侧，由所述漂移层(2)的上表面延伸至所述漂移层(2)中；
体极掺杂区(6)，位于所述离子注入阱(3)中远离所述漏极掺杂区(5)的一侧，由所述离子注入阱(3)的上表面延伸至所述离子注入阱(3)中；
源极掺杂区(4)，位于所述离子注入阱(3)中，且位于所述体极掺杂区(6)靠近所述漏极掺杂区(5)的一侧，由所述离子注入阱(3)的上表面延伸至所述离子注入阱(3)中，与所述离子注入阱(3)的靠近所述漏极掺杂区(5)的一侧之间具有间隔；
栅氧化层(7)覆盖在所述离子注入阱(3)的上表面、所述源极掺杂区(4)的远离所述体极掺杂区(6)的部分上表面和所述漂移层(2)的部分上表面；
电极结构，设置在所述栅氧化层(7)的上表面、所述漏极掺杂区(5)的上表面、所述体极掺杂区(6)的上表面和所述源极掺杂区(4)的部分上表面；
肖特基接触金属层(12)，覆盖在所述漂移层(2)的部分上表面，和所述漂移层(2)形成肖特基接触，与所述电极结构以及所述栅氧化层(7)均形成间隔。
2.根据权利要求1所述的一种降低表面温度的LDMOS结构，其特征在于，所述电极结构包括：第一电极、栅电极(8)和漏电极(11)；
所述第一电极，覆盖在所述体极掺杂区(6)的上表面，由所述体极掺杂区(6)的上表面延伸至所述源极掺杂区(4)的部分上表面；
所述漏电极(11)，覆盖在所述漏极掺杂区(5)的上表面，与所述肖特基接触金属层(12)形成间隔；
所述栅电极(8)覆盖在所述栅氧化层(7)的上表面。
3.根据权利要求1所述的一种降低表面温度的LDMOS结构，其特征在于，所述SiC衬底层(1)、漂移层(2)、源极掺杂区(4)和漏极掺杂区(5)均为第一导电类型；
所述离子注入阱(3)和所述体极掺杂区(6)均为第二导电类型；
所述第一导电类型与所述第二导电类型不同。
4.根据权利要求3所述的一种降低表面温度的LDMOS结构，其特征在于，所述第一导电类型包括N型，所述第二导电类型包括P型。
5.根据权利要求3所述的一种降低表面温度的LDMOS结构，其特征在于，所述第一导电类型包括P型，所述第二导电类型包括N型。
6.一种降低表面温度的LDMOS结构的制备方法，用于制备如权利要求1～5任一所述的降低表面温度的LDMOS结构，其特征在于，包括：
S1：在SiC衬底层(1)的上表面形成漂移层(2)；
S2：对所述漂移层(2)的一侧进行离子注入，形成离子注入阱(3)；
S3：在所述漂移层(2)的另一侧进行离子注入，形成漏极掺杂区(5)；在所述离子注入阱(3)的靠近中间的部分上表面进行离子注入，形成源极掺杂区(4)；
S4：在所述离子注入阱(3)远离所述漏极掺杂区(5)的一侧进行离子注入，形成体极掺杂区(6)；
S5：在所述离子注入阱(3)的上表面、所述源极掺杂区(4)的远离所述体极掺杂区(6)的部分上表面和所述漂移层(2)的部分上表面形成栅氧化层(7)；
S6：在所述栅氧化层(7)的上表面、所述漏极掺杂区(5)的上表面、所述体极掺杂区(6)的上表面和所述源极掺杂区(4)的部分上表面形成电极结构；
S7：在所述漂移层(2)的部分上表面形成和所述漂移层(2)肖特基接触的肖特基接触金属层(12)；所述肖特基接触金属层(12)和所述栅氧化层(7)以及所述电极结构之间均形成间隔。
7.根据权利要求6所述的一种降低表面温度的LDMOS结构的制备方法，其特征在于，所述步骤S6的具体步骤为：在所述体极掺杂区(6)的上表面和所述源极掺杂区(4)靠近所述体极掺杂区(6)的部分上表面形成第一电极；在所述漏极掺杂区(5)的上表面形成漏电极(11)；在所述栅氧化层(7)的上表面形成栅电极(8)。
8.根据权利要求6所述的一种降低表面温度的LDMOS结构的制备方法，其特征在于，所述SiC衬底层(1)为N型掺杂，所述漂移层(2)为N型掺杂，所述离子注入阱(3)为P型掺杂，所述漏极掺杂区(5)为N型掺杂，所述源极掺杂区(4)为N型掺杂，所述体极掺杂区(6)为P型掺杂。
9.根据权利要求6所述的一种降低表面温度的LDMOS结构的制备方法，其特征在于，所述SiC衬底层(1)为P型掺杂，所述漂移层(2)为P型掺杂，所述离子注入阱(3)为N型掺杂，所述漏极掺杂区(5)为P型掺杂，所述源极掺杂区(4)为P型掺杂，所述体极掺杂区(6)为N型掺杂。
10.根据权利要求7所述的一种降低表面温度的LDMOS结构的制备方法，其特征在于，所述步骤S7的具体步骤为：在所述漂移层(2)的部分上表面淀积肖特基金属，淀积完成后进行退火，退火后形成和所述漂移层(2)肖特基接触的肖特基接触金属层(12)；所述肖特基接触金属层(12)和所述栅氧化层(7)以及所述漏电极(11)之间均形成间隔。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311244029.XA CN117457738A (zh) | 2023-09-25 | 2023-09-25 | 一种降低表面温度的ldmos结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311244029.XA CN117457738A (zh) | 2023-09-25 | 2023-09-25 | 一种降低表面温度的ldmos结构及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117457738A true CN117457738A (zh) | 2024-01-26 |
Family
ID=89582527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311244029.XA Pending CN117457738A (zh) | 2023-09-25 | 2023-09-25 | 一种降低表面温度的ldmos结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117457738A (zh) |
-
2023
- 2023-09-25 CN CN202311244029.XA patent/CN117457738A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI390637B (zh) | 具混合井區之碳化矽裝置及用以製造該等碳化矽裝置之方法 | |
| CN111799322B (zh) | 面向高频应用的双沟槽型SiC MOSFET结构及制造方法 | |
| KR100592749B1 (ko) | 실리콘과 실리콘 게르마늄 이종 구조를 가지는 고전압전계효과 트랜지스터 및 그 제조 방법 | |
| CN110277439B (zh) | 一种碳化硅倒t形掩蔽层结构的mosfet器件及其制备方法 | |
| TW480603B (en) | Self-aligned silicon carbide LMOSFET | |
| JP3998454B2 (ja) | 電力用半導体装置 | |
| CN115148820A (zh) | 一种SiC沟槽MOSFET器件及其制造方法 | |
| CN110190128B (zh) | 一种碳化硅双侧深l形基区结构的mosfet器件及其制备方法 | |
| CN116093162A (zh) | 屏蔽栅沟槽型场效应管及其制造方法 | |
| CN108538909A (zh) | 具有电荷补偿块的异质结垂直双扩散金属氧化物半导体场效应管及其制作方法 | |
| JPS6237965A (ja) | 縦形半導体装置およびその製造方法 | |
| US20190198682A1 (en) | Semiconductor device and manufacturing method thereof | |
| CN110212026A (zh) | 超结mos器件结构及其制备方法 | |
| CN115642088A (zh) | 一种沟槽型SiC MOSFET器件结构及其制造方法 | |
| CN109564876B (zh) | 半导体装置 | |
| RU2702405C1 (ru) | Полупроводниковое устройство | |
| CN114597130A (zh) | 一种基于分裂栅的碳化硅mosfet器件及其制造方法 | |
| CN117457738A (zh) | 一种降低表面温度的ldmos结构及其制备方法 | |
| CN114530504A (zh) | 一种高阈值SiC MOSFET器件及其制造方法 | |
| CN114944338A (zh) | 具有缩短沟道长度和高Vth的SiC MOSFET | |
| CN113972261A (zh) | 碳化硅半导体器件及制备方法 | |
| WO2022096908A1 (ja) | 半導体装置及びその製造方法 | |
| CN104218080A (zh) | 射频ldmos器件及其制造方法 | |
| CN116635984B (zh) | 半导体装置及其制造方法 | |
| CN116666425B (zh) | 一种SiC沟槽型MOSFET器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |