JPS6237965A - 縦形半導体装置およびその製造方法 - Google Patents
縦形半導体装置およびその製造方法Info
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- JPS6237965A JPS6237965A JP60176813A JP17681385A JPS6237965A JP S6237965 A JPS6237965 A JP S6237965A JP 60176813 A JP60176813 A JP 60176813A JP 17681385 A JP17681385 A JP 17681385A JP S6237965 A JPS6237965 A JP S6237965A
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はスイッチングあるいは増幅を目的とした縦形半
導体装置およびその製造方法に関するものであり、特に
微細化および高性能化の技術に関するものである。
導体装置およびその製造方法に関するものであり、特に
微細化および高性能化の技術に関するものである。
（従来の技術）
ＭＩＳ型半導体装置のうち、特にＭＯＳ ＦＩＥＴは低
耐圧、低電力デバイスと従来考えられていたが、最近の
半導体製造技術あるいは回路設計技術等の発展に伴い、
高耐圧、大電力設計が可能となり、現在ではパワーデバ
イスとしてその地位を確保するに至っている。
耐圧、低電力デバイスと従来考えられていたが、最近の
半導体製造技術あるいは回路設計技術等の発展に伴い、
高耐圧、大電力設計が可能となり、現在ではパワーデバ
イスとしてその地位を確保するに至っている。
かかる高耐圧パワーＭＯ３ＰＢＴの代表的なものとして
■オフセットゲート構造、■Ｖ−Ｇｒｏｏｖｅあるいは
１−Ｇｒｏｏｖｅ構造、■ＤＳ八（Ｄｉｆｆｕｓｉｏｎ
Ｓｅｌｆ−Ａｌｉｇｎｍｅ−ｎｔ）構造等が知られて
いるが、このうち製造技術、高性能化の点で宥利な従来
のＤＳＳ槽構造パワーＭＯ３Ｉ’ｌＥＴ （以下１１ｓ
Ａ ＭＯＳ と称する）の電極形成後の平面図と、この
平面図における八−Ａ線方向の断面構造図を第５図（ａ
）および（ｂ）に示し、また、その順次の製造工程にお
ける断面構造を第６図（ａ）乃至（ｆ） に示す。ただ
し、第５図（ａ）ではソース電極は省いである。
■オフセットゲート構造、■Ｖ−Ｇｒｏｏｖｅあるいは
１−Ｇｒｏｏｖｅ構造、■ＤＳ八（Ｄｉｆｆｕｓｉｏｎ
Ｓｅｌｆ−Ａｌｉｇｎｍｅ−ｎｔ）構造等が知られて
いるが、このうち製造技術、高性能化の点で宥利な従来
のＤＳＳ槽構造パワーＭＯ３Ｉ’ｌＥＴ （以下１１ｓ
Ａ ＭＯＳ と称する）の電極形成後の平面図と、この
平面図における八−Ａ線方向の断面構造図を第５図（ａ
）および（ｂ）に示し、また、その順次の製造工程にお
ける断面構造を第６図（ａ）乃至（ｆ） に示す。ただ
し、第５図（ａ）ではソース電極は省いである。
ＤＳＡ ＭＯＳは二重拡散によりチャンネルを形成する
もので、ゲート酸化膜５ａを介して形成された格子状の
ゲート多結晶シリコン膜６に囲まれた同一の拡散窓を介
してチャンネル領域を形成するだめの不純物拡散（ｐ型
土導体層４）と、ソース領域を形成するだめの不純物拡
散（ｎ＋型型溝導体層８・ とを行っているのが特徴で
ある。チャンネル長さはｐ型土導体層４とｎ＋型型溝導
体層８の拡散深さの差で決まるので数ミクロン以下と極
めて短く形成できる。絶縁膜５ｄ上に形成したソース電
極９はソース領域を形成するｎ＋型型溝導体層８チャン
ネル領域を形成するｐ型土導体層４（あるいはｐ＋型型
溝導体層３との両方にオーミック接触している。ゲート
電極形状は格子状のものとストライプ状のものとが一般
的であるが、ここでは格子状のものを示す。η“型半導
体基板１がドレイン領域であり、その上にｎ型エピタキ
シャル成長層２を堆積させたｎオンｎ＋構造となってい
る。ドレイン電極は図示していないがチップ裏面に形成
されており、ゲート・ソース間に正の電圧を加えてチャ
ンネルをオンさせると電流は基板１より縦方向に流れ、
チャンネル領域４を通ってソース領域８に流れ込む。な
お、第５図（ａ） における破線は各セルを構成する多
結晶シリコン膜パターン６の開口の輪郭を示すものであ
る。
もので、ゲート酸化膜５ａを介して形成された格子状の
ゲート多結晶シリコン膜６に囲まれた同一の拡散窓を介
してチャンネル領域を形成するだめの不純物拡散（ｐ型
土導体層４）と、ソース領域を形成するだめの不純物拡
散（ｎ＋型型溝導体層８・ とを行っているのが特徴で
ある。チャンネル長さはｐ型土導体層４とｎ＋型型溝導
体層８の拡散深さの差で決まるので数ミクロン以下と極
めて短く形成できる。絶縁膜５ｄ上に形成したソース電
極９はソース領域を形成するｎ＋型型溝導体層８チャン
ネル領域を形成するｐ型土導体層４（あるいはｐ＋型型
溝導体層３との両方にオーミック接触している。ゲート
電極形状は格子状のものとストライプ状のものとが一般
的であるが、ここでは格子状のものを示す。η“型半導
体基板１がドレイン領域であり、その上にｎ型エピタキ
シャル成長層２を堆積させたｎオンｎ＋構造となってい
る。ドレイン電極は図示していないがチップ裏面に形成
されており、ゲート・ソース間に正の電圧を加えてチャ
ンネルをオンさせると電流は基板１より縦方向に流れ、
チャンネル領域４を通ってソース領域８に流れ込む。な
お、第５図（ａ） における破線は各セルを構成する多
結晶シリコン膜パターン６の開口の輪郭を示すものであ
る。
次に、第６図（ａ）乃至（ｆ）を用いて従来のＤＳＡＭ
Ｏ３の製造工程を説明する。ｎ＋＋半導体基板１上にｎ
型エピタキシャル成長層２を、例えば比抵抗１０〜２５
Ωｃｍ、厚さ３０〜６０μｍに形成後、表面からｐ＋型
型溝導体層３形成する。その後、ゲート酸化膜５ａを約
１０００人の厚さに形成した様子を第６図（ａ）に示す
。
Ｏ３の製造工程を説明する。ｎ＋＋半導体基板１上にｎ
型エピタキシャル成長層２を、例えば比抵抗１０〜２５
Ωｃｍ、厚さ３０〜６０μｍに形成後、表面からｐ＋型
型溝導体層３形成する。その後、ゲート酸化膜５ａを約
１０００人の厚さに形成した様子を第６図（ａ）に示す
。
次に多結晶シリコン膜６を、例えば６０００人の厚さに
堆積した後選択的にパターニングし、この多結晶シリコ
ン膜パターンをマスクにしてイオン注入を施し、チャン
ネル領域となるｐ型土導体層４を自己整合的に形成する
。この様子を第６図（ｂ）に示す。
堆積した後選択的にパターニングし、この多結晶シリコ
ン膜パターンをマスクにしてイオン注入を施し、チャン
ネル領域となるｐ型土導体層４を自己整合的に形成する
。この様子を第６図（ｂ）に示す。
続いてフォト・エッチンゲ技術にてフォトレジスト７を
用いてソース領域となるｎ＋型型溝導体層８形成すべき
予定部に選択的に開口を形成した様子を第６図（Ｃ）に
示す。
用いてソース領域となるｎ＋型型溝導体層８形成すべき
予定部に選択的に開口を形成した様子を第６図（Ｃ）に
示す。
次にソース領域となるｎ゛型 半導体層８および酸化膜
５ｂを形成しく第６図（ｄ）に図示）、その上にＣＶＤ
法にてＰＳＧ（Ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）膜５Ｃを約８０００人の厚さに堆積した様子
を第６図（ｅ）に示す。第５図（ｂ）ではこの酸化膜５
ｂとＰＳＧ膜５Ｃを合わせて第２絶縁膜５ｄとして示し
である。
５ｂを形成しく第６図（ｄ）に図示）、その上にＣＶＤ
法にてＰＳＧ（Ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）膜５Ｃを約８０００人の厚さに堆積した様子
を第６図（ｅ）に示す。第５図（ｂ）ではこの酸化膜５
ｂとＰＳＧ膜５Ｃを合わせて第２絶縁膜５ｄとして示し
である。
次に、各種熱処理を施した後に酸化膜５ｂおよびＰＳＧ
膜５Ｃに電極取り出し開口部１０ａを形成し、アルミニ
ウム（八ｌ）電極９を形成することによってソース・ド
レイン間耐圧ＶＩＩＳＳが２００〜６００ｖ程度のＯ３
八へＯ３ＦＥＴが完成する。この様子を第６図（ｆ）に
示す。
膜５Ｃに電極取り出し開口部１０ａを形成し、アルミニ
ウム（八ｌ）電極９を形成することによってソース・ド
レイン間耐圧ＶＩＩＳＳが２００〜６００ｖ程度のＯ３
八へＯ３ＦＥＴが完成する。この様子を第６図（ｆ）に
示す。
一般的にＭＯＳ Ｉ’ｌＥＴ は少数キャリアの蓄積が
ないため高速スイッチングが可能でドレイン電流が負の
温度係数を持つため熱的安定性が高い等大電力用素子と
して長所を持っている反面、バイポーラ型トランジスタ
と比較した場合多数キャリア素子であるため高耐圧化と
大電力化の相反関係が著しく、高耐圧化に必要な基板抵
抗層がそのまま飽和電圧の上昇に結びつき、同一チップ
面積ではオン抵抗が大きくなるという欠点があった。か
かる問題を解決するためにはＰＢＴの電力通路の抵抗、
特にドレイン抵抗の低減を図ることが必要である。
ないため高速スイッチングが可能でドレイン電流が負の
温度係数を持つため熱的安定性が高い等大電力用素子と
して長所を持っている反面、バイポーラ型トランジスタ
と比較した場合多数キャリア素子であるため高耐圧化と
大電力化の相反関係が著しく、高耐圧化に必要な基板抵
抗層がそのまま飽和電圧の上昇に結びつき、同一チップ
面積ではオン抵抗が大きくなるという欠点があった。か
かる問題を解決するためにはＰＢＴの電力通路の抵抗、
特にドレイン抵抗の低減を図ることが必要である。
換言すれば、いかにドレインの面積効率を」二げるかと
いうことであり、このためには微細加工波ｆ＋ｔｆｆを
駆使して最良パターン設計を行わなければならない。こ
れらを満足させる構造として一般的にはＯ３Ａ ＭＯＳ
ＦＢＴが採用されている。
いうことであり、このためには微細加工波ｆ＋ｔｆｆを
駆使して最良パターン設計を行わなければならない。こ
れらを満足させる構造として一般的にはＯ３Ａ ＭＯＳ
ＦＢＴが採用されている。
（発明が解決しようとする問題点）
しかしながら従来のＯ３Ａ ＭＯＳ ＰＥＴの構造は必
ずしも最適なものとはなっていない。限られたシリコン
・チップ面積内に電流通路の幅、つまりチャンネルの周
縁長であるチャンネル幅を長くとれるような多結晶シリ
コン膜パターンやチャンネル領域の形状について種々の
工夫が必要である。チャンネル幅を長くすることによっ
てドレイン電流を大きくすることが可能で、しかも大電
流領域での相互コンダクタンスｇ、も大きなものが得ら
れる。これらがひいてはオン抵抗の低減化を可能にする
最大の要因であるため、いかにして限られた面積内でチ
ャンネル幅を長くするかが、最大の目標であった。
ずしも最適なものとはなっていない。限られたシリコン
・チップ面積内に電流通路の幅、つまりチャンネルの周
縁長であるチャンネル幅を長くとれるような多結晶シリ
コン膜パターンやチャンネル領域の形状について種々の
工夫が必要である。チャンネル幅を長くすることによっ
てドレイン電流を大きくすることが可能で、しかも大電
流領域での相互コンダクタンスｇ、も大きなものが得ら
れる。これらがひいてはオン抵抗の低減化を可能にする
最大の要因であるため、いかにして限られた面積内でチ
ャンネル幅を長くするかが、最大の目標であった。
本発明は上述した点に鑑みてなされたもので、半導体基
体の主面に凹所を形成し、この凹所に有効的にチャンネ
ル領域を形成することによってチャンネル幅を長くし、
その結果としてオン抵抗を低くシ、相互コンダクタンス
ｇ、を大きくシ、スイッチング・スピードを高速とする
ことができ、チップ面積の縮小化を図り、生産性の向」
二を可能とする縦形半導体装置およびその製造方法を提
供しようとするものである。
体の主面に凹所を形成し、この凹所に有効的にチャンネ
ル領域を形成することによってチャンネル幅を長くし、
その結果としてオン抵抗を低くシ、相互コンダクタンス
ｇ、を大きくシ、スイッチング・スピードを高速とする
ことができ、チップ面積の縮小化を図り、生産性の向」
二を可能とする縦形半導体装置およびその製造方法を提
供しようとするものである。
（問題点を解決するための手段）
本発明の縦形半導体装置は、主面に凹所を形成した一導
電型の半導体基体と、この半導体基体の主面及び凹所表
面上に形成した第１絶縁膜と、この第１絶縁膜を介して
半導体基体の主面−１−に形成した第１の半導体膜また
は導電体膜パターンと、前記第１絶縁膜を介して前記凹
所の側面上に形成した第２の半導体または導電体膜パタ
ーンと、前記半導体基体に、前記第１絶縁膜を介して第
１および第２の半導体膜または導電体膜パターンの一部
と一部分が重なる位置に形成した逆導電型の第１半導体
層と、この第１半導体層内に、前記第１および第２の半
導体膜または導電体膜パターンの一部と一部分が重なる
ように形成した一導電型の第２半導体層と、前記第１右
よぴ第２の半導体膜または導電体膜を被覆するように形
成され、開口部を有する第２絶縁膜と、この第２絶縁膜
上に、その開口部を含むように形成した金属電極膜とを
具えることを特徴とするものである。
電型の半導体基体と、この半導体基体の主面及び凹所表
面上に形成した第１絶縁膜と、この第１絶縁膜を介して
半導体基体の主面−１−に形成した第１の半導体膜また
は導電体膜パターンと、前記第１絶縁膜を介して前記凹
所の側面上に形成した第２の半導体または導電体膜パタ
ーンと、前記半導体基体に、前記第１絶縁膜を介して第
１および第２の半導体膜または導電体膜パターンの一部
と一部分が重なる位置に形成した逆導電型の第１半導体
層と、この第１半導体層内に、前記第１および第２の半
導体膜または導電体膜パターンの一部と一部分が重なる
ように形成した一導電型の第２半導体層と、前記第１右
よぴ第２の半導体膜または導電体膜を被覆するように形
成され、開口部を有する第２絶縁膜と、この第２絶縁膜
上に、その開口部を含むように形成した金属電極膜とを
具えることを特徴とするものである。
さらに本発明による縦形半導体装置の製造方法は、一導
電型の半導体基体の主面に凹所を形成する工程と、 この半導体基体の主面および凹所の表面上に第１絶縁膜
を形成する工程と、 前記半導体基体の主面および凹所の表面上に第１絶縁膜
を介して第１および第２の半導体膜または導電体膜を形
成する工程と、 この第１および第２の半導体または導電体膜をマスクと
して半導体基体内に逆導電型の第１半導体層と一導電型
の第２半導体層とを二重拡散により自己整合的に形成す
る工程と、 前記第１および第２半導体膜または導電体膜およびその
開口を覆うように第２絶縁膜を形成する工程と、 この第２絶縁膜に選択的に開口を形成して前記第１半導
体層および第２半導体層を部分的に露出させる工程と、 前記第２絶縁膜上に前記開口を覆うように金属電極膜を
形成する工程とを具えることを特徴とするものである。
電型の半導体基体の主面に凹所を形成する工程と、 この半導体基体の主面および凹所の表面上に第１絶縁膜
を形成する工程と、 前記半導体基体の主面および凹所の表面上に第１絶縁膜
を介して第１および第２の半導体膜または導電体膜を形
成する工程と、 この第１および第２の半導体または導電体膜をマスクと
して半導体基体内に逆導電型の第１半導体層と一導電型
の第２半導体層とを二重拡散により自己整合的に形成す
る工程と、 前記第１および第２半導体膜または導電体膜およびその
開口を覆うように第２絶縁膜を形成する工程と、 この第２絶縁膜に選択的に開口を形成して前記第１半導
体層および第２半導体層を部分的に露出させる工程と、 前記第２絶縁膜上に前記開口を覆うように金属電極膜を
形成する工程とを具えることを特徴とするものである。
（作 用）
上述した本発明の縦形半導体装置によれば、半導体基体
の主面に形成した凹所の側面にも半導体または導電体膜
を形成するとともに、この半導体または導電体膜の一部
分と部分的に重なるように第１および第２の半導体層を
形成したため、チャンネル幅を著しく長くすることがで
き、限られた半導体チップ面積内に大きな電流通路が得
られ、オン抵抗が低くなり、スイッチング・スピードが
向上することになる。また、第１および第２の半導体層
は半導体または導電体膜をマスクとして自己整合的に形
成されるので、素子特性を損なうことなく、微細化が可
能であり、生産性が著しく向上する。
の主面に形成した凹所の側面にも半導体または導電体膜
を形成するとともに、この半導体または導電体膜の一部
分と部分的に重なるように第１および第２の半導体層を
形成したため、チャンネル幅を著しく長くすることがで
き、限られた半導体チップ面積内に大きな電流通路が得
られ、オン抵抗が低くなり、スイッチング・スピードが
向上することになる。また、第１および第２の半導体層
は半導体または導電体膜をマスクとして自己整合的に形
成されるので、素子特性を損なうことなく、微細化が可
能であり、生産性が著しく向上する。
（実施例）
以下本発明を実施例により具体的に説明する。
第１図は本発明の一実施例であるＤＳ八へＯ３ＦＢＴの
断面図である。
断面図である。
この装置は、ｎ＋型半導体基板１上にｎ型エピタキシャ
ル成長層２が設けられ、このエピタキシャル層２の主面
には凹所が形成されており、その−ににはゲート絶縁酸
化膜（第１絶縁膜＞５ａが形成されており、さらにその
」−にはエピタキシャル層２の主面上にある第１の多結
晶シリコン膜（第１半導体膜または導電体膜）パターン
６ａが設けられているとともに凹所の表面」―には第２
の多結晶シリコン膜（第２半導体または導電体膜）パタ
ーン６ｂが設けられている。さらにエピタキシャル層２
中には、前記第１絶縁膜５ａを介して前記第１および第
２の多結晶シリコ膜パターン６ａおよび６ｈの一部と部
分的に重なる位置に逆導電型の不純物を低い濃度にドー
プしたｐ型の半導体層（第１半導体層）４が設けられ、
このｐ型の第１半導体層４の′ 表面であって前記第１
絶縁膜５ａを介して前記第１および第２の導電体膜パタ
ーン６ａおよび６ｈの一部と部分的に重なる位置にｎ型
不純物を高濃度にドープしたｎ＋型半導体層（第２半導
体層）８が形成され、前記第１および第２多結晶シリコ
ン膜パターン６ａおよび６ｈを被覆するように絶縁膜（
第２絶縁膜）５ｄが形成され、この絶縁膜上にはソース
八β電極膜（金属電極膜）９が形成されている。
ル成長層２が設けられ、このエピタキシャル層２の主面
には凹所が形成されており、その−ににはゲート絶縁酸
化膜（第１絶縁膜＞５ａが形成されており、さらにその
」−にはエピタキシャル層２の主面上にある第１の多結
晶シリコン膜（第１半導体膜または導電体膜）パターン
６ａが設けられているとともに凹所の表面」―には第２
の多結晶シリコン膜（第２半導体または導電体膜）パタ
ーン６ｂが設けられている。さらにエピタキシャル層２
中には、前記第１絶縁膜５ａを介して前記第１および第
２の多結晶シリコ膜パターン６ａおよび６ｈの一部と部
分的に重なる位置に逆導電型の不純物を低い濃度にドー
プしたｐ型の半導体層（第１半導体層）４が設けられ、
このｐ型の第１半導体層４の′ 表面であって前記第１
絶縁膜５ａを介して前記第１および第２の導電体膜パタ
ーン６ａおよび６ｈの一部と部分的に重なる位置にｎ型
不純物を高濃度にドープしたｎ＋型半導体層（第２半導
体層）８が形成され、前記第１および第２多結晶シリコ
ン膜パターン６ａおよび６ｈを被覆するように絶縁膜（
第２絶縁膜）５ｄが形成され、この絶縁膜上にはソース
八β電極膜（金属電極膜）９が形成されている。
ソース八β電極膜９は、絶縁膜５ｄに形成したセル内の
ソース電極取り出し開口部を経て第１および第２半導体
層４および８にオーミック接続されている。
ソース電極取り出し開口部を経て第１および第２半導体
層４および８にオーミック接続されている。
本発明においては、エピタキシャル層２の主面に凹所を
形成し、これら主面および凹所の表面に第１および第２
の多結晶シリコン膜６ａおよび６ｈを形成するとともに
エピタキシャル層２には第１絶縁膜５ａを介してこれら
第１および第２の多結晶シリコン膜６ａおよび６ｂの双
方と部分的に重なるように第１および第２の半導体層４
および８を形成したため、第１図に矢印で示すようにエ
ピタキシャル層２の主面と平行に延在してから下方に向
う電流通路と凹所の側面に沿って下方に向う電流通路と
の二種類の電流通路が形成されることになり、定められ
たチップ面積内でチャンネル幅を大きくでき、大きなド
レイン電流を得ることが可能であり、しかも大電流領域
での相互コンダクタンスｇｍを大きくシ、スイッチング
・スピードの高速化、あるいはオン抵抗の低減化、さら
には、チップ面積の縮小化を図り、生産性向」二が可能
となる。
形成し、これら主面および凹所の表面に第１および第２
の多結晶シリコン膜６ａおよび６ｈを形成するとともに
エピタキシャル層２には第１絶縁膜５ａを介してこれら
第１および第２の多結晶シリコン膜６ａおよび６ｂの双
方と部分的に重なるように第１および第２の半導体層４
および８を形成したため、第１図に矢印で示すようにエ
ピタキシャル層２の主面と平行に延在してから下方に向
う電流通路と凹所の側面に沿って下方に向う電流通路と
の二種類の電流通路が形成されることになり、定められ
たチップ面積内でチャンネル幅を大きくでき、大きなド
レイン電流を得ることが可能であり、しかも大電流領域
での相互コンダクタンスｇｍを大きくシ、スイッチング
・スピードの高速化、あるいはオン抵抗の低減化、さら
には、チップ面積の縮小化を図り、生産性向」二が可能
となる。
次に第２図（ａ）〜（ｄ）を参照して本発明の半導体装
置の一実施例であるＵＳＡ Ｍ［］Ｓ ＰＥＴを製造す
る本発明の製造方法について説明する。
置の一実施例であるＵＳＡ Ｍ［］Ｓ ＰＥＴを製造す
る本発明の製造方法について説明する。
まず、ｎ型不純物を高い濃度に含むｎ＋型半導体基板１
上にそれよりも低い濃度で、比抵抗が例えばＩＯ〜２０
Ω−ｃｌＴｌのｎ型エピタキシャル層２を３５〜４５μ
ｍ ノＦＪさに形成し、このエピタキシャル層の主面に
深さ約２．０μｍの凹所を選択的に形成し、さらに凹所
を含むエピタキシャル層の表面に例えば厚さ１０００
Ａ程度のゲート酸化膜５ａを形成した様子を第２図（ａ
） に示す。
上にそれよりも低い濃度で、比抵抗が例えばＩＯ〜２０
Ω−ｃｌＴｌのｎ型エピタキシャル層２を３５〜４５μ
ｍ ノＦＪさに形成し、このエピタキシャル層の主面に
深さ約２．０μｍの凹所を選択的に形成し、さらに凹所
を含むエピタキシャル層の表面に例えば厚さ１０００
Ａ程度のゲート酸化膜５ａを形成した様子を第２図（ａ
） に示す。
続いて、多結晶シリコン膜６を例えば厚さ６０００人程
形放した後、フォトレジスト７をフォトエツチング技術
を用いて選択的に形成した様子を第２図（ｂ）に示す。
形放した後、フォトレジスト７をフォトエツチング技術
を用いて選択的に形成した様子を第２図（ｂ）に示す。
続いて、多結晶シリコン膜６を、例えばリアクティブ・
イオン・エツチングにより異方性エツチングしてエピタ
キシャル層２の主面上の第１の多結晶シリコン膜６ａと
凹所内の第２多結晶シリコン膜６ｈとを形成し、さらに
これら第１および第２の多結晶シリコン膜６ａおよび６
ｈをマスクとしてチャンネル領域を構成するｎ型半導体
層４とソース領域を構成するｎ゛゛半導体体層８とを二
重拡散によって形成した様子を第２図（Ｃ） に示す。
イオン・エツチングにより異方性エツチングしてエピタ
キシャル層２の主面上の第１の多結晶シリコン膜６ａと
凹所内の第２多結晶シリコン膜６ｈとを形成し、さらに
これら第１および第２の多結晶シリコン膜６ａおよび６
ｈをマスクとしてチャンネル領域を構成するｎ型半導体
層４とソース領域を構成するｎ゛゛半導体体層８とを二
重拡散によって形成した様子を第２図（Ｃ） に示す。
次イテＣＶＤ 法１：テＣＶＤ ５Ｉ０２膜５ｄを約５
０００酸化度形成した後、ＣＶＤ−３＋Ｏｚ膜および耐
型半導体層８に電極取り出し開口部を形成した後、例え
ば厚さ約３．５μｍ程度のｌ金属膜９をｎ型半導体層４
およびｎ＋型型溝導体層８双方にオーミック接触させる
ように形成して半導体装置を完成した様子を第２図（ｄ
） に示す。
０００酸化度形成した後、ＣＶＤ−３＋Ｏｚ膜および耐
型半導体層８に電極取り出し開口部を形成した後、例え
ば厚さ約３．５μｍ程度のｌ金属膜９をｎ型半導体層４
およびｎ＋型型溝導体層８双方にオーミック接触させる
ように形成して半導体装置を完成した様子を第２図（ｄ
） に示す。
本実施例においては、チャンネル領域を構成するｎ型半
導体層４はエピタキシャル層２の主面」二の第１多結晶
シリコン膜６ａのエツジ部と、凹所内の第２多結晶シリ
コン膜６ｂの上方部とに形成されており、チャンネル幅
は従来例に比べてほぼ２倍となる。
導体層４はエピタキシャル層２の主面」二の第１多結晶
シリコン膜６ａのエツジ部と、凹所内の第２多結晶シリ
コン膜６ｂの上方部とに形成されており、チャンネル幅
は従来例に比べてほぼ２倍となる。
第３図（ａ）〜（Ｃ）は本発明による縦形半導体装置の
製造方法の他の実施例の順次の製造工程におげる状態を
示す断面図である。
製造方法の他の実施例の順次の製造工程におげる状態を
示す断面図である。
第３図（ａ） に示すようにｎ＋＋半導体基板１の表面
にｎ型半導体層２を形成した後、その主面上に犀さ約５
０００人の酸化膜１１を形成する。
にｎ型半導体層２を形成した後、その主面上に犀さ約５
０００人の酸化膜１１を形成する。
続いて、酸化膜１１を選択的にエツチングした後、この
酸化膜をマスクとして、例えばに０１１をエッチャント
としてｎ型半導体層２を異方性エツチングしてほぼＵ字
状の溝２ａを形成した様子を第３図（ｂ） に示す。
酸化膜をマスクとして、例えばに０１１をエッチャント
としてｎ型半導体層２を異方性エツチングしてほぼＵ字
状の溝２ａを形成した様子を第３図（ｂ） に示す。
次に、酸化膜１１をエツチングにより除去した後、ｎ型
半導体層２の主面および溝２ａの表面上に、例えば厚さ
約１００ＯＡのゲート酸化絶縁膜５ａを形成し、さらに
その」−に厚さ約６０００ Ａの第１および第２多結晶
シリコン膜６ａおよび６ｈを、フォトエツチング技術に
よって選択的に形成する。次に第１および第２多結晶シ
リコン膜６ａおよび６ｂをインプラマスクとして、チャ
ンネル領域を構成するｎ型半導体層４と、ソース領域を
構成するｎ゛型型溝導体層８二重拡散により形成した様
子を第３図（Ｃ）に示す。以後は第２図（ｄ） と同様
に第２絶縁膜５ｄと金属電極膜９とを形成してＯ３Ａ
ＭＯＳ ＦＩＥＴを完成する。
半導体層２の主面および溝２ａの表面上に、例えば厚さ
約１００ＯＡのゲート酸化絶縁膜５ａを形成し、さらに
その」−に厚さ約６０００ Ａの第１および第２多結晶
シリコン膜６ａおよび６ｈを、フォトエツチング技術に
よって選択的に形成する。次に第１および第２多結晶シ
リコン膜６ａおよび６ｂをインプラマスクとして、チャ
ンネル領域を構成するｎ型半導体層４と、ソース領域を
構成するｎ゛型型溝導体層８二重拡散により形成した様
子を第３図（Ｃ）に示す。以後は第２図（ｄ） と同様
に第２絶縁膜５ｄと金属電極膜９とを形成してＯ３Ａ
ＭＯＳ ＦＩＥＴを完成する。
本実施例におてもチャンネル領域のエツジはｎ型半導体
層２の主面上に形成された第１多結晶シリコン膜６ａに
沿って形成されるとともに溝２ａの側面上に形成された
第２多結晶シリコン膜６ｂに沿って形成されているため
、チャンネル幅は従来例に比べてほぼ２倍となっている
。
層２の主面上に形成された第１多結晶シリコン膜６ａに
沿って形成されるとともに溝２ａの側面上に形成された
第２多結晶シリコン膜６ｂに沿って形成されているため
、チャンネル幅は従来例に比べてほぼ２倍となっている
。
第４図は本発明による縦形半導体装置のさらに他の実施
例の構成を示す断面図であるが、第２絶縁膜および金属
電極膜は省略しである。ｎオンｎ＋構造の半導体基体を
ｎ＋＋半導体基板１とｎ型半導体層２をもって構成し、
ｎ型土層２の主面には凹所を形成する。このｎ型半導体
層２の主面および凹所の表面にはゲート絶縁酸化膜５ａ
を形成するとともに主面上に第１多結晶シリコン膜６ａ
を形成し、凹所の側面には第２多結晶シリコン膜６ｂを
形成する。さらに、これら多結晶シリコン膜６ａおよび
６ｈをインプラマスクとして不純物の注入を行ない、チ
ャンネル領域を構成するｎ型半導体層４およびソース領
域を構成するｎ＋型型溝導体層８形成するとともに凹所
の底部にもｎ型半導体層１２とｎ＋型型厚導体層１３形
成する。
例の構成を示す断面図であるが、第２絶縁膜および金属
電極膜は省略しである。ｎオンｎ＋構造の半導体基体を
ｎ＋＋半導体基板１とｎ型半導体層２をもって構成し、
ｎ型土層２の主面には凹所を形成する。このｎ型半導体
層２の主面および凹所の表面にはゲート絶縁酸化膜５ａ
を形成するとともに主面上に第１多結晶シリコン膜６ａ
を形成し、凹所の側面には第２多結晶シリコン膜６ｂを
形成する。さらに、これら多結晶シリコン膜６ａおよび
６ｈをインプラマスクとして不純物の注入を行ない、チ
ャンネル領域を構成するｎ型半導体層４およびソース領
域を構成するｎ＋型型溝導体層８形成するとともに凹所
の底部にもｎ型半導体層１２とｎ＋型型厚導体層１３形
成する。
本例においては、ｎ型半導体層２の主面と凹所の側面に
またがってチャンネル領域が形成されるとともに凹所の
底部にもチャンネル領域が形成されているためチャンネ
ル幅はきわめて長くなり、電流容量は著しく大きくなる
。
またがってチャンネル領域が形成されるとともに凹所の
底部にもチャンネル領域が形成されているためチャンネ
ル幅はきわめて長くなり、電流容量は著しく大きくなる
。
本発明は上述した実施例に限定されるものではなく、幾
多の変更や変形を加えることができる。
多の変更や変形を加えることができる。
例えば上述した実施例ではゲート電極材料を多結晶シリ
コンとしたがこれに限られるものではなく、Ｍｏ、 Ｎ
ｉ、 Ｔｉ、 ［：ｒ等の高融点金属や、モリブデンシ
リサイド、ニッケルシリサイド、白金シリサイド等の高
融点金属でもよい。また、ｎ型半導体層とｎ型半導体層
の導電型は反対としてもよい。また、上述した実施例で
は断面形状が矩形またはＵ字状の凹所を形成したがＶ字
状の凹所とすることもできる。
コンとしたがこれに限られるものではなく、Ｍｏ、 Ｎ
ｉ、 Ｔｉ、 ［：ｒ等の高融点金属や、モリブデンシ
リサイド、ニッケルシリサイド、白金シリサイド等の高
融点金属でもよい。また、ｎ型半導体層とｎ型半導体層
の導電型は反対としてもよい。また、上述した実施例で
は断面形状が矩形またはＵ字状の凹所を形成したがＶ字
状の凹所とすることもできる。
（発明の効果）
」二連したように、本発明によれば半導体基体の主面に
凹所を形成し、この主面に第１のゲート電極を形成する
とともに少なくとも凹所の側面に第２のゲート電極を形
成して主面に沿う電流通路と側面に沿う電流通路とを構
成したため、チャンネル幅は著しく長くなり、大きな電
流が得られるともにオン抵抗が低くなり、相互コンダク
タンスが大きくなり、スイッチング・スピードが高速と
なる。また、チャンネル領域を構成する第１の半導体層
とソース領域を構成する第２の半導体層はゲート電極を
マスクとする二重拡散により自己整合的に形成すること
ができるので、素子特性が向上するとともに微細化が容
易となる。
凹所を形成し、この主面に第１のゲート電極を形成する
とともに少なくとも凹所の側面に第２のゲート電極を形
成して主面に沿う電流通路と側面に沿う電流通路とを構
成したため、チャンネル幅は著しく長くなり、大きな電
流が得られるともにオン抵抗が低くなり、相互コンダク
タンスが大きくなり、スイッチング・スピードが高速と
なる。また、チャンネル領域を構成する第１の半導体層
とソース領域を構成する第２の半導体層はゲート電極を
マスクとする二重拡散により自己整合的に形成すること
ができるので、素子特性が向上するとともに微細化が容
易となる。
第１図は本発明による縦形半導体装置の一実施例の構成
を示す断面図、 第２図（ａ）〜（［１）は本発明による縦形半導体装置
の製造方法の一実施例の順次の製造工程における構成を
示す断面図、 第３図（ａ）〜（Ｃ）は同じくそのさらに他の実施例の
順次の製造工程における構成を示す断面図、第４図は本
発明の縦形半導体装置のさらに他の実施例の構成を示す
断面図、 第５図（ａ）および（ｂ） は従来の縦形電界効果トラ
ンジスタの構成を示す平面図および断面図、第６図（ａ
）〜（ｆ） は同じくその順次の製造工程における構成
を示す断面図である。 １・・・ｎ＋型半導体基板 ２・・・ｎ型エピクキシャル層 ２ａ・・・溝 ４．１２・・・ｐ型半導体層（第１半導体層）５ａ・・
・第１絶縁膜 ５ｄ・・・第２絶縁膜 ５ａ、 ５ｂ・・・第１．第２多結晶シリコン膜８．１
３・・・ｎ＋型半導体層（第２半導体層）９・・・ｉ電
極膜 第６図 （ｄ） （ｅ） 第６図 （ｆ）
を示す断面図、 第２図（ａ）〜（［１）は本発明による縦形半導体装置
の製造方法の一実施例の順次の製造工程における構成を
示す断面図、 第３図（ａ）〜（Ｃ）は同じくそのさらに他の実施例の
順次の製造工程における構成を示す断面図、第４図は本
発明の縦形半導体装置のさらに他の実施例の構成を示す
断面図、 第５図（ａ）および（ｂ） は従来の縦形電界効果トラ
ンジスタの構成を示す平面図および断面図、第６図（ａ
）〜（ｆ） は同じくその順次の製造工程における構成
を示す断面図である。 １・・・ｎ＋型半導体基板 ２・・・ｎ型エピクキシャル層 ２ａ・・・溝 ４．１２・・・ｐ型半導体層（第１半導体層）５ａ・・
・第１絶縁膜 ５ｄ・・・第２絶縁膜 ５ａ、 ５ｂ・・・第１．第２多結晶シリコン膜８．１
３・・・ｎ＋型半導体層（第２半導体層）９・・・ｉ電
極膜 第６図 （ｄ） （ｅ） 第６図 （ｆ）
Claims (1)
- 【特許請求の範囲】 １、主面に凹所を形成した一導電型の半導体基体と、こ
の半導体基体の主面及び凹所表面上に形成した第１絶縁
膜と、この第１絶縁膜を介して半導体基体の主面上に形
成した第１の半導体膜または導電体膜パターンと、前記
第１絶縁膜を介して前記凹所の側面上に形成した第２の
半導体または導電体膜パターンと、前記半導体基体に、
前記第１絶縁膜を介して第１および第２の半導体膜また
は導電体膜パターンの一部と一部分が重なる位置に形成
した逆導電型の第１半導体層と、この第１半導体層内に
、前記第１および第２の半導体膜または導電体膜パター
ンの一部と一部分が重なるように形成した一導電型の第
２半導体層と、前記第１および第２の半導体膜または導
電体膜を被覆するように形成され、開口部を有する第２
絶縁膜と、この第２絶縁膜上に、その開口部を含むよう
に形成した金属電極膜とを具えることを特徴とする縦形
半導体装置。 ２、一導電型の半導体基体の主面に凹所を形成する工程
と、この半導体基体の主面および凹所の表面上に第１絶
縁膜を形成する工程と、前記半導体基体の主面および凹
所の表面上 に第１絶縁膜を介して第１および第２の半導体膜または
導電体膜を形成する工程と、 この第１および第２の半導体または導電体 膜をマスクとして半導体基体内に逆導電型の第１半導体
層と一導電型の第２半導体層とを二重拡散により自己整
合的に形成する工程と、前記第１および第２半導体膜ま
たは導電体 膜およびその開口を覆うように第２絶縁膜を形成する工
程と、 この第２絶縁膜に選択的に開口を形成して 前記第１半導体層および第２半導体層を部分的に露出さ
せる工程と、 前記第２絶縁膜上に前記開口を覆うように 金属電極膜を形成する工程とを具えることを特徴とする
縦形半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176813A JPS6237965A (ja) | 1985-08-13 | 1985-08-13 | 縦形半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176813A JPS6237965A (ja) | 1985-08-13 | 1985-08-13 | 縦形半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6237965A true JPS6237965A (ja) | 1987-02-18 |
Family
ID=16020290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176813A Pending JPS6237965A (ja) | 1985-08-13 | 1985-08-13 | 縦形半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6237965A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02312281A (ja) * | 1989-05-26 | 1990-12-27 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔ |
| US5298442A (en) * | 1988-12-27 | 1994-03-29 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| JPH098304A (ja) * | 1995-06-19 | 1997-01-10 | Siemens Ag | 良好な導通特性を備えたｍｏｓ半導体素子 |
| JP2002110982A (ja) * | 2000-09-29 | 2002-04-12 | Shindengen Electric Mfg Co Ltd | 電界効果トランジスタ |
| JP2002141505A (ja) * | 2000-10-31 | 2002-05-17 | Shindengen Electric Mfg Co Ltd | 電界効果トランジスタ |
| EP1703566A1 (en) * | 2005-03-18 | 2006-09-20 | AMI Semiconductor Belgium BVBA | MOS device having at least two channel regions |
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| WO2012106833A1 (en) * | 2011-02-12 | 2012-08-16 | Freescale Semiconductor, Inc. Are | Semiconductor device and related fabrication methods |
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| JP2014135494A (ja) * | 2013-01-14 | 2014-07-24 | Samsung Electronics Co Ltd | 二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法 |
| CN105470304A (zh) * | 2014-09-26 | 2016-04-06 | 丰田合成株式会社 | 半导体装置及其制造方法 |
| CN105810733A (zh) * | 2014-12-30 | 2016-07-27 | 展讯通信（上海）有限公司 | 一种半导体器件 |
-
1985
- 1985-08-13 JP JP60176813A patent/JPS6237965A/ja active Pending
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