JP4401453B2 - 半絶縁ポリシリコン（ｓｉｐｏｓ）膜を用いた電力半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 72
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims description 13
- 229920005591 polysilicon Polymers 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 41
- 238000010438 heat treatment Methods 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 230000001681 protective effect Effects 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 230000015556 catabolic process Effects 0.000 description 9
- 230000005684 electric field Effects 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66295—Silicon vertical transistors with main current going through the whole silicon substrate, e.g. power bipolar transistor
Description
【０００１】
【発明の属する技術分野】
本発明は電力半導体装置の製造方法に係り、特に半絶縁ポリシリコン（SIPOS ）膜を用いて高ブレークダウン電圧構造を実現し得る電力半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、応用機器の大型化・大容量化が進むにつれ、高ブレークダウン電圧、大電流及び高速スイッチング特性を有する電力用半導体素子の必要性が高まりつつある。特に、電力半導体装置は、非常に大きな電流を流しながらも導通状態における電力損を低減するために、低い飽和電圧を必要としている。さらに、オフ状態、あるいはスイッチがオフされる瞬間電力半導体装置の両端に印加される逆方向の高電圧に耐え得る特性、すなわち、高ブレークダウン電圧特性が基本的に要求される。
【０００３】
半導体装置のブレークダウン電圧はPN接合に形成される空乏領域によって決定されるが、これはPN接合に印加される電圧の大部分が空乏領域に印加されるからである。このブレークダウン電圧は空乏領域の曲率に影響されることが知られている。すなわち、プレーナ接合において、平らな部分よりも曲率を有する部分に電界が集中する電界集中効果が生じる。これにより、接合のエッジ部でアバランシェブレークダウンが生じ易くなり、全体の空乏領域のブレークダウン電圧が減少する。
【０００４】
接合のエッジ部に電界が集中する現象を食い止めるための各種の技術が提案されている。中でも、プレーナ接合のエッジ部と隣接するフィールド領域の基板上にフィールドプレートを形成する方法（参照文献："Power Semiconductor Device"、1996年、B.J.Baliga著、pp100 〜102 ）や、フィールド領域の基板内に前記接合部と逆の導電型の不純物層であるフィールドリミッティングリング（field limiting ring ）を形成する方法、及びプレーナ接合の形成された基板上に半絶縁性ポリシリコン（Semi-Insulating POlycrystalline Silicon ；以下"SIPOS" と称する）膜を形成する方法などがある。この方法はいずれも空乏領域の曲率を改善してブレークダウン電圧を増大させる方法である。
【０００５】
このうち、SIPOS 膜を利用する方法は、割と手軽い工程でブレークダウン電圧を増大させることができ、しかもシリコン基板における表面状態効果を除去して素子の特性を安定化し得るなどの理由で、最近注目されている技術である。
【０００６】
図１及び図２は、従来のSIPOS を用いた電力トランジスタを示す断面図である。
図１を参照すれば、第１導電型の高濃度（N + ）コレクタ領域２及び低濃度（N - ）コレクタ領域4 を底層として、第２導電型のP + ベース領域６が形成されている。このベース領域６内には、第１導電型のN + エミッタ領域８が形成されている。ベース領域６から一定間隔離れたフィールド領域には、素子分離のためのN + チャンネルストップ領域10が形成されている。
そして、半導体基板上には、例えば、酸化膜よりなる絶縁膜12及びSIPOS 膜14が順次積層されている。また、前記ベース領域6 、エミッタ領域8 及びチャンネルストップ領域10をそれぞれ露出させるコンタクトホールを介して前記領域と接続されるベース電極16、エミッタ電極18及び等電位電極22がそれぞれ形成されている。さらに、前記高濃度（N + ）コレクタ領域２の裏面にはコレクタ領域電極20が形成されている。
【０００７】
上記した従来の電力トランジスタによると、絶縁膜12及びSIPOS 膜14を蒸着した後にベース電極16、エミッタ電極18及び等電位電極22を形成するために、前記絶縁膜12及びSIPOS 膜14を食刻することになる。このとき、乾式食刻または湿式食刻方法が使用される。
【０００８】
【発明が解決しようとする課題】
ところが、絶縁膜12を乾式食刻する工程はコストがかかり、生産性の低下につながる。一方、湿式食刻方法を利用する場合は、湿式食刻の等方性食刻特性が原因で、図２に示すように、SIPOS 膜14の下部にボイド（図面において符号Ｖ）が生じてしまう。絶縁膜12と電極16、18との間に形成されるボイドは湿気及び膨張係数の違いが理由で素子の信頼性に悪影響を及ぼす。特に、トランジスタの一般的な製造工程ではベースコンタクト及びエミッタコンタクトの形成工程が同時になされるから、エミッタコンタクトのオーバエッチングによりエミッタコンタクトのボイドが一層大きくなるという問題点がある。
【０００９】
本発明の目的は、製造コストを削減し、かつ素子の信頼性を向上させることのできる電力半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の第１の電力半導体装置の製造方法は、半導体基板に第１導電型のコレクタ領域を形成する段階と、前記半導体基板上に、ベース領域の形成される領域の半導体基板を露出させる第１の絶縁膜を形成する段階と、前記コレクタ領域内に第２導電型のベース領域を形成するとともに、場所によって膜厚の異なる第２の絶縁膜を前記半導体基板の全面に形成する段階と、エミッタ領域及びチャンネルストップ領域の形成される領域の半導体基板を露出させる段階と、前記ベース領域内に第１導電型のエミッタ領域を形成し、同時に前記コレクタ領域内に第１導電型のチャンネルストップ領域を形成するとともに、場所によって膜厚の異なる第３の絶縁膜を前記半導体基板の全面に形成する段階と、膜厚差を利用して、前記ベース領域とチャンネルストップ領域との間のフィールド領域に限って前記第３の絶縁膜を残す段階と、結果物の全面に半絶縁ポリシリコン膜を形成した後、ベース領域、エミッタ領域及びチャンネルストップ領域の一部を露出させる段階と、前記ベース領域、エミッタ領域及びチャンネルストップ領域とそれぞれ接続されるベース電極、エミッタ電極及び等電位電極を形成する段階とを具備することを特徴とする。
この製造方法において、前記半絶縁ポリシリコン膜を形成した後に、その上に保護膜を形成するようにしてもよい。
【００１１】
本発明の第２の電力半導体装置の製造方法は、半導体基板に第１導電型のカソード領域を形成する段階と、前記カソード領域の形成された半導体基板上に、アノード領域の形成される領域の半導体基板を露出させる第１の絶縁膜を形成する段階と、前記カソード領域内に第２導電型のアノード領域を形成するとともに、場所によって膜厚の異なる第２の絶縁膜を前記半導体基板の全面に形成する段階と、チャンネルストップ領域の形成される領域の半導体基板を露出させる段階と、前記カソード領域内に第１導電型のチャンネルストップ領域を形成するとともに、場所によって膜厚の異なる第３の絶縁膜を前記半導体基板の全面に形成する段階と、膜厚差を利用して、前記アノード領域とチャンネルストップ領域との間のフィールド領域に限って前記第３の絶縁膜を残す段階と、結果物の全面に半絶縁ポリシリコン膜を形成した後に、アノード領域及びチャンネルストップ領域の一部を露出させる段階と、前記カソード領域、アノード領域及びチャンネルストップ領域とそれぞれ接続されるカソード電極、アノード電極及び等電位電極を形成する段階と
を具備することを特徴とする。
この製造方法において、前記半絶縁ポリシリコン膜を形成した後に、その上に保護膜を形成するようにしてもよい。
【００１２】
【発明の実施の形態】
以下、添付の図面に基づいて本発明の実施の形態について詳細に説明する。但し、本発明の実施の形態は種々の他の形態に変形可能であり、本発明の範囲が以下の実施の形態に限定されることはない。本発明の実施の形態は単に当業界における通常の知識を有した者に対して本発明をより完全に説明するために提供されるものである。図面において層や領域などの厚さは、明細書の明確性のために誇張されたものである。図面上において同一の符号は同一の要素を指している。さらに、ある層が他の層または基板の" 上部" にあると記載された場合、前記ある層が前記他の層または基板の上部に直接存在することもあれば、その間に第３の層が挟まれることもある。さらに、実施の形態で特定の用語が使用されるが、これは単に本発明を説明するための目的で使用されたものであって、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。
【００１３】
＜実施の形態１＞
図３ないし図７は本発明の一実施の形態に係る電力半導体装置の製造方法を説明するための断面図である。
図３は、ベース領域を形成するための第１のマスク36a を形成する段階を示す。
具体的には、第１導電型、例えばＮ型の不純物が高濃度及び低濃度でドープされたコレクタ領域32、34が形成された半導体基板上に絶縁膜、例えば、酸化膜を形成する。次に、通常の写真食刻工程を適用して前記酸化膜をパターニングすることにより、ベース領域を形成するための第１のマスク36a を形成する。
【００１４】
前記高濃度及び低濃度のコレクタ領域32、34は、周知の如く、拡散またはエピタキシャル法を利用して形成することができる。
例えば、拡散方法を利用する場合は、例えばリン（P ；Phosphorus）などのＮ型の不純物が低濃度でドープされた半導体基板の裏面にＮ型の不純物を高濃度でイオン注入した後熱処理を施して、不純物イオンを広がらせることにより形成できる。一方、エピタキシャル法を利用する場合は、Ｎ型の不純物が高濃度でドープされた半導体基板上に低濃度のエピタキシャル層を成長させることにより形成できる。
【００１５】
図４は、ベース領域38を形成する段階と、エミッタ領域及びチャンネルストップ領域用の第２のマスク36b を形成する段階を示す。
具体的には、前記第１のマスク（図３における36a ）を用いて前記低濃度（N ー ）コレクタ領域34内に、例えば、硼素（B ；Boron ）などのＰ型の不純物を高濃度でイオン注入した後に熱処理を施し、P + ベース領域38を形成する。このとき、前記熱処理工程により半導体基板上には酸化膜が成長し、フィールド領域及びアクティブ領域における酸化膜の膜厚が異なってくる。次に、写真食刻工程を適用して前記酸化膜をパターニングし、エミッタ領域及びチャンネルストップ領域が形成される領域の半導体基板を露出させる第２のマスク36b を形成する。
【００１６】
図５は、ベース領域38内にエミッタ領域40を形成し、かつベース領域38から一定距離離れたコレクタ領域34内にチャンネルストップ領域42を形成する段階を示す。
具体的には、前記第２のマスク（図４における36b ）を用いて前記半導体基板内に、例えば、リン（P ）などのＮ型の不純物を高濃度でイオン注入した後に熱処理を施し、N + エミッタ領域40及びチャンネルストップ領域42を形成する。この際、前記熱処理工程により半導体基板上には酸化膜が改めて成長し、図示のようにフィールド領域、ベース領域及びエミッタ領域の上部の酸化膜36c の膜厚が互いに異なるようになる。
【００１７】
図６は、SIPOS 膜44を形成する段階を示す。
具体的には、前記酸化膜36c を食刻して、アクティブ領域の半導体基板が露出されるようにする。このとき、希釈されたフッ酸（HF）溶液の如き通常の酸化膜食刻液を用いて、タイムエッチ（time etch ）法によりアクティブ領域、つまり、ベース領域38及びエミッタ領域40の上部に形成された酸化膜が完全に食刻される程度に食刻を進める。フィールド領域に残存する酸化膜36d の膜厚が略0.2 μm 〜2.0 μm 程度となるように食刻を行うことが好ましい。
そして、以上のように、酸化膜の膜厚が部分的に異なることを利用して酸化膜をタイムエッチすると、別途の写真工程無しでも、図示のように、フィールド領域に限って酸化膜36d が残存するようになる。これにより、後述するコンタクトホールの開孔時、酸化膜を食刻する必要がなくなるので、従来のように酸化膜を乾式食刻または湿式食刻する場合に問題となる高コストまたはボイドの発生を解消できる。
次に、化学気相蒸着（Chemical Vapor Deposition ；CVD ）または低圧化学気相蒸着（Low Pressure CVD；LP-CVD）などの通常の蒸着法を用いて前記結果物の全表面にSIPOS 膜44を形成する。このSIPOS 膜44を形成する具体的な方法は、周知の通りである。
一方、前記SIPOS 膜44上に酸化膜または窒化膜よりなる保護膜を形成することにより、素子の信頼性を一層向上させることができる。図８は、SIPOS 膜44上に保護膜60を形成した構造を示す。
【００１８】
図７は、ベース電極46、エミッタ電極48、等電位電極50及びコレクタ領域電極52を形成する段階を示す。
具体的には、通常の写真食刻工程を適用して前記SIPOS 膜44を食刻することにより、ベース領域38、エミッタ領域40及びチャンネルストップ領域42の一部を露出させるコンタクトホールを形成する。次に、コンタクトホールの形成された結果物の全面に金属膜、例えば、アルミニウム（Al）膜を蒸着した後にパターニングし、前記領域38,40,42とそれぞれ接続されるベース電極46、エミッタ電極48及び等電位電極50を形成する。続いて、前記高濃度（N + ）コレクタ領域32の裏面に金属膜を形成して、コレクタ領域電極52を形成する。
【００１９】
図８は、素子の信頼性を一層向上させるために、SIPOS 膜44上に保護膜60を形成した構造を示す。
【００２０】
＜実施の形態２＞
図９は、本発明の他の実施の形態による電力半導体装置の製造方法を説明するための断面図である。
この他の実施の形態に係る製造方法は、上記第１の実施の形態と同様にして絶縁膜70をフィールド領域にのみ残存させる他は通常の電力ダイオードの製造方法と同様である。前記絶縁膜70は、本発明の第１の実施の形態のように、絶縁膜70の膜厚がフィールド領域の上部、アノード領域66の上部及びチャンネルストップ領域68の上部においてそれぞれ異なる点を利用して、湿式食刻のタイムエッチ法により食刻する。このようにすると、別途の写真工程無しに、フィールド領域にのみ絶縁膜70を残すことができる。
図９において、符号72はアノード領域66のエッジ部に電界が集中する現象を食い止めるために形成されたSIPOS 膜を示し、74は素子の信頼性を一層向上させるために前記SIPOS 膜72上に形成された保護膜であって、酸化膜または窒化膜から形成され、省略も可能である。
未説明の符号62は高濃度のカソード領域を、64は低濃度のカソード領域を、76はアノード電極を、78は等電位電極を、そして80はカソード電極をそれぞれ示す。
【００２１】
図９の装置の製造方法を説明すると次の通りである。まず、半導体基板に第１導電型のカソード領域62、64を形成する。次に、カソード領域62、64の形成された半導体基板上に、アノード領域の形成される領域の半導体基板を露出させる第１の絶縁膜を形成する。次に、カソード領域64内に第２導電型のアノード領域66を形成するとともに、場所によって膜厚の異なる第２の絶縁膜を前記半導体基板の全面に形成する。次に、チャンネルストップ領域の形成される領域の半導体基板を露出させる。次に、前記カソード領域64内にチャンネルストップ領域68を形成するとともに、場所によって膜厚の異なる第３の絶縁膜を前記半導体基板の全面に形成する。次に、別途の写真工程を使用せず、膜厚差を利用して、全面エッチングにより、前記アノード領域66とチャンネルストップ領域68との間のフィールド領域に限って前記第３の絶縁膜70を半導体基板上に残す。このとき、アノード領域66の表面が露出されるまで第３の絶縁膜70を食刻して、第３の絶縁膜70を前記フィールド領域に略0.2 μm 〜2.0 μm 程度の厚さに残す。次に、結果物の全面にSIPOS 膜72を形成し、さらにその上に酸化膜または窒化膜からなる保護膜74を形成する。次に、コンタクトホールを開孔してアノード領域66及びチャンネルストップ領域68の一部を露出させる。次に、コンタクトホールを介してアノード領域66及びチャンネルストップ領域68とそれぞれ接続されるアノード電極76及び等電位電極78を形成する。最後に、カソード領域62の裏面にカソード電極80を形成する。
【００２２】
【発明の効果】
以上詳細に説明したように本発明に係る電力半導体装置の製造方法によれば、接合層を形成するためのマスク用絶縁膜を別途の写真工程無しにフィールド領域にのみ形成することにより、低コストでボイドのない良好な特性の電力用半導体装置を製造することができる。
【図面の簡単な説明】
【図１】従来のSIPOS を用いた電力トランジスタを示す断面図。
【図２】従来のSIPOS を用いた電力トランジスタを示す断面図。
【図３】本発明の電力半導体装置の製造方法の実施の形態を説明するための断面図。
【図４】本発明の電力半導体装置の製造方法の実施の形態を説明するための断面図。
【図５】本発明の電力半導体装置の製造方法の実施の形態を説明するための断面図。
【図６】本発明の電力半導体装置の製造方法の実施の形態を説明するための断面図。
【図７】本発明の電力半導体装置の製造方法の実施の形態を説明するための断面図。
【図８】本発明の電力半導体装置の製造方法の他の実施の形態を説明するための断面図。
【図９】本発明の電力半導体装置の製造方法の更に他の実施の形態を説明するための断面図。
【符号の説明】
32，34 コレクタ領域、
36d 酸化膜
38 ベース領域、
40 エミッタ領域、
42 チャンネルストップ領域、
44 SIPOS 膜
46,48,50 電極
【発明の属する技術分野】
本発明は電力半導体装置の製造方法に係り、特に半絶縁ポリシリコン（SIPOS ）膜を用いて高ブレークダウン電圧構造を実現し得る電力半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、応用機器の大型化・大容量化が進むにつれ、高ブレークダウン電圧、大電流及び高速スイッチング特性を有する電力用半導体素子の必要性が高まりつつある。特に、電力半導体装置は、非常に大きな電流を流しながらも導通状態における電力損を低減するために、低い飽和電圧を必要としている。さらに、オフ状態、あるいはスイッチがオフされる瞬間電力半導体装置の両端に印加される逆方向の高電圧に耐え得る特性、すなわち、高ブレークダウン電圧特性が基本的に要求される。
【０００３】
半導体装置のブレークダウン電圧はPN接合に形成される空乏領域によって決定されるが、これはPN接合に印加される電圧の大部分が空乏領域に印加されるからである。このブレークダウン電圧は空乏領域の曲率に影響されることが知られている。すなわち、プレーナ接合において、平らな部分よりも曲率を有する部分に電界が集中する電界集中効果が生じる。これにより、接合のエッジ部でアバランシェブレークダウンが生じ易くなり、全体の空乏領域のブレークダウン電圧が減少する。
【０００４】
接合のエッジ部に電界が集中する現象を食い止めるための各種の技術が提案されている。中でも、プレーナ接合のエッジ部と隣接するフィールド領域の基板上にフィールドプレートを形成する方法（参照文献："Power Semiconductor Device"、1996年、B.J.Baliga著、pp100 〜102 ）や、フィールド領域の基板内に前記接合部と逆の導電型の不純物層であるフィールドリミッティングリング（field limiting ring ）を形成する方法、及びプレーナ接合の形成された基板上に半絶縁性ポリシリコン（Semi-Insulating POlycrystalline Silicon ；以下"SIPOS" と称する）膜を形成する方法などがある。この方法はいずれも空乏領域の曲率を改善してブレークダウン電圧を増大させる方法である。
【０００５】
このうち、SIPOS 膜を利用する方法は、割と手軽い工程でブレークダウン電圧を増大させることができ、しかもシリコン基板における表面状態効果を除去して素子の特性を安定化し得るなどの理由で、最近注目されている技術である。
【０００６】
図１及び図２は、従来のSIPOS を用いた電力トランジスタを示す断面図である。
図１を参照すれば、第１導電型の高濃度（N + ）コレクタ領域２及び低濃度（N - ）コレクタ領域4 を底層として、第２導電型のP + ベース領域６が形成されている。このベース領域６内には、第１導電型のN + エミッタ領域８が形成されている。ベース領域６から一定間隔離れたフィールド領域には、素子分離のためのN + チャンネルストップ領域10が形成されている。
そして、半導体基板上には、例えば、酸化膜よりなる絶縁膜12及びSIPOS 膜14が順次積層されている。また、前記ベース領域6 、エミッタ領域8 及びチャンネルストップ領域10をそれぞれ露出させるコンタクトホールを介して前記領域と接続されるベース電極16、エミッタ電極18及び等電位電極22がそれぞれ形成されている。さらに、前記高濃度（N + ）コレクタ領域２の裏面にはコレクタ領域電極20が形成されている。
【０００７】
上記した従来の電力トランジスタによると、絶縁膜12及びSIPOS 膜14を蒸着した後にベース電極16、エミッタ電極18及び等電位電極22を形成するために、前記絶縁膜12及びSIPOS 膜14を食刻することになる。このとき、乾式食刻または湿式食刻方法が使用される。
【０００８】
【発明が解決しようとする課題】
ところが、絶縁膜12を乾式食刻する工程はコストがかかり、生産性の低下につながる。一方、湿式食刻方法を利用する場合は、湿式食刻の等方性食刻特性が原因で、図２に示すように、SIPOS 膜14の下部にボイド（図面において符号Ｖ）が生じてしまう。絶縁膜12と電極16、18との間に形成されるボイドは湿気及び膨張係数の違いが理由で素子の信頼性に悪影響を及ぼす。特に、トランジスタの一般的な製造工程ではベースコンタクト及びエミッタコンタクトの形成工程が同時になされるから、エミッタコンタクトのオーバエッチングによりエミッタコンタクトのボイドが一層大きくなるという問題点がある。
【０００９】
本発明の目的は、製造コストを削減し、かつ素子の信頼性を向上させることのできる電力半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の第１の電力半導体装置の製造方法は、半導体基板に第１導電型のコレクタ領域を形成する段階と、前記半導体基板上に、ベース領域の形成される領域の半導体基板を露出させる第１の絶縁膜を形成する段階と、前記コレクタ領域内に第２導電型のベース領域を形成するとともに、場所によって膜厚の異なる第２の絶縁膜を前記半導体基板の全面に形成する段階と、エミッタ領域及びチャンネルストップ領域の形成される領域の半導体基板を露出させる段階と、前記ベース領域内に第１導電型のエミッタ領域を形成し、同時に前記コレクタ領域内に第１導電型のチャンネルストップ領域を形成するとともに、場所によって膜厚の異なる第３の絶縁膜を前記半導体基板の全面に形成する段階と、膜厚差を利用して、前記ベース領域とチャンネルストップ領域との間のフィールド領域に限って前記第３の絶縁膜を残す段階と、結果物の全面に半絶縁ポリシリコン膜を形成した後、ベース領域、エミッタ領域及びチャンネルストップ領域の一部を露出させる段階と、前記ベース領域、エミッタ領域及びチャンネルストップ領域とそれぞれ接続されるベース電極、エミッタ電極及び等電位電極を形成する段階とを具備することを特徴とする。
この製造方法において、前記半絶縁ポリシリコン膜を形成した後に、その上に保護膜を形成するようにしてもよい。
【００１１】
本発明の第２の電力半導体装置の製造方法は、半導体基板に第１導電型のカソード領域を形成する段階と、前記カソード領域の形成された半導体基板上に、アノード領域の形成される領域の半導体基板を露出させる第１の絶縁膜を形成する段階と、前記カソード領域内に第２導電型のアノード領域を形成するとともに、場所によって膜厚の異なる第２の絶縁膜を前記半導体基板の全面に形成する段階と、チャンネルストップ領域の形成される領域の半導体基板を露出させる段階と、前記カソード領域内に第１導電型のチャンネルストップ領域を形成するとともに、場所によって膜厚の異なる第３の絶縁膜を前記半導体基板の全面に形成する段階と、膜厚差を利用して、前記アノード領域とチャンネルストップ領域との間のフィールド領域に限って前記第３の絶縁膜を残す段階と、結果物の全面に半絶縁ポリシリコン膜を形成した後に、アノード領域及びチャンネルストップ領域の一部を露出させる段階と、前記カソード領域、アノード領域及びチャンネルストップ領域とそれぞれ接続されるカソード電極、アノード電極及び等電位電極を形成する段階と
を具備することを特徴とする。
この製造方法において、前記半絶縁ポリシリコン膜を形成した後に、その上に保護膜を形成するようにしてもよい。
【００１２】
【発明の実施の形態】
以下、添付の図面に基づいて本発明の実施の形態について詳細に説明する。但し、本発明の実施の形態は種々の他の形態に変形可能であり、本発明の範囲が以下の実施の形態に限定されることはない。本発明の実施の形態は単に当業界における通常の知識を有した者に対して本発明をより完全に説明するために提供されるものである。図面において層や領域などの厚さは、明細書の明確性のために誇張されたものである。図面上において同一の符号は同一の要素を指している。さらに、ある層が他の層または基板の" 上部" にあると記載された場合、前記ある層が前記他の層または基板の上部に直接存在することもあれば、その間に第３の層が挟まれることもある。さらに、実施の形態で特定の用語が使用されるが、これは単に本発明を説明するための目的で使用されたものであって、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。
【００１３】
＜実施の形態１＞
図３ないし図７は本発明の一実施の形態に係る電力半導体装置の製造方法を説明するための断面図である。
図３は、ベース領域を形成するための第１のマスク36a を形成する段階を示す。
具体的には、第１導電型、例えばＮ型の不純物が高濃度及び低濃度でドープされたコレクタ領域32、34が形成された半導体基板上に絶縁膜、例えば、酸化膜を形成する。次に、通常の写真食刻工程を適用して前記酸化膜をパターニングすることにより、ベース領域を形成するための第１のマスク36a を形成する。
【００１４】
前記高濃度及び低濃度のコレクタ領域32、34は、周知の如く、拡散またはエピタキシャル法を利用して形成することができる。
例えば、拡散方法を利用する場合は、例えばリン（P ；Phosphorus）などのＮ型の不純物が低濃度でドープされた半導体基板の裏面にＮ型の不純物を高濃度でイオン注入した後熱処理を施して、不純物イオンを広がらせることにより形成できる。一方、エピタキシャル法を利用する場合は、Ｎ型の不純物が高濃度でドープされた半導体基板上に低濃度のエピタキシャル層を成長させることにより形成できる。
【００１５】
図４は、ベース領域38を形成する段階と、エミッタ領域及びチャンネルストップ領域用の第２のマスク36b を形成する段階を示す。
具体的には、前記第１のマスク（図３における36a ）を用いて前記低濃度（N ー ）コレクタ領域34内に、例えば、硼素（B ；Boron ）などのＰ型の不純物を高濃度でイオン注入した後に熱処理を施し、P + ベース領域38を形成する。このとき、前記熱処理工程により半導体基板上には酸化膜が成長し、フィールド領域及びアクティブ領域における酸化膜の膜厚が異なってくる。次に、写真食刻工程を適用して前記酸化膜をパターニングし、エミッタ領域及びチャンネルストップ領域が形成される領域の半導体基板を露出させる第２のマスク36b を形成する。
【００１６】
図５は、ベース領域38内にエミッタ領域40を形成し、かつベース領域38から一定距離離れたコレクタ領域34内にチャンネルストップ領域42を形成する段階を示す。
具体的には、前記第２のマスク（図４における36b ）を用いて前記半導体基板内に、例えば、リン（P ）などのＮ型の不純物を高濃度でイオン注入した後に熱処理を施し、N + エミッタ領域40及びチャンネルストップ領域42を形成する。この際、前記熱処理工程により半導体基板上には酸化膜が改めて成長し、図示のようにフィールド領域、ベース領域及びエミッタ領域の上部の酸化膜36c の膜厚が互いに異なるようになる。
【００１７】
図６は、SIPOS 膜44を形成する段階を示す。
具体的には、前記酸化膜36c を食刻して、アクティブ領域の半導体基板が露出されるようにする。このとき、希釈されたフッ酸（HF）溶液の如き通常の酸化膜食刻液を用いて、タイムエッチ（time etch ）法によりアクティブ領域、つまり、ベース領域38及びエミッタ領域40の上部に形成された酸化膜が完全に食刻される程度に食刻を進める。フィールド領域に残存する酸化膜36d の膜厚が略0.2 μm 〜2.0 μm 程度となるように食刻を行うことが好ましい。
そして、以上のように、酸化膜の膜厚が部分的に異なることを利用して酸化膜をタイムエッチすると、別途の写真工程無しでも、図示のように、フィールド領域に限って酸化膜36d が残存するようになる。これにより、後述するコンタクトホールの開孔時、酸化膜を食刻する必要がなくなるので、従来のように酸化膜を乾式食刻または湿式食刻する場合に問題となる高コストまたはボイドの発生を解消できる。
次に、化学気相蒸着（Chemical Vapor Deposition ；CVD ）または低圧化学気相蒸着（Low Pressure CVD；LP-CVD）などの通常の蒸着法を用いて前記結果物の全表面にSIPOS 膜44を形成する。このSIPOS 膜44を形成する具体的な方法は、周知の通りである。
一方、前記SIPOS 膜44上に酸化膜または窒化膜よりなる保護膜を形成することにより、素子の信頼性を一層向上させることができる。図８は、SIPOS 膜44上に保護膜60を形成した構造を示す。
【００１８】
図７は、ベース電極46、エミッタ電極48、等電位電極50及びコレクタ領域電極52を形成する段階を示す。
具体的には、通常の写真食刻工程を適用して前記SIPOS 膜44を食刻することにより、ベース領域38、エミッタ領域40及びチャンネルストップ領域42の一部を露出させるコンタクトホールを形成する。次に、コンタクトホールの形成された結果物の全面に金属膜、例えば、アルミニウム（Al）膜を蒸着した後にパターニングし、前記領域38,40,42とそれぞれ接続されるベース電極46、エミッタ電極48及び等電位電極50を形成する。続いて、前記高濃度（N + ）コレクタ領域32の裏面に金属膜を形成して、コレクタ領域電極52を形成する。
【００１９】
図８は、素子の信頼性を一層向上させるために、SIPOS 膜44上に保護膜60を形成した構造を示す。
【００２０】
＜実施の形態２＞
図９は、本発明の他の実施の形態による電力半導体装置の製造方法を説明するための断面図である。
この他の実施の形態に係る製造方法は、上記第１の実施の形態と同様にして絶縁膜70をフィールド領域にのみ残存させる他は通常の電力ダイオードの製造方法と同様である。前記絶縁膜70は、本発明の第１の実施の形態のように、絶縁膜70の膜厚がフィールド領域の上部、アノード領域66の上部及びチャンネルストップ領域68の上部においてそれぞれ異なる点を利用して、湿式食刻のタイムエッチ法により食刻する。このようにすると、別途の写真工程無しに、フィールド領域にのみ絶縁膜70を残すことができる。
図９において、符号72はアノード領域66のエッジ部に電界が集中する現象を食い止めるために形成されたSIPOS 膜を示し、74は素子の信頼性を一層向上させるために前記SIPOS 膜72上に形成された保護膜であって、酸化膜または窒化膜から形成され、省略も可能である。
未説明の符号62は高濃度のカソード領域を、64は低濃度のカソード領域を、76はアノード電極を、78は等電位電極を、そして80はカソード電極をそれぞれ示す。
【００２１】
図９の装置の製造方法を説明すると次の通りである。まず、半導体基板に第１導電型のカソード領域62、64を形成する。次に、カソード領域62、64の形成された半導体基板上に、アノード領域の形成される領域の半導体基板を露出させる第１の絶縁膜を形成する。次に、カソード領域64内に第２導電型のアノード領域66を形成するとともに、場所によって膜厚の異なる第２の絶縁膜を前記半導体基板の全面に形成する。次に、チャンネルストップ領域の形成される領域の半導体基板を露出させる。次に、前記カソード領域64内にチャンネルストップ領域68を形成するとともに、場所によって膜厚の異なる第３の絶縁膜を前記半導体基板の全面に形成する。次に、別途の写真工程を使用せず、膜厚差を利用して、全面エッチングにより、前記アノード領域66とチャンネルストップ領域68との間のフィールド領域に限って前記第３の絶縁膜70を半導体基板上に残す。このとき、アノード領域66の表面が露出されるまで第３の絶縁膜70を食刻して、第３の絶縁膜70を前記フィールド領域に略0.2 μm 〜2.0 μm 程度の厚さに残す。次に、結果物の全面にSIPOS 膜72を形成し、さらにその上に酸化膜または窒化膜からなる保護膜74を形成する。次に、コンタクトホールを開孔してアノード領域66及びチャンネルストップ領域68の一部を露出させる。次に、コンタクトホールを介してアノード領域66及びチャンネルストップ領域68とそれぞれ接続されるアノード電極76及び等電位電極78を形成する。最後に、カソード領域62の裏面にカソード電極80を形成する。
【００２２】
【発明の効果】
以上詳細に説明したように本発明に係る電力半導体装置の製造方法によれば、接合層を形成するためのマスク用絶縁膜を別途の写真工程無しにフィールド領域にのみ形成することにより、低コストでボイドのない良好な特性の電力用半導体装置を製造することができる。
【図面の簡単な説明】
【図１】従来のSIPOS を用いた電力トランジスタを示す断面図。
【図２】従来のSIPOS を用いた電力トランジスタを示す断面図。
【図３】本発明の電力半導体装置の製造方法の実施の形態を説明するための断面図。
【図４】本発明の電力半導体装置の製造方法の実施の形態を説明するための断面図。
【図５】本発明の電力半導体装置の製造方法の実施の形態を説明するための断面図。
【図６】本発明の電力半導体装置の製造方法の実施の形態を説明するための断面図。
【図７】本発明の電力半導体装置の製造方法の実施の形態を説明するための断面図。
【図８】本発明の電力半導体装置の製造方法の他の実施の形態を説明するための断面図。
【図９】本発明の電力半導体装置の製造方法の更に他の実施の形態を説明するための断面図。
【符号の説明】
32，34 コレクタ領域、
36d 酸化膜
38 ベース領域、
40 エミッタ領域、
42 チャンネルストップ領域、
44 SIPOS 膜
46,48,50 電極
Claims (12)
- （ａ）半導体基板に第１導電型のコレクタ領域を形成する段階と、
（ｂ）前記半導体基板上に、ベース領域の形成される領域の半導体基板を露出させる第１の酸化膜を形成する段階と、
（ｃ）前記コレクタ領域内に不純物のイオン注入と熱処理工程によって第２導電型のベース領域を形成するとともに、前記熱処理工程によって、場所によって膜厚の異なる第２の酸化膜を前記半導体基板の全面に形成する段階と、
（ｄ）エミッタ領域及びチャンネルストップ領域の形成される領域の半導体基板を露出させる段階と、
（ｅ）不純物のイオン注入と熱処理工程によって前記ベース領域内に第１導電型のエミッタ領域を形成し、同時に前記コレクタ領域内に第１導電型のチャンネルストップ領域を形成するとともに、前記熱処理工程によって、場所によって膜厚の異なる第３の酸化膜を前記半導体基板の全面に形成する段階と、
（ｆ）膜厚差を利用して食刻して、前記ベース領域とチャンネルストップ領域との間のフィールド領域に限って前記第３の酸化膜を残す段階と、
（ｇ）結果物の全面に半絶縁ポリシリコン膜を形成した後、ベース領域、エミッタ領域及びチャンネルストップ領域の一部を露出させる段階と、
（ｈ）前記ベース領域、エミッタ領域及びチャンネルストップ領域とそれぞれ接続されるベース電極、エミッタ電極及び等電位電極を形成する段階と
を具備することを特徴とする電力半導体装置の製造方法。 - 前記（ｆ）段階では、
別途の写真工程を使用することなく、前記ベース領域の表面が露出されるまで前記第３の酸化膜を食刻することを特徴とする請求項１に記載の電力半導体装置の製造方法。 - 前記食刻は、湿式食刻方法により進められることを特徴とする請求項２に記載の電力半導体装置の製造方法。
- 前記食刻は、フィールド領域に残される酸化膜の膜厚が0.2 μm 〜2.0 μm となるように食刻を行うことを特徴とする請求項２に記載の電力半導体装置の製造方法。
- 前記（ｇ）段階において、
前記半絶縁ポリシリコン膜を形成した後に、その上に保護膜を形成する段階を更に具備することを特徴とする請求項１に記載の電力半導体装置の製造方法。 - 前記保護膜は、酸化膜または窒化膜から形成されることを特徴とする請求項５に記載の電力半導体装置の製造方法。
- （ａ）半導体基板に第１導電型のカソード領域を形成する段階と、
（ｂ）前記カソード領域の形成された半導体基板上に、アノード領域の形成される領域の半導体基板を露出させる第１の酸化膜を形成する段階と、
（ｃ）前記カソード領域内に不純物のイオン注入と熱処理工程によって第２導電型のアノード領域を形成するとともに、前記熱処理工程によって、場所によって膜厚の異なる第２の酸化膜を前記半導体基板の全面に形成する段階と、
（ｄ）チャンネルストップ領域の形成される領域の半導体基板を露出させる段階と、
（ｅ）前記カソード領域内に不純物のイオン注入と熱処理工程によって第１導電型のチャンネルストップ領域を形成するとともに、前記熱処理工程によって、場所によって膜厚の異なる第３の酸化膜を前記半導体基板の全面に形成する段階と、
（ｆ）膜厚差を利用して食刻して、前記アノード領域とチャンネルストップ領域との間のフィールド領域に限って前記第３の酸化膜を残す段階と、
（ｇ）結果物の全面に半絶縁ポリシリコン膜を形成した後に、アノード領域及びチャンネルストップ領域の一部を露出させる段階と、
（ｈ）前記カソード領域、アノード領域及びチャンネルストップ領域とそれぞれ接続されるカソード電極、アノード電極及び等電位電極を形成する段階と
を具備することを特徴とする電力半導体装置の製造方法。 - 前記（ｆ）段階では、
別途の写真工程を使用することなく、アノード領域の表面が露出されるまで前記第３の酸化膜を食刻することを特徴とする請求項７に記載の電力半導体装置の製造方法。 - 前記食刻は、湿式食刻方法により進められることを特徴とする請求項８に記載の電力半導体装置の製造方法。
- 前記食刻は、フィールド領域に残される酸化膜の膜厚が0.2 μm 〜2.0 μm となるように食刻を行うことを特徴とする請求項８に記載の電力半導体装置の製造方法。
- 前記（ｇ）段階において、
前記半絶縁ポリシリコン膜を形成した後に、その上に保護膜を形成する段階を更に具備することを特徴とする請求項７に記載の電力半導体装置の製造方法。 - 前記保護膜は、酸化膜または窒化膜から形成されることを特徴とする請求項１１に記載の電力半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970046397A KR19990024988A (ko) | 1997-09-09 | 1997-09-09 | 반절연 폴리실리콘막을 이용한 전력 반도체장치의 제조방법 |
| KR1997P-46397 | 1997-09-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145155A JPH11145155A (ja) | 1999-05-28 |
| JP4401453B2 true JP4401453B2 (ja) | 2010-01-20 |
Family
ID=19521070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25529198A Expired - Fee Related JP4401453B2 (ja) | 1997-09-09 | 1998-09-09 | 半絶縁ポリシリコン（ｓｉｐｏｓ）膜を用いた電力半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6040219A (ja) |
| JP (1) | JP4401453B2 (ja) |
| KR (1) | KR19990024988A (ja) |
| DE (1) | DE19836284A1 (ja) |
| TW (1) | TW439145B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297703B1 (ko) * | 1998-02-24 | 2001-08-07 | 김덕중 | 반절연폴리실리콘(sipos)을이용한전력반도체장치및그제조방법 |
| JP5195186B2 (ja) * | 2008-09-05 | 2013-05-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US8884378B2 (en) * | 2010-11-03 | 2014-11-11 | Infineon Technologies Ag | Semiconductor device and a method for manufacturing a semiconductor device |
| DE102014005879B4 (de) * | 2014-04-16 | 2021-12-16 | Infineon Technologies Ag | Vertikale Halbleitervorrichtung |
| CN104733532A (zh) * | 2015-03-13 | 2015-06-24 | 西安电子科技大学 | 横向双扩散金属氧化物半导体场效应管 |
| US10622262B2 (en) * | 2017-10-06 | 2020-04-14 | Newport Fab Llc | High performance SiGe heterojunction bipolar transistors built on thin film silicon-on-insulator substrates for radio frequency applications |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56165473A (en) * | 1980-05-24 | 1981-12-19 | Semiconductor Res Found | Semiconductor pickup device |
| DE3586341T2 (de) * | 1984-02-03 | 1993-02-04 | Advanced Micro Devices Inc | Bipolartransistor mit in schlitzen gebildeten aktiven elementen. |
| US4800415A (en) * | 1984-09-21 | 1989-01-24 | American Telephone And Telegraph Company, At&T Bell Laboratories | Bipolar inversion channel device |
| FR2650122B1 (fr) * | 1989-07-21 | 1991-11-08 | Motorola Semiconducteurs | Dispositif semi-conducteur a haute tension et son procede de fabrication |
| US5923071A (en) * | 1992-06-12 | 1999-07-13 | Seiko Instruments Inc. | Semiconductor device having a semiconductor film of low oxygen concentration |
| DE4231829A1 (de) * | 1992-09-23 | 1994-03-24 | Telefunken Microelectron | Planares Halbleiterbauteil |
| US5424563A (en) * | 1993-12-27 | 1995-06-13 | Harris Corporation | Apparatus and method for increasing breakdown voltage ruggedness in semiconductor devices |
| JP3352840B2 (ja) * | 1994-03-14 | 2002-12-03 | 株式会社東芝 | 逆並列接続型双方向性半導体スイッチ |
| JP3781452B2 (ja) * | 1995-03-30 | 2006-05-31 | 株式会社東芝 | 誘電体分離半導体装置およびその製造方法 |
-
1997
- 1997-09-09 KR KR1019970046397A patent/KR19990024988A/ko not_active Application Discontinuation
-
1998
- 1998-08-11 DE DE19836284A patent/DE19836284A1/de not_active Ceased
- 1998-08-18 TW TW087113576A patent/TW439145B/zh not_active IP Right Cessation
- 1998-09-09 US US09/150,171 patent/US6040219A/en not_active Expired - Lifetime
- 1998-09-09 JP JP25529198A patent/JP4401453B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW439145B (en) | 2001-06-07 |
| US6040219A (en) | 2000-03-21 |
| DE19836284A1 (de) | 1999-03-11 |
| JPH11145155A (ja) | 1999-05-28 |
| KR19990024988A (ko) | 1999-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050815 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070205 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091028 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121106 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121106 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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