JP2001068478A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2001068478A JP2001068478A JP24083299A JP24083299A JP2001068478A JP 2001068478 A JP2001068478 A JP 2001068478A JP 24083299 A JP24083299 A JP 24083299A JP 24083299 A JP24083299 A JP 24083299A JP 2001068478 A JP2001068478 A JP 2001068478A
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Abstract
(57)【要約】
【課題】横型のバイポーラトランジスタでは、一定以上
の膜厚のシリコン層中に形成されるベース領域の幅が、
サイドウォールの幅とベース領域下部で一致せず、不安
定な特性の横型のバイポーラトランジスタが形成される
という課題が存在した。本発明の目的は、上記課題を解
決する製造方法を提供することである。 【解決手段】酸化膜上のシリコン層の厚さを、エミッタ
部７、ベース領域１２では薄くし、コレクタ部１３で厚
くする。またコレクタ部１３の不純物濃度を制御するこ
とで、カーク効果を抑制し、ベース及びコレクタ間のジ
ャンクション容量を低減した半導体装置を製造する。
の膜厚のシリコン層中に形成されるベース領域の幅が、
サイドウォールの幅とベース領域下部で一致せず、不安
定な特性の横型のバイポーラトランジスタが形成される
という課題が存在した。本発明の目的は、上記課題を解
決する製造方法を提供することである。 【解決手段】酸化膜上のシリコン層の厚さを、エミッタ
部７、ベース領域１２では薄くし、コレクタ部１３で厚
くする。またコレクタ部１３の不純物濃度を制御するこ
とで、カーク効果を抑制し、ベース及びコレクタ間のジ
ャンクション容量を低減した半導体装置を製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタを有する素子としての半導体装置及びその製造方
法に関する。
ジスタを有する素子としての半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】近年、高速ＬＳＩを実現するため高速シ
リコンバイポーラ技術の開発が進められ、下地基板にＳ
ＯＩ基板を使うことで、寄生容量を低減する方法が提案
されている。図２０に示されるように、このようなトラ
ンジスタはまず基板シリコン２１上に酸化膜２２が形成
され、その上に単結晶シリコン層２３が形成されたＳＯ
Ｉ基板を用い、単結晶シリコン層２３上に酸化膜２４、
窒化膜２５からなる積層膜を堆積する。その後、所定の
条件でｎ型の不純物たとえばＰをイオン注入し、単結晶
シリコン２３をｎ型にドープする。次に、所定の形状に
窒化膜２５をパターンニングし、上記窒化膜２５をマス
ク材にして、単結晶シリコン２３をエッチングする。そ
の後、露出された単結晶シリコン２３の側壁を酸化す
る。この後、レジストを所定の形状に加工し、ｐ型の不
純物をイオン注入して、外部ベース領域２６が形成され
る（上から見た図２１参照）。ここで、残った単結晶シ
リコン２３部分３４は、レジストの合わせずれを計算し
てレジストでカバーされた領域である。次に、全面に酸
化膜２７を堆積、所定形状にパターンニングし、ｐ型の
不純物をイオン注入してベース領域２８が形成される。
リコンバイポーラ技術の開発が進められ、下地基板にＳ
ＯＩ基板を使うことで、寄生容量を低減する方法が提案
されている。図２０に示されるように、このようなトラ
ンジスタはまず基板シリコン２１上に酸化膜２２が形成
され、その上に単結晶シリコン層２３が形成されたＳＯ
Ｉ基板を用い、単結晶シリコン層２３上に酸化膜２４、
窒化膜２５からなる積層膜を堆積する。その後、所定の
条件でｎ型の不純物たとえばＰをイオン注入し、単結晶
シリコン２３をｎ型にドープする。次に、所定の形状に
窒化膜２５をパターンニングし、上記窒化膜２５をマス
ク材にして、単結晶シリコン２３をエッチングする。そ
の後、露出された単結晶シリコン２３の側壁を酸化す
る。この後、レジストを所定の形状に加工し、ｐ型の不
純物をイオン注入して、外部ベース領域２６が形成され
る（上から見た図２１参照）。ここで、残った単結晶シ
リコン２３部分３４は、レジストの合わせずれを計算し
てレジストでカバーされた領域である。次に、全面に酸
化膜２７を堆積、所定形状にパターンニングし、ｐ型の
不純物をイオン注入してベース領域２８が形成される。
【０００３】その後、窒化膜を堆積、ＲＩＥにより前記
酸化膜の側壁にサイドウォール２９を形成する。その
後、エミッタを形成するためにｎ型たとえばＡｓあるい
はＰをイオン注入して、エミッタ領域３０が形成され
る。その後、層間絶縁膜３５を堆積し、コンタクトを開
口、アルミ電極によりエミッタ電極３１、コレクタ電極
３２、およびベース電極３３が形成される。ここで、Ａ
とＡ１は図２０及び図２１の対応関係を示す。
酸化膜の側壁にサイドウォール２９を形成する。その
後、エミッタを形成するためにｎ型たとえばＡｓあるい
はＰをイオン注入して、エミッタ領域３０が形成され
る。その後、層間絶縁膜３５を堆積し、コンタクトを開
口、アルミ電極によりエミッタ電極３１、コレクタ電極
３２、およびベース電極３３が形成される。ここで、Ａ
とＡ１は図２０及び図２１の対応関係を示す。
【０００４】
【発明が解決しようとする課題】このような方法で製造
されたトランジスタでは簡単な工程でバイポーラトラン
ジスタを製造でき、ベース幅もサイドウォールとほぼ同
じ幅に形成され、薄いベース層を実現できる。しかしな
がら、単結晶シリコン２３が余りに厚いと、ベース層を
形成する為、ｐ型の不純物イオンを注入する時に、単結
晶シリコン２３中の下部に至るほど、ベース幅はサイド
ウォールの幅より狭くなり、この課題を解決する為に
は、ＳＯＩ層は１００ｎｍ程度にする必要があった。し
かし、１００ｎｍ程度のＳＯＩでは、単結晶シリコン層
３の膜厚が厚くとれず、結果として、単結晶シリコン層
３の膜厚が薄くなる程、エミッタ、ベースおよびコレク
タの各抵抗が大きくなって、ノイズの増大を引き起こ
し、アナログ回路の性能向上にはつながらなかった。本
発明の目的は、上記課題を解決し、エミッタ、ベース及
びコレクタ抵抗を小さくした半導体装置及びその製造方
法を提供することである。
されたトランジスタでは簡単な工程でバイポーラトラン
ジスタを製造でき、ベース幅もサイドウォールとほぼ同
じ幅に形成され、薄いベース層を実現できる。しかしな
がら、単結晶シリコン２３が余りに厚いと、ベース層を
形成する為、ｐ型の不純物イオンを注入する時に、単結
晶シリコン２３中の下部に至るほど、ベース幅はサイド
ウォールの幅より狭くなり、この課題を解決する為に
は、ＳＯＩ層は１００ｎｍ程度にする必要があった。し
かし、１００ｎｍ程度のＳＯＩでは、単結晶シリコン層
３の膜厚が厚くとれず、結果として、単結晶シリコン層
３の膜厚が薄くなる程、エミッタ、ベースおよびコレク
タの各抵抗が大きくなって、ノイズの増大を引き起こ
し、アナログ回路の性能向上にはつながらなかった。本
発明の目的は、上記課題を解決し、エミッタ、ベース及
びコレクタ抵抗を小さくした半導体装置及びその製造方
法を提供することである。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に第１の酸化膜を形成する工程
と、前記第１の酸化膜上に単結晶シリコン層を形成する
工程と、前記単結晶シリコン層上に、第２の酸化膜を形
成する工程と、前記第２の酸化膜上に窒化膜を形成する
工程と、前記単結晶シリコン層に第１導電型の不純物イ
オンを注入し、第１導電型層を形成する工程と、バイポ
ーラトランジスタ形成予定領域以外の領域の前記窒化膜
を除去する工程と、前記バイポーラトランジスタ形成予
定領域以外の領域の前記第２の酸化膜、および前記第１
導電型層を除去する工程と、前記バイポーラトランジス
タ形成予定領域以外で、前記窒化膜上面の高さを越える
まで、前記第１の酸化膜、および前記窒化膜上に、絶縁
膜を形成する工程と、前記窒化膜及び前記絶縁膜を前記
窒化膜が除去し尽くされるまで表面を除去する工程と、
前記第１導電型層中のエミッタ部形成予定領域に選択的
に第１導電型の不純物イオンを注入し、エミッタ部を形
成する工程と、前記エミッタ部上方で、前記第２の酸化
膜上に第３の酸化膜を形成する工程と、前記第３の酸化
膜の側壁に側壁絶縁膜を形成する工程と、前記側壁絶縁
膜下部及び第３の酸化膜下部以外の前記バイポーラトラ
ンジスタ形成予定領域中の前記第２の酸化膜を除去し、
前記第１導電型層表面を露出する工程と、前記露出した
第１導電型層表面上に、第２の単結晶シリコン層を、前
記第３の酸化膜表面以上まで形成する工程と、前記第２
の単結晶シリコン層表面に第４の酸化膜を形成する工程
と、前記側壁絶縁膜、および前記側壁絶縁膜下部の前記
第２の酸化膜を選択的除去手段により除去し、前記第１
導電型層表面を露出する工程と、露出した前記第１導電
型層表面に、第２導電型の不純物イオンを選択的に注入
し、ベース部を前記第１導電型層中に形成する工程と、
第１導電型の不純物を選択的に前記第２の単結晶シリコ
ン層にイオン注入して、前記ベース部、前記エミッタ部
以外の前記第１導電型層、および前記第２の単結晶シリ
コン層をコレクタ部として形成する工程と、前記コレク
タ部周辺に配置され、前記ベース部と接続する外部ベー
ス領域を形成する工程とを特徴とする。
造方法は、半導体基板上に第１の酸化膜を形成する工程
と、前記第１の酸化膜上に単結晶シリコン層を形成する
工程と、前記単結晶シリコン層上に、第２の酸化膜を形
成する工程と、前記第２の酸化膜上に窒化膜を形成する
工程と、前記単結晶シリコン層に第１導電型の不純物イ
オンを注入し、第１導電型層を形成する工程と、バイポ
ーラトランジスタ形成予定領域以外の領域の前記窒化膜
を除去する工程と、前記バイポーラトランジスタ形成予
定領域以外の領域の前記第２の酸化膜、および前記第１
導電型層を除去する工程と、前記バイポーラトランジス
タ形成予定領域以外で、前記窒化膜上面の高さを越える
まで、前記第１の酸化膜、および前記窒化膜上に、絶縁
膜を形成する工程と、前記窒化膜及び前記絶縁膜を前記
窒化膜が除去し尽くされるまで表面を除去する工程と、
前記第１導電型層中のエミッタ部形成予定領域に選択的
に第１導電型の不純物イオンを注入し、エミッタ部を形
成する工程と、前記エミッタ部上方で、前記第２の酸化
膜上に第３の酸化膜を形成する工程と、前記第３の酸化
膜の側壁に側壁絶縁膜を形成する工程と、前記側壁絶縁
膜下部及び第３の酸化膜下部以外の前記バイポーラトラ
ンジスタ形成予定領域中の前記第２の酸化膜を除去し、
前記第１導電型層表面を露出する工程と、前記露出した
第１導電型層表面上に、第２の単結晶シリコン層を、前
記第３の酸化膜表面以上まで形成する工程と、前記第２
の単結晶シリコン層表面に第４の酸化膜を形成する工程
と、前記側壁絶縁膜、および前記側壁絶縁膜下部の前記
第２の酸化膜を選択的除去手段により除去し、前記第１
導電型層表面を露出する工程と、露出した前記第１導電
型層表面に、第２導電型の不純物イオンを選択的に注入
し、ベース部を前記第１導電型層中に形成する工程と、
第１導電型の不純物を選択的に前記第２の単結晶シリコ
ン層にイオン注入して、前記ベース部、前記エミッタ部
以外の前記第１導電型層、および前記第２の単結晶シリ
コン層をコレクタ部として形成する工程と、前記コレク
タ部周辺に配置され、前記ベース部と接続する外部ベー
ス領域を形成する工程とを特徴とする。
【０００６】本発明の半導体装置は、半導体基板上の絶
縁膜と、前記絶縁膜上に形成されたエミッタ部と、前記
絶縁膜上に設けられ、前記エミッタ部にほぼ同一の膜厚
で隣接するベース部と、前記絶縁膜上に設けられ、前記
ベース部にほぼ同一の膜厚で隣接する第１のコレクタ部
およびこのコレクタ部上に形成された第２のコレクタ部
を有することを特徴とする。
縁膜と、前記絶縁膜上に形成されたエミッタ部と、前記
絶縁膜上に設けられ、前記エミッタ部にほぼ同一の膜厚
で隣接するベース部と、前記絶縁膜上に設けられ、前記
ベース部にほぼ同一の膜厚で隣接する第１のコレクタ部
およびこのコレクタ部上に形成された第２のコレクタ部
を有することを特徴とする。
【０００７】
【発明の実施の形態】実施例 以下本発明に係わる半導体装置およびその製造方法を横
形ｎｐｎバイポーラトランジスタに適用した実施例につ
き図面を参照しながら説明する。図２に示されるよう
に、基板シリコン１上に酸化膜２が形成され、その上に
単結晶シリコン層３が形成されたＳＯＩ基板に酸化膜
４、窒化膜５からなる積層膜を堆積する。その後、所定
の条件でｎ型の不純物たとえばＰをイオン注入し、単結
晶シリコン層３をｎ型にドープする。次に、図３に示さ
れるように、本実施例のバイポーラトランジスタ形成予
定領域の形状に窒化膜５をパターンニングする。次に、
図４に示されるように、上記窒化膜５をマスク材にし
て、バイポーラトランジスタ形成予定領域にしたがっ
て、酸化膜４及び単結晶シリコン層３をエッチングす
る。図５はこの図４を上から見た図を示す。ＢとＢ１は
図４及び図５の対応関係を示す。ここで、窒化膜５は十
字状にエッチングされている。この後、図４の状態か
ら、露出している窒化膜５及び酸化膜２上に酸化膜等の
絶縁膜６を堆積する。ここで、この堆積の程度は、少な
くとも酸化膜２上ではバイポーラトランジスタ形成予定
領域を形成する為に、堆積されている窒化膜５表面程度
の高さにまで堆積する。
形ｎｐｎバイポーラトランジスタに適用した実施例につ
き図面を参照しながら説明する。図２に示されるよう
に、基板シリコン１上に酸化膜２が形成され、その上に
単結晶シリコン層３が形成されたＳＯＩ基板に酸化膜
４、窒化膜５からなる積層膜を堆積する。その後、所定
の条件でｎ型の不純物たとえばＰをイオン注入し、単結
晶シリコン層３をｎ型にドープする。次に、図３に示さ
れるように、本実施例のバイポーラトランジスタ形成予
定領域の形状に窒化膜５をパターンニングする。次に、
図４に示されるように、上記窒化膜５をマスク材にし
て、バイポーラトランジスタ形成予定領域にしたがっ
て、酸化膜４及び単結晶シリコン層３をエッチングす
る。図５はこの図４を上から見た図を示す。ＢとＢ１は
図４及び図５の対応関係を示す。ここで、窒化膜５は十
字状にエッチングされている。この後、図４の状態か
ら、露出している窒化膜５及び酸化膜２上に酸化膜等の
絶縁膜６を堆積する。ここで、この堆積の程度は、少な
くとも酸化膜２上ではバイポーラトランジスタ形成予定
領域を形成する為に、堆積されている窒化膜５表面程度
の高さにまで堆積する。
【０００８】次に、図６に示されるように、ＣＭＰ法に
より窒化膜５をほぼ完全に除去する程度まで、上方より
絶縁膜６及び窒化膜５を除去する。その後、絶縁膜６表
面、及び酸化膜４表面に平坦化を行う。次に、図７に示
されるように、レジスト２０を、単結晶シリコン層３上
の酸化膜４の一部、及び絶縁膜６の一部の開口部以外に
形成する。図８にはこの図７を上から見た様子を示す。
ＤとＤ１は図７及び図８の対応関係を示す。その後、エ
ミッタ部７を形成する為、ｎ型の不純物、たとえばＡｓ
かＰをイオン注入し、単結晶シリコン層３の一部をエミ
ッタ部７として動作する程度のｎ型にドープする。こう
して、単結晶シリコン層３の一部を、エミッタ部７とし
て形成する。次に、図９に示されるように、全露出面に
酸化膜８を堆積した後、少なくともエミッタを形成する
程度のｎ型にドープされたエミッタ部７を覆うようにパ
ターンニングする。その後全露出面に窒化膜９を堆積、
ＲＩＥを行って、上記酸化膜８の側壁にサイドウォール
９を形成する。図１０はこの図９を上から見た様子を示
している。ここで、ＥとＥ１は図９及び図１０の対応関
係を示す。次に、図１１に示されるように、サイドウォ
ール９をマスクとして、表面に露出した酸化膜４を除去
する工程を行う。例えば、ＮＨ４Ｆ溶液に浸すなどし
て、単結晶シリコン層３の上部の酸化膜４を除去する。
これにより、単結晶シリコン層３の１部が露出する。
より窒化膜５をほぼ完全に除去する程度まで、上方より
絶縁膜６及び窒化膜５を除去する。その後、絶縁膜６表
面、及び酸化膜４表面に平坦化を行う。次に、図７に示
されるように、レジスト２０を、単結晶シリコン層３上
の酸化膜４の一部、及び絶縁膜６の一部の開口部以外に
形成する。図８にはこの図７を上から見た様子を示す。
ＤとＤ１は図７及び図８の対応関係を示す。その後、エ
ミッタ部７を形成する為、ｎ型の不純物、たとえばＡｓ
かＰをイオン注入し、単結晶シリコン層３の一部をエミ
ッタ部７として動作する程度のｎ型にドープする。こう
して、単結晶シリコン層３の一部を、エミッタ部７とし
て形成する。次に、図９に示されるように、全露出面に
酸化膜８を堆積した後、少なくともエミッタを形成する
程度のｎ型にドープされたエミッタ部７を覆うようにパ
ターンニングする。その後全露出面に窒化膜９を堆積、
ＲＩＥを行って、上記酸化膜８の側壁にサイドウォール
９を形成する。図１０はこの図９を上から見た様子を示
している。ここで、ＥとＥ１は図９及び図１０の対応関
係を示す。次に、図１１に示されるように、サイドウォ
ール９をマスクとして、表面に露出した酸化膜４を除去
する工程を行う。例えば、ＮＨ４Ｆ溶液に浸すなどし
て、単結晶シリコン層３の上部の酸化膜４を除去する。
これにより、単結晶シリコン層３の１部が露出する。
【０００９】次に、図１２に示されるように、選択エピ
タキシャル技術により、露出されたシリコン層３の表面
上に単結晶シリコン層１０を、少なくともエミッタ部７
表面から酸化膜４と、酸化膜８上面までの厚さ程度以上
に成長させる。次に、図１３に示されるように、単結晶
シリコン層１０の表面を熱酸化して、酸化膜１１を形成
する。次に、図１４に示されるように、ＣＤＥ法でサイ
ドウォール９を除去する。この為、単結晶シリコン層３
の一部が露出する。ここで、図１３で設けられた酸化膜
１１はサイドウォール９を除去する工程時に単結晶シリ
コン層１０が除去されるのを防ぐ機能を有する。この
後、ｐ型の不純物、たとえばＢをイオン注入し、露出さ
れた単結晶シリコン層３をベース領域１２にする。次
に、図１５に示されるように、レジストを所定の形状に
加工し、ｎ型の不純物をイオン注入して、シリコン単結
晶層１０の上部をコレクタ部１３として形成する。次
に、図１６に示されるように、レジストを所定の形状に
加工し、ｐ型の不純物をイオン注入して、外部ベース領
域１４が形成される。次に、図１７に示されるように、
全面に絶縁膜１９を堆積して、表面の絶縁膜１９をＣＭ
Ｐ法により平坦化する。
タキシャル技術により、露出されたシリコン層３の表面
上に単結晶シリコン層１０を、少なくともエミッタ部７
表面から酸化膜４と、酸化膜８上面までの厚さ程度以上
に成長させる。次に、図１３に示されるように、単結晶
シリコン層１０の表面を熱酸化して、酸化膜１１を形成
する。次に、図１４に示されるように、ＣＤＥ法でサイ
ドウォール９を除去する。この為、単結晶シリコン層３
の一部が露出する。ここで、図１３で設けられた酸化膜
１１はサイドウォール９を除去する工程時に単結晶シリ
コン層１０が除去されるのを防ぐ機能を有する。この
後、ｐ型の不純物、たとえばＢをイオン注入し、露出さ
れた単結晶シリコン層３をベース領域１２にする。次
に、図１５に示されるように、レジストを所定の形状に
加工し、ｎ型の不純物をイオン注入して、シリコン単結
晶層１０の上部をコレクタ部１３として形成する。次
に、図１６に示されるように、レジストを所定の形状に
加工し、ｐ型の不純物をイオン注入して、外部ベース領
域１４が形成される。次に、図１７に示されるように、
全面に絶縁膜１９を堆積して、表面の絶縁膜１９をＣＭ
Ｐ法により平坦化する。
【００１０】次に、図１８に示されるように、コンタク
トホールを、エミッタ部７、コレクタ部１３、および外
部ベース領域１４に接続するように絶縁膜１９中に開口
する。この後、形成されたコンタクトホールにアルミニ
ウムを埋め込み、アルミ電極によりエミッタ電極１６、
コレクタ電極１７、およびベース電極１８を形成する。
図１９は、この図１８を上から見た図である。ＦとＦ１
は図１８及び図１９の対応関係を示す。本発明の構造の
特徴は、完成図１に示されるように、単結晶シリコン層
１０上部にｎ型の不純物イオン注入をおこない。コレク
タ部１３として形成したことである。本実施例の変形例
として、図１２に示されるように、選択エピタキシャル
技術により、露出されたシリコン層３の表面上に単結晶
シリコン層１０を、少なくともエミッタ部７表面から酸
化膜４と、酸化膜８上面までの厚さ程度以上に成長させ
る工程時に、同時にｎ型の不純物をイオン注入して、ｎ
型の不純物を含んだ単結晶シリコン層１０として形成
し、その後さらに単結晶シリコン層１０表面に、ｎ型の
不純物をイオン注入して、単結晶シリコン層１０上部
が、より高濃度のｎ型の不純物濃度を有するように形成
することもできる。
トホールを、エミッタ部７、コレクタ部１３、および外
部ベース領域１４に接続するように絶縁膜１９中に開口
する。この後、形成されたコンタクトホールにアルミニ
ウムを埋め込み、アルミ電極によりエミッタ電極１６、
コレクタ電極１７、およびベース電極１８を形成する。
図１９は、この図１８を上から見た図である。ＦとＦ１
は図１８及び図１９の対応関係を示す。本発明の構造の
特徴は、完成図１に示されるように、単結晶シリコン層
１０上部にｎ型の不純物イオン注入をおこない。コレク
タ部１３として形成したことである。本実施例の変形例
として、図１２に示されるように、選択エピタキシャル
技術により、露出されたシリコン層３の表面上に単結晶
シリコン層１０を、少なくともエミッタ部７表面から酸
化膜４と、酸化膜８上面までの厚さ程度以上に成長させ
る工程時に、同時にｎ型の不純物をイオン注入して、ｎ
型の不純物を含んだ単結晶シリコン層１０として形成
し、その後さらに単結晶シリコン層１０表面に、ｎ型の
不純物をイオン注入して、単結晶シリコン層１０上部
が、より高濃度のｎ型の不純物濃度を有するように形成
することもできる。
【００１１】本発明で形成される半導体装置は、選択エ
ピタキシャル技術により、露出されたシリコン層３の表
面からシリコン単結晶層１０を成長させることにより、
ベース領域１２ｍの厚さに依存しない厚いコレクタ部１
３を形成できる。これにより、コレクタ部１３のシート
抵抗は、コレクタ部１３の膜厚に反比例するので、コレ
クタ部１３を厚くすればするほど、シート抵抗を抑える
ことができる。また、単結晶シリコン層１０上部に高濃
度のｎ型の不純物濃度を有するように形成することがで
きるので、これにより、エミッタ部７から注入されたキ
ャリアがコレクタ部１３に達しやすくなり、電流利得を
増大させることが出来る。また、コレクタ部１３のどの
ぐらい上部まで高濃度のｎ型の不純物濃度を注入するか
によってカーク効果（バイポーラトランジスタのコレク
タ電流を増していくと遮断周波数が減少し始める効果）
の制御性が高まる。また、ベース・コレクタ間ジャンク
ション容量およびコレクタ・基板間ジャンクション容量
は、ベース領域１２近傍、および基板近傍のコレクタ部
１３境界中のｎ型の不純物濃度に比例するので、ｎ型の
不純物濃度は特にベース・コレクタ間境界付近で抑える
ことが必要であるが、本発明はベース近傍、および基板
近傍のコレクタ部中のｎ型の不純物濃度は低く抑えるこ
とができ、ベース・コレクタ間ジャンクション容量およ
びコレクタ・基板間ジャンクション容量の増大を防ぐこ
とが出来る。
ピタキシャル技術により、露出されたシリコン層３の表
面からシリコン単結晶層１０を成長させることにより、
ベース領域１２ｍの厚さに依存しない厚いコレクタ部１
３を形成できる。これにより、コレクタ部１３のシート
抵抗は、コレクタ部１３の膜厚に反比例するので、コレ
クタ部１３を厚くすればするほど、シート抵抗を抑える
ことができる。また、単結晶シリコン層１０上部に高濃
度のｎ型の不純物濃度を有するように形成することがで
きるので、これにより、エミッタ部７から注入されたキ
ャリアがコレクタ部１３に達しやすくなり、電流利得を
増大させることが出来る。また、コレクタ部１３のどの
ぐらい上部まで高濃度のｎ型の不純物濃度を注入するか
によってカーク効果（バイポーラトランジスタのコレク
タ電流を増していくと遮断周波数が減少し始める効果）
の制御性が高まる。また、ベース・コレクタ間ジャンク
ション容量およびコレクタ・基板間ジャンクション容量
は、ベース領域１２近傍、および基板近傍のコレクタ部
１３境界中のｎ型の不純物濃度に比例するので、ｎ型の
不純物濃度は特にベース・コレクタ間境界付近で抑える
ことが必要であるが、本発明はベース近傍、および基板
近傍のコレクタ部中のｎ型の不純物濃度は低く抑えるこ
とができ、ベース・コレクタ間ジャンクション容量およ
びコレクタ・基板間ジャンクション容量の増大を防ぐこ
とが出来る。
【００１２】
【発明の効果】本発明の製造方法では、コレクタ領域と
独立にベース領域を形成する単結晶シリコン層を薄くで
きることにより、ベース領域下部でベース幅をサイドウ
ォール幅とほぼ一致させた半導体層が製造できる。ま
た、コレクタ部をベース部と独立に厚くできることによ
り、シート抵抗を抑えた構造を有するバイポーラトラン
ジスタを形成できる。また、コレクタ部を独立に厚くし
て不純物を注入できる為、エミッタ電流を増大させつ
つ、カーク効果を抑制し、ベース及びコレクタ境界間の
ジャンクション容量を減少させるようにコレクタ部の不
純物濃度を制御することができる。
独立にベース領域を形成する単結晶シリコン層を薄くで
きることにより、ベース領域下部でベース幅をサイドウ
ォール幅とほぼ一致させた半導体層が製造できる。ま
た、コレクタ部をベース部と独立に厚くできることによ
り、シート抵抗を抑えた構造を有するバイポーラトラン
ジスタを形成できる。また、コレクタ部を独立に厚くし
て不純物を注入できる為、エミッタ電流を増大させつ
つ、カーク効果を抑制し、ベース及びコレクタ境界間の
ジャンクション容量を減少させるようにコレクタ部の不
純物濃度を制御することができる。
【図１】実施例の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図２】実施例の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図３】実施例の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図４】実施例の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図５】実施例の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図６】実施例の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図７】実施例の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図８】実施例の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図９】実施例の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図１０】実施例の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１１】実施例の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１２】実施例の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１３】実施例の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１４】実施例の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１５】実施例の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１６】実施例の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１７】実施例の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１８】実施例の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１９】実施例の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図２０】従来の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図２１】従来の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【符号の説明】 １シリコン基板 ２埋め込み酸化膜 ３シリコン単結晶層 １２ベース領域 ７エミッタ領域 ６、８、１１、酸化膜 ９サイドウォール １０エピタキシャルシリコン層 １３コレクタ部 １６エミッタ電極 １７コレクタ電極 １８ベース電極 １９層間絶縁膜 ２１シリコン基板 ２２埋め込み酸化膜 ２３シリコン単結晶層 ２４酸化膜 ２７酸化膜 ２８ベース領域 ２９窒化膜 ３０エミッタ領域 ３１エミッタ電極 ３２コレクタ電極 ３３ベース電極
フロントページの続き Ｆターム(参考） 4M104 AA09 BB02 CC01 DD22 EE06 GG06 5F003 AP00 AP05 AZ03 BA21 BB05 BB08 BC01 BC05 BC08 BE08 BH01 BM01 BN01 BP21 BP33 5F033 HH08 JJ01 JJ08 KK01 QQ09 QQ13 QQ19 QQ48 QQ58 QQ65 QQ73 QQ76 RR04 RR06 SS27 TT01
Claims (2)
- 【請求項１】半導体基板上に第１の酸化膜を形成する工
程と、 前記第１の酸化膜上に単結晶シリコン層を形成する工程
と、 前記単結晶シリコン層上に、第２の酸化膜を形成する工
程と、 前記第２の酸化膜上に窒化膜を形成する工程と、 前記単結晶シリコン層に第１導電型の不純物イオンを注
入し、第１導電型層を形成する工程と、 バイポーラトランジスタ形成予定領域以外の領域の前記
窒化膜を除去する工程と、 前記バイポーラトランジスタ形成予定領域以外の領域の
前記第２の酸化膜、および前記第１導電型層を除去する
工程と、 前記バイポーラトランジスタ形成予定領域以外で、前記
窒化膜上面の高さを越えるまで、前記第１の酸化膜、お
よび前記窒化膜上に、絶縁膜を形成する工程と、 前記窒化膜及び前記絶縁膜を前記窒化膜が除去し尽くさ
れるまで表面を除去する工程と、 前記第１導電型層中のエミッタ部形成予定領域に選択的
に第１導電型の不純物イオンを注入し、エミッタ部を形
成する工程と、 前記エミッタ部上方に該当する前記第２の酸化膜上、お
よび前記絶縁膜上の一部に第３の酸化膜を形成する工程
と、 前記第３の酸化膜の側壁に側壁絶縁膜を形成する工程
と、 前記側壁絶縁膜下部及び第３の酸化膜下部以外の前記バ
イポーラトランジスタ形成予定領域中の前記第２の酸化
膜を除去し、前記第１導電型層表面を露出する工程と、 前記露出した第１導電型層表面上に、第２の単結晶シリ
コン層を、少なくとも前記第３の酸化膜表面以上まで形
成する工程と、 前記第２の単結晶シリコン層表面に第４の酸化膜を形成
する工程と、 前記側壁絶縁膜、および前記側壁絶縁膜下部の前記第２
の酸化膜を選択的除去手段により除去し、前記第１導電
型層表面を露出する工程と、 露出した前記第１導電型層表面に、第２導電型の不純物
イオンを選択的に注入し、ベース部を前記第１導電型層
中に形成する工程と、 第１導電型の不純物を選択的に前記第２の単結晶シリコ
ン層にイオン注入して、前記ベース部、前記エミッタ部
以外の前記第１導電型層、および前記第２の単結晶シリ
コン層をコレクタ部として形成する工程と、 前記コレクタ部周辺に配置され、前記ベース部と接続す
る外部ベース領域を形成する工程とを具備する半導体装
置の製造方法。 - 【請求項２】半導体基板上の絶縁膜と、 前記絶縁膜上に形成されたエミッタ部と、 前記絶縁膜上に設けられ、前記エミッタ部にほぼ同一の
膜厚で隣接するベース部と、 前記絶縁膜上に設けられ、前記ベース部にほぼ同一の膜
厚で隣接する第１のコレクタ部およびこのコレクタ部上
に形成された第２のコレクタ部を有することを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24083299A JP2001068478A (ja) | 1999-08-27 | 1999-08-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24083299A JP2001068478A (ja) | 1999-08-27 | 1999-08-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001068478A true JP2001068478A (ja) | 2001-03-16 |
Family
ID=17065368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24083299A Pending JP2001068478A (ja) | 1999-08-27 | 1999-08-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001068478A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102280451A (zh) * | 2010-06-13 | 2011-12-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法 |
-
1999
- 1999-08-27 JP JP24083299A patent/JP2001068478A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102280451A (zh) * | 2010-06-13 | 2011-12-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |