JPH02220458A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02220458A JPH02220458A JP4111089A JP4111089A JPH02220458A JP H02220458 A JPH02220458 A JP H02220458A JP 4111089 A JP4111089 A JP 4111089A JP 4111089 A JP4111089 A JP 4111089A JP H02220458 A JPH02220458 A JP H02220458A
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Landscapes
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は素子間分離構造を有する半導体装置の製造方法
に関する。
に関する。
［従来の技術］
半導体装置における素子間分離構造で近時最も利用され
ている方法として、ＬＯＣＯＳ （ｌｏｃａｌｏｘｉｄ
ａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法がある。このし
０ＣＯ８法は厚いシリコン酸化膜を素子間に選択的に成
長させて分離するものであり、第３図はこのＬＯＣＯＳ
法をエピタキシャルシリコン層を有する半導体装置に適
用した場合の構造を示す。
ている方法として、ＬＯＣＯＳ （ｌｏｃａｌｏｘｉｄ
ａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法がある。このし
０ＣＯ８法は厚いシリコン酸化膜を素子間に選択的に成
長させて分離するものであり、第３図はこのＬＯＣＯＳ
法をエピタキシャルシリコン層を有する半導体装置に適
用した場合の構造を示す。
例えば、Ｐ型半導体基板３１の主表面に選択的にＰ＋型
埋込層３２を形成し、更にＮ型エピタキシャル層３３を
全面に成長させる０次いで、Ｐ１型絶縁領域３４をＮ型
エピタキシャル９１３２層３３の表面からＰ＋型埋込層
３２に接する迄の深さで選択的に形成する。その後、絶
縁性のシリコン酸化膜３５を素子間分離領域の全域に形
成する。
埋込層３２を形成し、更にＮ型エピタキシャル層３３を
全面に成長させる０次いで、Ｐ１型絶縁領域３４をＮ型
エピタキシャル９１３２層３３の表面からＰ＋型埋込層
３２に接する迄の深さで選択的に形成する。その後、絶
縁性のシリコン酸化膜３５を素子間分離領域の全域に形
成する。
上述の素子量分ｌｌｌ１構造は、比較的厚い絶縁シリコ
ン酸化膜３５を使用しているため、配線容量は小さく、
また、各素子とは絶縁シリコン酸化膜３５でのみ接して
いるため、寄生容量も小さい、このため、この素子間分
離構造により高速の半導体装置が得られる。
ン酸化膜３５を使用しているため、配線容量は小さく、
また、各素子とは絶縁シリコン酸化膜３５でのみ接して
いるため、寄生容量も小さい、このため、この素子間分
離構造により高速の半導体装置が得られる。
［発明が解決しようとする課題］
しかしながら、上述した従来の素子間分離ｔｆｆ造にお
いては、Ｐ＋型埋込層３２とＰ＋型絶縁領域３４とが接
した状態で素子間の分離を行っているため、Ｐ＋型絶縁
領域３４を形成するときのＰ“型埋込層３２に対する位
置合わせのずれ又はＰ＋型埋込層３２とＰ＋型絶縁領域
３４の不純物拡散工程における処理条件のバラツキによ
り、Ｐ＋型埋込層３２とＰ＋型絶縁領域３４とが接触し
ないか、又は接触が不十分になりやすい。このため、絶
縁耐圧不足又は低電流でのリークの増大が発生するとい
う欠点がある。
いては、Ｐ＋型埋込層３２とＰ＋型絶縁領域３４とが接
した状態で素子間の分離を行っているため、Ｐ＋型絶縁
領域３４を形成するときのＰ“型埋込層３２に対する位
置合わせのずれ又はＰ＋型埋込層３２とＰ＋型絶縁領域
３４の不純物拡散工程における処理条件のバラツキによ
り、Ｐ＋型埋込層３２とＰ＋型絶縁領域３４とが接触し
ないか、又は接触が不十分になりやすい。このため、絶
縁耐圧不足又は低電流でのリークの増大が発生するとい
う欠点がある。
本発明はかかる問題点に鑑みてなされたものであって、
埋込層とその上に形成される不純物層とが確実に接続さ
れるようにして、絶縁耐圧の不足及び低電流でのリーク
の増大を防止することができ、トランジスタ特性が優れ
た半導体装置を製造することができる半導体装置の製造
方法を提供することを目的とする。
埋込層とその上に形成される不純物層とが確実に接続さ
れるようにして、絶縁耐圧の不足及び低電流でのリーク
の増大を防止することができ、トランジスタ特性が優れ
た半導体装置を製造することができる半導体装置の製造
方法を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体装置の製造方法は、第１導電型半導
体基板の主表面に第１導電型埋込層を形成する工程と、
前記第１導電型半導体基板上に第２導電型エピタキシャ
ル層を形成する工程と、前記第２導電型エピタキシャル
層の表面における前記第１導電型埋込層に整合する位置
に溝を形成する工程と、前記溝の底面から前記第２導電
エピタキシャル層内に第１導電型不純物層を形成する工
程と、前記第１導電型不純物層を含む所定の領域に酸化
膜層を形成する工程とを有することを特徴とする。
体基板の主表面に第１導電型埋込層を形成する工程と、
前記第１導電型半導体基板上に第２導電型エピタキシャ
ル層を形成する工程と、前記第２導電型エピタキシャル
層の表面における前記第１導電型埋込層に整合する位置
に溝を形成する工程と、前記溝の底面から前記第２導電
エピタキシャル層内に第１導電型不純物層を形成する工
程と、前記第１導電型不純物層を含む所定の領域に酸化
膜層を形成する工程とを有することを特徴とする。
［作用］
本発明においては、第１導電型埋込層と第１導電型不純
物層とにより絶縁分離領域が形成される。
物層とにより絶縁分離領域が形成される。
この場合に、第１導電型不純物層を形成すべき領域に予
め溝を形成するから、第１導電型埋込層と、この第１導
電型不純物層を形成すべき領域の表面との間の距離が短
くなり、この領域に第１導電型不純物層を形成すること
により、第１導電型不純物層と第１導電型埋込層とは確
実に接触する。従って、絶縁耐圧の不足及び低電流リー
クの発生を防止することができる。
め溝を形成するから、第１導電型埋込層と、この第１導
電型不純物層を形成すべき領域の表面との間の距離が短
くなり、この領域に第１導電型不純物層を形成すること
により、第１導電型不純物層と第１導電型埋込層とは確
実に接触する。従って、絶縁耐圧の不足及び低電流リー
クの発生を防止することができる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図（ａ）乃至（ｄ）は本発明の実施例方法を工程順
に示す断面図である。
に示す断面図である。
第１図（ａ）に示すように、第１導電型として、例えば
、Ｐ型の半導体基板１１の主表面に選択的にＰ１型埋込
層１２を形成し、更にＮ型エピタキシャル９９３２層１
３を全面に形成する０次いで、Ｎ型エピタキシャル９９
３２層１３の表面を１００乃至１０００人の厚さで酸化
して、シリコン酸化膜１５ａを一様に形成した後、その
シリコン酸化膜１５ａの表面に耐酸化性の膜として、例
えば、窒化シリコン膜１４を堆積させる。
、Ｐ型の半導体基板１１の主表面に選択的にＰ１型埋込
層１２を形成し、更にＮ型エピタキシャル９９３２層１
３を全面に形成する０次いで、Ｎ型エピタキシャル９９
３２層１３の表面を１００乃至１０００人の厚さで酸化
して、シリコン酸化膜１５ａを一様に形成した後、その
シリコン酸化膜１５ａの表面に耐酸化性の膜として、例
えば、窒化シリコン膜１４を堆積させる。
次に、Ｐ＋型埋込層１２の直上域の窒化シリコン膜１４
をフォトリソグラフィー技術により選択的にエツチング
して除去し、その後、この窒化シリコン膜１４をマスク
として熱酸化を施すことにより、窒化シリコン１１４の
開口部に厚い素子分離シリコン酸化膜１５を形成する。
をフォトリソグラフィー技術により選択的にエツチング
して除去し、その後、この窒化シリコン膜１４をマスク
として熱酸化を施すことにより、窒化シリコン１１４の
開口部に厚い素子分離シリコン酸化膜１５を形成する。
この素子分離シリコン酸化膜１５の下縁はエピタキシャ
ルシリコン層１３の素子形成領域における表面よりもｄ
だけ深い位置にある。
ルシリコン層１３の素子形成領域における表面よりもｄ
だけ深い位置にある。
次に、第１図（ｂ）に示すように、シリコン酸化膜１５
を弗酸等を使用した湿式エツチングにより除去し、シリ
コン酸化膜１５が占めていた領域に溝１８を形成する。
を弗酸等を使用した湿式エツチングにより除去し、シリ
コン酸化膜１５が占めていた領域に溝１８を形成する。
その後、窒化シリコン膜１４をマスクにしてイオン打ち
込み法等によりボロン等のＰ型不純物をＮ型エピタキシ
ャルシリコ７層１３内にドーピングして、Ｐ＋型絶縁領
域１６を形成する。
込み法等によりボロン等のＰ型不純物をＮ型エピタキシ
ャルシリコ７層１３内にドーピングして、Ｐ＋型絶縁領
域１６を形成する。
次いで、第１図（Ｃ）に示すように、？ｌ！１１８にお
けるエピタキシャルシリコン層１３の表面へ損傷を与え
ない程度にこの表面を約１００乃至１０００人の厚さで
薄く酸化して酸化膜１９を形成する０次に、フォトリソ
グラフィー技術により選択的に窒化シリコン膜１４をエ
ツチングすることにより、所望の素子間分離領域の窒化
シリコン膜１４を除去し、この領域に開口１４ａを形成
する。
けるエピタキシャルシリコン層１３の表面へ損傷を与え
ない程度にこの表面を約１００乃至１０００人の厚さで
薄く酸化して酸化膜１９を形成する０次に、フォトリソ
グラフィー技術により選択的に窒化シリコン膜１４をエ
ツチングすることにより、所望の素子間分離領域の窒化
シリコン膜１４を除去し、この領域に開口１４ａを形成
する。
その後、第１図（ｄ）に示すように、残存した窒化シリ
コン膜１４をマスクとして熱酸化を施すことにより、０
．５乃至１，５μｍの厚さの絶縁シリコン酸化膜１７を
形成する。また、この熱酸化工程で、Ｐ＋型絶縁領域１
６は更に下方に拡散し、Ｐ＋型埋込層１２に接触し、Ｐ
＋型絶縁領域１６の下縁部はＰ′−型埋込層１２の上縁
部と重なる。
コン膜１４をマスクとして熱酸化を施すことにより、０
．５乃至１，５μｍの厚さの絶縁シリコン酸化膜１７を
形成する。また、この熱酸化工程で、Ｐ＋型絶縁領域１
６は更に下方に拡散し、Ｐ＋型埋込層１２に接触し、Ｐ
＋型絶縁領域１６の下縁部はＰ′−型埋込層１２の上縁
部と重なる。
！＆後に、窒化シリコン膜１４をエツチングにより除去
することにより、素子間分離構造が完成する。
することにより、素子間分離構造が完成する。
本実施例方法においては、シリコン酸化膜１５の形成時
に、その下縁の深さｄを調節することによって、Ｐ＋型
埋込層１２とＰ＋型絶縁領域１６との接触に十分なマー
ジンを持たすことができ、製造バラツキ等による絶縁耐
圧不足又は低電流でのリークの増大を抑制することがで
き、製造歩留り及び信頼性を向上させることができる。
に、その下縁の深さｄを調節することによって、Ｐ＋型
埋込層１２とＰ＋型絶縁領域１６との接触に十分なマー
ジンを持たすことができ、製造バラツキ等による絶縁耐
圧不足又は低電流でのリークの増大を抑制することがで
き、製造歩留り及び信頼性を向上させることができる。
なお、上記実施例では、溝１８を、素子分離シリコン酸
化膜１５を形成した後それをエツチングして除去するこ
とにより形成したが、例えば、窒化シリコン膜１４をマ
スクにして等方性エツチングによりシリコンエツチング
を施すことによって、溝１８を形成することも可能であ
る。
化膜１５を形成した後それをエツチングして除去するこ
とにより形成したが、例えば、窒化シリコン膜１４をマ
スクにして等方性エツチングによりシリコンエツチング
を施すことによって、溝１８を形成することも可能であ
る。
本発明はバイポーラトランジスタと相補型ＭＯＳトラン
ジスタとが複合された所謂Ｂ ｉ−０ＭＯ８構造におけ
る素子間分離に適用するのに極めて有効である。
ジスタとが複合された所謂Ｂ ｉ−０ＭＯ８構造におけ
る素子間分離に適用するのに極めて有効である。
第２図は、本発明の実施例をＢ ｉ−０ＭＯ８構造のＮ
チャネルＭＯＳ）ランジスタ２１及びバイポーラトラン
ジスタ２２を絶縁分離するのに適用した例を示す断面図
である。第２図において第１図と同一物には同一符号を
付しである。なお、Ｂ、Ｅ、Ｃはバイポーラトランジス
タ２２の夫々ベース、エミッタ、コレクタ電極、Ｄ、Ｇ
、ＳはＮチャネルＭＯＳトランジスタ２１の夫々ドレイ
ン、ゲート、ソース電極である。ＮチャネルＭＯＳ）ラ
ンジスタ２１のＰ型ウェル領域２３におけるＬｏｃｏｓ
近傍部分２４においては、絶縁シリコン酸化膜１７の形
成時にＰ型不純物がシリコン酸化膜１７に吸収されるた
めに、Ｐ型不純物濃度が低くなりやすい、このため、寄
生トランジスタ効果が発生しやすくなり、ＮチャネルＭ
ＯＳトランジスタ２１の特性が悪化する。
チャネルＭＯＳ）ランジスタ２１及びバイポーラトラン
ジスタ２２を絶縁分離するのに適用した例を示す断面図
である。第２図において第１図と同一物には同一符号を
付しである。なお、Ｂ、Ｅ、Ｃはバイポーラトランジス
タ２２の夫々ベース、エミッタ、コレクタ電極、Ｄ、Ｇ
、ＳはＮチャネルＭＯＳトランジスタ２１の夫々ドレイ
ン、ゲート、ソース電極である。ＮチャネルＭＯＳ）ラ
ンジスタ２１のＰ型ウェル領域２３におけるＬｏｃｏｓ
近傍部分２４においては、絶縁シリコン酸化膜１７の形
成時にＰ型不純物がシリコン酸化膜１７に吸収されるた
めに、Ｐ型不純物濃度が低くなりやすい、このため、寄
生トランジスタ効果が発生しやすくなり、ＮチャネルＭ
ＯＳトランジスタ２１の特性が悪化する。
しかしながら、本実施例では、ＬＯＧＯ３近傍部分２４
のＰ型不純物濃度が高い状態を維持するために、絶縁シ
リコン酸化膜１７を薄く形成しても、バイポーラトラン
ジスタ２２部分の絶縁耐圧を確保できる。従って、寄生
トランジスタ効果が発生し難いＢ １−ＣＭＯＳ構造を
得ることができる。
のＰ型不純物濃度が高い状態を維持するために、絶縁シ
リコン酸化膜１７を薄く形成しても、バイポーラトラン
ジスタ２２部分の絶縁耐圧を確保できる。従って、寄生
トランジスタ効果が発生し難いＢ １−ＣＭＯＳ構造を
得ることができる。
［発明の効果］
以上説明したように、本発明は第１導電型不純物層の形
成に先立って溝を設けるから、第１導電型不純物層と第
１導電型埋込層との間の距離が短くなるので第１導電型
不純物層は確実に第１導電型埋込層に接触する。このた
め、絶縁耐圧不足及び低電流でのリークの増大が防止さ
れる。従って、本発明をＢ １−ＣＭＯＳ構造の素子分
離に適用すると、ＮチャネルＭＯＳトランジスタの特性
の劣化を防止できるという効果がある。
成に先立って溝を設けるから、第１導電型不純物層と第
１導電型埋込層との間の距離が短くなるので第１導電型
不純物層は確実に第１導電型埋込層に接触する。このた
め、絶縁耐圧不足及び低電流でのリークの増大が防止さ
れる。従って、本発明をＢ １−ＣＭＯＳ構造の素子分
離に適用すると、ＮチャネルＭＯＳトランジスタの特性
の劣化を防止できるという効果がある。
第１図（ａ）乃至（ｄ）は本発明の実施例方法を工程順
に示す断面図、第２図は本発明の実施例を適用したＢ
ｉ−ＣＭＯＳ構造を示す断面図、第３図は従来の素子分
離構造を示す断面図である。 １１；Ｐ型半導体基板、１２；Ｐ＋型埋込層、１３；Ｎ
型エピタキシャルシリコン層、１４：窒化シリコン膜、
１５；素子分離シリコン酸化膜、１６；Ｐ＋型絶縁領域
、１７；絶縁シリコン酸化膜、１８；溝
に示す断面図、第２図は本発明の実施例を適用したＢ
ｉ−ＣＭＯＳ構造を示す断面図、第３図は従来の素子分
離構造を示す断面図である。 １１；Ｐ型半導体基板、１２；Ｐ＋型埋込層、１３；Ｎ
型エピタキシャルシリコン層、１４：窒化シリコン膜、
１５；素子分離シリコン酸化膜、１６；Ｐ＋型絶縁領域
、１７；絶縁シリコン酸化膜、１８；溝
Claims (1)
- （１）第１導電型半導体基板の主表面に第１導電型埋込
層を形成する工程と、前記第１導電型半導体基板上に第
２導電型エピタキシャル層を形成する工程と、前記第２
導電型エピタキシャル層の表面における前記第１導電型
埋込層に整合する位置に溝を形成する工程と、前記溝の
底面から前記第２導電型エピタキシャル層内に第１導電
型不純物層を形成する工程と、前記第１導電型不純物層
を含む所定の領域に酸化膜層を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4111089A JPH02220458A (ja) | 1989-02-21 | 1989-02-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4111089A JPH02220458A (ja) | 1989-02-21 | 1989-02-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02220458A true JPH02220458A (ja) | 1990-09-03 |
Family
ID=12599339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4111089A Pending JPH02220458A (ja) | 1989-02-21 | 1989-02-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02220458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100252559B1 (ko) * | 1995-12-18 | 2000-04-15 | 가네꼬 히사시 | 반도체장치 및 그제조방법 |
-
1989
- 1989-02-21 JP JP4111089A patent/JPH02220458A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100252559B1 (ko) * | 1995-12-18 | 2000-04-15 | 가네꼬 히사시 | 반도체장치 및 그제조방법 |
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