JPS6410105B2 - - Google Patents

Info

Publication number
JPS6410105B2
JPS6410105B2 JP54081384A JP8138479A JPS6410105B2 JP S6410105 B2 JPS6410105 B2 JP S6410105B2 JP 54081384 A JP54081384 A JP 54081384A JP 8138479 A JP8138479 A JP 8138479A JP S6410105 B2 JPS6410105 B2 JP S6410105B2
Authority
JP
Japan
Prior art keywords
region
emitter
collector
layer
polycrystalline silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54081384A
Other languages
English (en)
Other versions
JPS567463A (en
Inventor
Hideki Yasuoka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP8138479A priority Critical patent/JPS567463A/ja
Priority to DE19803023616 priority patent/DE3023616A1/de
Publication of JPS567463A publication Critical patent/JPS567463A/ja
Priority to US06/691,061 priority patent/US4616405A/en
Publication of JPS6410105B2 publication Critical patent/JPS6410105B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/01—Bipolar transistors-ion implantation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/011—Bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は半導体領域の一主面に形成されたエミ
ツタ及びコレクタ領域を有する半導体装置及びそ
の製造方法に関し、特にエミツタ及びコレクタ領
域が同一主面に互いに近接して設けられている横
型トランジスタ及び該横型トランジスタと絶縁ゲ
ート型電界効果トランジスタとが同一基板に形成
されている半導体集積回路装置等の半導体装置及
びその製造方法に関する。
従来エミツタ及びコレクタ領域が同一主面に形
成されている横型トランジスタとしては実用新案
公報昭46−21934号に示されているようにエミツ
タ電極が絶縁保護膜を介してエミツタ領域とコレ
クタ領域間のベース領域の大部分を覆うという構
造が提案されている。この構造は上記ベース領域
の大部分を覆うエミツタ電極によりエミツタから
ベース領域に注入されたキヤリアの表面再結合を
少なくしようというものである。
しかし、実際に上記したような構造で素子を製
造した場合ベース領域の大部分を覆うエミツタ電
極とコレクタ電極とが非常に近接するためコレク
タ領域の幅を広げつまりコレクタ領域の面積を大
きくして該コレクタ領域に接続されるコレクタ電
極と上記ベース領域の大部分を覆うエミツタ電極
とが接触しないようにしなければならない。従つ
て上記のようにコレクタ領域の面積を大きくしな
ければならないため横型トランジスタの寸法を小
さくすることできず特に他の半導体素子と同一基
板に製造するような場合集積度を小さくすること
ができず上記した実用新案公報で提案された横型
トランジスタは大きな欠点を有している。
本発明の目的は上記した欠点を解決した新規な
横型トランジスタを提供することにある。
本発明の要旨は、半導体基体主面一部内におい
て互いに離間し、ソースおよびドレインとして設
けられた一対の第１半導体領域と、それら第１半
導体領域にそれぞれ独立して接続されている第１
電極と、その第１半導体領域にまたがつて半導体
基体主面上に位置したゲート電極とからなる絶縁
ゲート型電界効果トランジスタと、 半導体基体主面他部内において互いに離間し、
エミツタおよびコレクタとして設けられた一対の
第２半導体領域と、その第２半導体領域間にまた
がつて半導体基体主面上に絶縁膜を介して形成さ
れた上記ゲート電極と同一材料からなる膜と、上
記一対の第２半導体領域にそれぞれ独立して接続
されている第２電極とからなる横型トランジスタ
とを有し、上記エミツタとしての第２半導体領域
に接続されている第２電極と上記膜とが電気的に
接続されてなることを特徴とする半導体装置にあ
る。
次に本発明の一実施例に従つた横型トランジス
タを第１図及び第２図を基に説明する。第１図は
本発明の一実施例に従つた横型トランジスタの平
面図であり、９はp+型のエミツタ領域、１０は
上記エミツタ領域９に近接してかつそれを取り囲
むリング状のp+型のコレクタ領域、２はn-型の
エピタキシヤル層からなるベース領域であり８は
上記エミツタ領域９に接続されたエミツタ電極、
７は上記コレクタ領域１０に接続されたコレクタ
電極、５は上記ベース領域２に接続されたベース
電極である。又、第２図は上記平面図で示した横
型トランジスタをＸ−X′で切断した断面を示す
断面図であり、１はｐ型基板、２は上基基板１上
に形成されたn-型エピタキシヤル層、１１は上
記エピタキシヤル層を複数の島領域に分離する
p+型アイソレーシヨン領域、１２は上記ｐ型基
板中に埋め込まれた埋め込み領域、９は上記エピ
タキシヤル層２の一主面に形成された約５×1018
〜1022／cm3の濃度を有するエミツタ領域、１０は
同じくエピタキシヤル層２の一主面に形成されか
つ上記エミツタ領域に近接してそれを取り囲むよ
うに形成された約５×1018〜1022／cm3の濃度を有
するコレクタ領域、３は上記エピタキシヤル層の
一主面上に形成された厚さ約1μの酸化物シリコ
ンで少くとも上記エミツタ領域９とコレクタ領域
１０間のベース領域上に形成され位置している部
分３′と、上記エミツタ領域及びコレクタ領域１
０が形成されている箇所以外の上記一主面上を覆
う部分とからなる。６は上記酸化物シリコン３上
に形成され上記エミツタ領域９とコレクタ領域１
０との間のベース領域となるエピタキシヤル層２
上を覆う不純物がドープされた厚さ約5000Åの多
結晶シリコン層で、エミツタ領域９及びコレクタ
領域１０間のベース領域上にリング状に形成され
位置している、４は上記多結晶シリコン層６表面
及び酸化物シリコン３表面に形成された厚さ約
5000Å〜1μ程度のリンガラス膜、５は上記ベー
ス領域２に接続されるベース電極、７はコレクタ
領域１０に接続されるコレクタ電極、８はエミツ
タ領域９に接続されるエミツタ電極で少くともそ
の一部が上記不純物がドープされた多結晶シリコ
ン層６に接続部１４において接続されている。上
記エミツタ電極８はエミツタ領域９とコレクタ領
域１０との間のベース領域２上を覆う必要はなく
上記多結晶シリコン層６が上記ベース領域上を覆
つているため該多結晶シリコン層６の少くとも一
箇所に接続していれば良い。又、上記酸化物シリ
コン３はエミツタ領域９とコレクタ領域１０との
間のベース領域２上に位置する酸化物シリコン
３′と、上記エミツタ領域９及びコレクタ領域１
０が形成されているエピタキシヤル層の一主面以
外の上記エピタキシヤル層上を覆う酸化物シリコ
ンとからなり上記両者ともその厚さはそれぞれ約
1μ程度であり両者の厚さは実質的に同じである。
上記したような本発明に従つた横型トランジス
タによれば従来技術のようにエミツタ電極をベー
ス領域上に該ベース領域全体を覆うように形成す
る必要がないため、エミツタ電極とコレクタ電極
とはそれほど近接しない従つて従来技術のように
コレクタ領域の幅を広げてコレクタ電極とエミツ
タ電極との接触を防ぐというようなことをする必
要がなくなる。従つて従来よりもコレクタ領域の
面積を小さくすることができよつて該トランジス
タの寸法を小さくすることができ、特に半導体集
積回路装置として形成する場合集積度を向上させ
ることができる。
又、コレクタ領域はエミツタ領域を取り囲むよ
うにリング状に形成されているため、上記コレク
タ領域へ接続するコレクタ電極を上記多結晶シリ
コンとエミツタ電極とが接続される接続箇所１４
側とは反対側に位置する部分のコレクタ領域に接
続することによりエミツタ電極とコレクタ電極と
はより離間し、上記した効果がより増大する。さ
らに、エミツタ領域とコレクタ領域間の半導体領
域上にはリング状の多結晶シリコン層が、上記エ
ミツタ領域とコレクタ領域間を完全に覆つている
ため、かつ上記多結晶シリコン層にエミツタ電極
が接続されているため上記エミツタ領域とコレク
タ領域間つまりベース領域上の電位がエミツタ電
位で固定され酸化物シリコンとシリコン界面の電
荷、酸化物シリコン中の可動電荷、酸化物シリコ
ン上の可動電荷等を上記多結晶シリコン層により
固定することができ上記可動電荷によりトランジ
スタ動作時エミツタ領域からベース領域に注入さ
れたキヤリアの変動及びキヤリアの表面再結合等
を防ぐことができ横型トランジスタの電流利得の
向上、雑音特性の向上及び経時劣化の防止等すぐ
れた効果を得ることができる。又、第２図に示し
たようにn+型の埋込み領域１２がエミツタ及び
コレクタ領域下に存在するため、エミツタ領域か
らのｐ型基板方向へのキヤリアの注入が上記N+
埋め込み層により制限あるいは無くすことができ
るため、ｐ型基板方向への無効電流を減少又は無
くすことができより一層電流利得を向上させるこ
とができる。又、コレクタ領域がエミツタ領域を
リング状に取り囲んでいるためエミツタの周辺長
を有効に使用することができエミツタ領域からの
キヤリアをむだなく効率良くコレクタ領域で集め
ることができさらにより一層電流利得を向上させ
ることができる。
次に上記本発明の一実施例に従つた横型トラン
ジスタとシリコンゲート型電界効果トランジスタ
（以下SiゲートMOSと称す）とを同一基板に形成
した半導体集積回路装置を第３図及び第４図を基
に説明する。
尚、第１図及び第２図と同一箇所は同一番号で
示した。第３図は、左側に本発明に従つた横型ト
ランジスタを右側にｐチヤンネルのSiゲート
MOSを含む半導体集積回路装置の平面図である。
同図において左側の横型トランジスタについて
は、先に説明した第１図と同じであり第１図と同
一番号で示してある。右側のSiゲートMOSにお
いては、２３はp+型のソース領域を、２４はp+
型のドレイン領域を示し、２１及び２２は上記ソ
ース及びドレイン領域に接続されたソース電極、
及びドレイン電極を示す。第４図は上記第３図に
示した装置をＸ−X′で切断したところを示す断
面図である。同図において、第２図と同じ箇所は
第２図と同じ番号で示し又、その箇所の説明は先
に述べた通りである。ｐ型基板１上にn-型のエ
ピタキシヤル層２が形成されており該エピタキシ
ヤル層２とｐ型基板の間にはn+型の埋め込み領
域１２，１５がある。上記エピタキシヤル層２は
p+型のアイソレーシヨン領域１１によつて上記
埋め込み領域１２，１５をそれぞれ含む複数の島
領域３０，３１に分離されている。上記複数の島
領域３０，３１にそれぞれPNP型の横型トラン
ジスタとｐチヤンネルのSiゲートMOSとが形成
されている。n+埋め込み領域１２がある島領域
３０にはエミツタ領域９に近接して該エミツタ領
域９を取り囲むリング状のコレクタ領域１０があ
り、上記エミツタ及びコレクタ領域とも上記島領
域３０の一主面に形成されている。上記エミツタ
領域とコレクタ領域の間のベース領域４（ピタキ
シヤル層）上には酸化物シリコン３′を介して上
記ベース領域上全部を覆う多結晶シリコン層６が
形成されている。上記多結晶シリコン層の一部は
上記エミツタ領域９に接続されたエミツタ電極８
と接続部１４において接続されている。酸化物シ
リコンは島領域３０の一主面に形成され上記エミ
ツタ、コレクタ領域間に位置する酸化物シリコン
３′及び上記エミツタ、コレクタ領域が形成され
ている一主面以外の一主面上（つまりフイールド
酸化膜）に位置している酸化物シリコン３とから
なり、それらは互いに実質的に同一の厚さを有し
ている。又、n+埋め込み領域１５がある島領域
３１にはその一主面にソース領域２３とドレイン
領域２４とが形成されており、上記２つの領域間
の島領域３１上にはゲート酸化物シリコン２６が
ある。該ゲート酸化物シリコン２６上にはゲート
多結晶シリコン層２５が形成されている。上記ソ
ース領域２３及びドレイン領域２４が形成されて
いる島領域の一主面上に酸化物シリコン３（フイ
ールド酸化膜）が形成されている。
上記した構造において、横型トランジスタのベ
ース領域上に位置する多結晶シリコン層６とSiゲ
ートMOSのゲート部の多結晶シリコン層とは同
一の多結晶シリコン層で形成されている。又、横
型トランジスタのベース領域上の酸化物シリコン
３′の厚さはSiゲートMOSのゲート酸化物シリコ
ン２６の厚さよりも大きな厚さを有している。上
記のような構造においても横型トランジスタは先
に述べたような効果を生じ又、SiゲートMOSは
ソース及びドレイン領域下にn+型埋め込み領域
を有しているためｐ型基板方向への無効電流を減
少させることができ上記MOSの特性を一段と向
上させることができる。又、横型トランジスタの
寸法を小さくできるため集積密度のより向上した
半導体集積回路装置とすることができる。
次に上記第３，４図に示した実施例の半導体装
置の製造方法を第５図に基き以下に示す。まず第
５図ａに示すようにn+型埋め込み領域１２，１
５を有するｐ型基板１上にn-型のエピタキシヤ
ル層２を形成し、該エピタキシヤル層２をp+型
領域１１により複数の島領域３０，３１に分離す
る。そして上記エピタキシヤル層２の一主面上に
厚さ約1μの酸化物シリコン３を形成する。次に
第５図ｂに示すように上記島領域３１上の酸化物
シリコン２を選択的にエツチしそのエツチ部にゲ
ート酸化物シリコンとなる厚さ約500〜1500Åの
新たな酸化物シリコン２６を形成する。そして同
図ｃのように上記酸化物シリコン３及び２６上に
厚さ約1μの多結晶シリコン層６を形成する。そ
してｄに示すように島領域３０の横型トランジス
タのエミツタ及びコレクタ領域が形成される一主
面上の多結晶シリコン６を選択的にエツチング除
去し、さらに上記エツチング時除去せずに残した
多結晶シリコン６をマスクとして、酸化物シリコ
ン３を選択的にエツチング除去する。次にｅで示
したように島領域３１のソース及びドレイン領域
が形成される一主面上の多結晶シリコン６を選択
的に除去し、さらに上記エツチング時除去せずに
残した多結晶シリコン２５をマスクとして酸化物
シリコン３を選択的に除去する。そしてｆに示す
ように上記酸化シリコン３が除去された箇所を通
して島領域３０及び３１中にボロンを拡散し、不
純物濃度が５×1018〜1022／cm3のp+型エミツタ領
域９、コレクタ領域１０、ソース領域２３、及び
ドレイン領域２４をそれぞれ同時に形成する。そ
の時、多結晶シリコン層６及び２５にも上記ボロ
ンがドープされ該多結晶シリコン層は良導電体と
なる。又、多結晶シリコン層６及び２５表面は酸
化され、その表面は約5000Åの厚さの酸化物シリ
コンとなる、これにより上記多結晶シリコン層６
及び２５の厚さは約5000Åとなる。又、上記拡散
によつて形成されたエミツタ領域９、コレクタ領
域１０、ソース領域２３及びドレイン領域２４表
面上にも数1000Åの厚さの酸化物シリコンが形成
される。次に第５図ｇに示すように、島領域３０
のベースコンタクト部の酸化物シリコン３を選択
的に除去しその除去部を通して上記島領域３０中
にリンを拡散し、５×1019〜1021／cm3の濃度を有
するn+型ベースコンタクト領域を形成する。さ
らに同図ｈのようにエミツタ領域９、コレクタ領
域１０、ベースコンタクト領域、ソース領域２
３、ドレイン領域２４上の酸化物シリコンを選択
的にエツチして、上記それぞれの領域とアルミ配
線との接続部２０を形成する。このとき島領域３
０上の多結晶シリコンつまりエミツタ領域９とコ
レクタ領域１０間のベース領域上を覆つている多
結晶シリコン６表面の酸化物シリコンも選択的に
除去して接続部１４を形成する。次にｉに示すよ
うに、厚さ約5000Å〜1μ程度のリンガラス膜４
を上記酸化物シリコン３上全面に形成し、上記し
たコンタクト部上のリンガラス膜を選択的に除去
する。そしてｊに示すように上記コンタクト部に
アルミを蒸着し、該蒸着されたアルミを選択的に
エツチング除去することにより複数のアルミ電極
を形成する。２１，２２はそれぞれソース、ドレ
イン電極、８，７，５はそれぞれエミツタ、コレ
クタ、ベース電極である。上記エミツタ電極８は
上記接続部１４において多結晶シリコン層６に接
続している。つまり上記した複数の電極は同一工
程で形成される。
上記した本発明に従つた製法によれば、横型ト
ランジスタとMOS型トランジスタとが同一基板
に形成された半導体集積回路装置を製造する上で
以下のような効果を有する。第５図ｃの工程で形
成した多結晶シリコン層を横型トランジスタのベ
ース領域上を覆う多結晶シリコン層６とシリコン
ゲートMOSのゲート部の多結晶シリコン層２５
として形成できるため、言い換えるとSiゲート
MOSのSiゲート形成用の多結晶シリコン層を横
型トランジスタにも適用できるため横型トランジ
スタを容易に製造でき又、上記多結晶シリコン層
をむだなく有効に活用できる。
さらに、SiゲートMOSのソース、ドレイン領
域形成時、横型トランジスタのエミツタ、コレク
タ領域も同時に形成できるため、さらに横型トラ
ンジスタを容易に製造できる。
上記したように本発明に従つた構造の横型トラ
ンジスタをSiゲートMOSと同一基板に製造する
時、特別な工程を必要とするものではないため上
記したように複数の素子が同一基板に形成された
半導体集積回路装置特に、バイポーラ素子と
MOS型素子とが一体になつた集積回路装置を容
易に製造することができかつその製造上非常に有
益となる。
次に横型トランジスタ（ラテラルトランジス
タ）、縦型トランジスタ（バーチカルトランジス
タ）及びコンプリメンタリMOS（Ｃ−MOS）を
同一の半導体基板に製造する場合の製造工程を第
６図ａ乃至ｌを基に述べる。まず第６図ａに示す
ようにn+型埋め込み領域１２，５６，５７を有
するｐ型半導体基板１にn-型エピタキシヤル層
２を形成し該エピタキシヤル層２中に該エピタキ
シヤル層２を複数の島領域５８，５９，６０に分
離する複数のp+型半導体領域１１及び上記島領
域６０の一主面に位置するｐ型ウエル領域４９を
それぞれ形成する。上記ｐ型ウエル領域４９の形
成はイオンインプランテーシヨン技術及び引き伸
し拡散を用いて行えば良く不純物としては「ボロ
ン」を用いる。上記島領域６０のｐ型ウエル領域
４９及び該ウエル領域４９以外の表面の酸化物シ
リコン層３を選択的に除去し該除去部を再酸化す
ることにより厚さ約500〜1500Åのゲート酸化膜
４０，４１を形成する。次に同図ｂに示すように
の上記酸化物シリコン層３及びゲート酸化膜４
０，４１上に厚さ1μの多結晶シリコン層６を形
成する。そして同図ｃに示すように上記多結晶シ
リコン層６を選択的に除去する。さらに第６図ｄ
に示すように上記除去時除去せずに残した多結晶
シリコン層６をマスクとして上記多結晶シリコン
層６下の酸化物シリコン層３及びゲート酸化膜４
０，４１を選択的に除去する。そして同図ｅのよ
うに島領域５９及び６０上の多結晶シリコン層４
４及び４２，４３を残して他の不要な多結晶シリ
コン層６をエツチングにより除去し、かつ上記残
存した多結晶シリコン層４４，４２，４３上及び
酸化物シリコン層３上に酸化物シリコン層４５を
CVD法により形成する。次に同図ｆのように、
ｐ型ウエル領域４９上の酸化物シリコン層のみを
残し他の部分の酸化物シリコン層４５を選択的に
除去し、島領域５８，５９，６０の一主面の所定
箇所を露出し、該露出箇所よりｐ型不純物例えば
ボロンを拡散することにより、不純物濃度が５×
1018〜1022／cm3のバーチカルトランジスタのベー
ス領域４６、ラテラルトランジスタのエミツタ領
域９及びコレクタ領域１０、ｐチヤンネルMOS
のソース領域４７及びドレイン領域４８を島領域
５８，５９，６０に同時にそれぞれ形成する。こ
の時多結晶シリコン層４４及び４２にもボロンが
拡散され該シリコン層４４及び４２は良導電体と
なる。この工程においては上記したようにラテラ
ルトランジスタのエミツタ、コレクタ領域、ｐチ
ヤンネルMOSのソース、ドレイン領域及びバー
チカルトランジスタのベース領域が同一工程で形
成されるため製造工程の短縮という面からは有利
であるが、上記それぞれの領域は全てほぼ同一濃
度の領域となるため上記各素子の特性向上を行う
場合に若干の支障をきたすかもしれない。例えば
バーチカルトランジスタのhfeをより向上したい
場合はベース領域の濃度を上記濃度よりも低くし
たほうが良い。その場合はベース領域４６の形成
工程を上記他の領域形成工程とは別工程にしてそ
の濃度を低く例えば５×1017〜1019／cm3とすれば
良い。次に同図ｇに示すようにｐ型ウエル領域４
９上の酸化物シリコン層４５を残存したままで上
記エミツタ、コレクタ、ソース、ドレイン各領域
が形成された島領域５８，５９，６０及びp+型
領域１１上に厚さ約1500〜5000Åの酸化物シリコ
ン層５０をCVD法により形成する。さらに同図
ｈに示すように上記ｐ型ベース領域４６上、上記
ベース領域以外の島領域５８上、エミツタ領域
９、コレクタ領域１０以外の島領域５９上、ｐ型
ウエル領域４９上の酸化物シリコン層５０及び酸
化物シリコン層４５を選択的に除去する。該除去
はフオトレジスト技術を用いて行う。そして同図
ｉに示すように上記酸化物シリコン層が選択的に
除去された箇所にＮ型の不純物例えば「リン」を
拡散することによりバーチカルトランジスタのコ
レクタ取り出しN+型領域ラテラルトランジスタ
のベース取り出しN+型領域、バーチカルトラン
ジスタのエミツタ領域５３、ｎチヤンネル型
MOSのソース領域５１，ドレイン領域５２をそ
れぞれ形成する。この時、ｐ型ウエル領域上にあ
る多結晶シリコン層４３にも「リン」が拡散され
該シリコン層４３は導電体となる。次に同図ｊに
示すように厚さ約3000〜10000Åのリンガラス膜
５４を上記各島領域上に形成する。そして同図ｋ
に示すようにバーチカルトランジスタのエミツタ
領域５３、ベース領域４６及びコレクタ取り出し
領域上、ラテラルトランジスタのベース取り出し
領域、エミツタ領域９、コレクタ領域１０上、ｐ
チヤンネルMOSのソース領域４７、ドレイン領
域４８、ＮチヤンネルMOSのソース領域５１、
ドレイン領域５２上の酸化物シリコン層５０及び
５４を選択的に除去して各領域からのコンタクト
取り出しのためのコンタクト取り出し用窓開け部
を形成する。このとき島領域５９のラテラルトラ
ンジスタのベース領域上にある多結晶シリコン層
４４上の酸化物層５０及び５４も除去する。そし
て同図ｌに示すように上記コンタクト取り出し用
窓開けが行われた各島領域上にアルミニウム層を
蒸着により形成しその後該アルミニウム層を選択
的に除去して上記バーチカルトランジスタ、ラテ
ラルトランジスタ、ｃ−MOSの各領域及びラテ
ラルトランジスタのベース領域上の多結晶シリコ
ン４４に接続するアルミニウム電極５５を形成す
る。上記ラテラルトランジスタのベース領域上の
多結晶シリコン４４にはラテラルトランジスタの
エミツタ領域９に接続するアルミニウム電極の一
部が接続される。
上記した工程により同一半導体基板中にバーチ
カルトランジスタ、ラテラルトランジスタ、Ｃ−
MOSを形成することができる。
本発明は上記した種々の実施例に限定されるも
のではなく、例えば第１図及び第２図で示した構
造において、コレクタ領域はエミツタ領域の囲り
を取り囲む必要はなく、両領域が互いに平行に近
接して形成されていても良い。又、第７図に示す
ように多結晶シリコン層６とエミツタ電極８とが
接続される接続部１４は、多結晶シリコン層６の
側面であつても良い。さらに多結晶シリコン層６
に接続されるのはエミツタ電極８ではなくコレク
タ電極７でも良い、その時はもちろんエミツタ電
極７と多結晶シリコン層６とは絶縁層等を介して
絶縁しなければならないことは言うまでもない。
さらに多結晶シリコン層６をエミツタ電極又はコ
レクタ電極に接続せず他の一定電位にアルミ配線
等により接続しても良い。さらに、Ｐ型基板１は
サフアイア等の絶縁体を用いても良い。リンガラ
ス膜４は酸化物シリコンでも良い。n+型埋込み
層１２はなくても良いがあつたほうが特性向上の
点でよりよい。又、各領域の導電型が逆の導電型
でも良い。又、酸化物シリコン３の厚さは5000Å
〜1.5μ程度の範囲で自由に設定して良い。又、第
３図及び第４図で示した半導体集積回路装置にお
いて、SiゲートMOSはＮチヤンネル型のMOSで
も良い。この場合はN-型エピタキシヤル層中に
ｐ型ウエル領域を形成しこのｐ型ウエル領域中に
Ｎ型のソース領域及びドレイン領域を形成すると
いう方法で形成すれば良くさらに第４図で示した
ｐチヤンネルSiゲートMOSのようにn+埋込層を
ｐ型ウエル領域下に設けておけば上記ウエル領域
からの空乏層の延びを上記n+埋込層で抑えるこ
とができ、上記ｐ型ウエル領域と基板との間のパ
ンチスルーを防ぎMOSの耐圧を上げることがで
きるというすぐれた効果を持たせることができ
る。さらに、横型トランジスタのエミツタ領域、
コレクタ領域間のベース領域上に存在する多結晶
シリコン層は不純物が添加された多結晶シリコン
層であるが、該シリコン層のかわりにモリブデ
ン、タングステン等の金属層としても良い。
【図面の簡単な説明】
第１図は本発明の一実施例に従つた横型トラン
ジスタの平面図、第２図は上記第１図で示したト
ランジスタの断面図、第３図は本発明の一実施例
に従つた横型トランジスタとシリコンゲート型電
界効果トランジスタとが同一基板に形成された半
導体集積回路装置の平面図、第４図は上記半導体
集積回路装置の断面図、第５図ａ乃至ｊは第３図
及び第４図に示した半導体集積回路装置の製造工
程を示す各工程の断面図、第６図ａ乃至ｌは横型
トランジスタ、縦型トランジスタ、相補型電界効
果トランジスタを同一半導体基板に形成する場合
の製造工程を示す各工程の断面図、第７図は本発
明の他の実施例に従つた横型トランジスタの断面
図である。 ９……エミツタ領域、１０……コレクタ領域、
３，３′，４５，５０……酸化物シリコン、１４
……接続部、６，２５，４４，４２，４３……多
結晶シリコン層、８……エミツタ電極、７……コ
レクタ電極、５……ベース領域、４，５４……リ
ンガラス膜、１２，１５，５６，５７……埋込み
領域、２……エピタキシヤル層、２３，４７，５
１……ソース領域、２４，４８，５２……ドレイ
ン領域、３０，３１，５８，５９，６０……島領
域。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基体主面一部内において互いに離間
    し、ソースおよびドレインとして設けられた一対
    の第１半導体領域と、それら第１半導体領域にそ
    れぞれ独立して接続されている第１電極と、その
    第１半導体領域間にまたがつて半導体基体主面上
    に位置したゲート電極とからなる絶縁ゲート型電
    界効果トランジスタと、 半導体基体主面他部内において互いに離間し、
    エミツタおよびコレクタとして設けられた一対の
    第２半導体領域と、その第２半導体領域間にまた
    がつて半導体基体主面上に絶縁膜を介して形成さ
    れた上記ゲート電極と同一材料からなる膜と、上
    記一対の第２半導体領域にそれぞれ独立して接続
    されている第２電極とからなる横型トランジスタ
    とを有し、上記エミツタとしての第２半導体領域
    に接続されている第２電極と上記膜とが電気的に
    接続されてなることを特徴とする半導体装置。
JP8138479A 1979-06-29 1979-06-29 Semiconductor device and its manufacture Granted JPS567463A (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP8138479A JPS567463A (en) 1979-06-29 1979-06-29 Semiconductor device and its manufacture
DE19803023616 DE3023616A1 (de) 1979-06-29 1980-06-24 Halbleitervorrichtung und verfahren zu ihrer herstellung
US06/691,061 US4616405A (en) 1979-06-29 1985-01-14 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8138479A JPS567463A (en) 1979-06-29 1979-06-29 Semiconductor device and its manufacture

Publications (2)

Publication Number Publication Date
JPS567463A JPS567463A (en) 1981-01-26
JPS6410105B2 true JPS6410105B2 (ja) 1989-02-21

Family

ID=13744797

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8138479A Granted JPS567463A (en) 1979-06-29 1979-06-29 Semiconductor device and its manufacture

Country Status (3)

Country Link
US (1) US4616405A (ja)
JP (1) JPS567463A (ja)
DE (1) DE3023616A1 (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3272436D1 (en) * 1982-05-06 1986-09-11 Itt Ind Gmbh Deutsche Method of making a monolithic integrated circuit with at least one isolated gate field effect transistor and one bipolar transistor
JPS5925241A (ja) * 1982-08-02 1984-02-09 Fujitsu Ltd Ｐｎｐトランジスタ
JPS5931052A (ja) * 1982-08-13 1984-02-18 Hitachi Ltd 半導体集積回路装置の製造方法
JPS5955052A (ja) * 1982-09-24 1984-03-29 Hitachi Ltd 半導体集積回路装置の製造方法
NL188923C (nl) * 1983-07-05 1992-11-02 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
JPS6020380U (ja) * 1983-07-18 1985-02-12 株式会社新潟鐵工所 レ−ザ加工装置
JPH065708B2 (ja) * 1983-11-11 1994-01-19 株式会社日立製作所 半導体集積回路装置
JPS6185855A (ja) * 1984-10-04 1986-05-01 Nec Corp 半導体集積回路
GB8426897D0 (en) * 1984-10-24 1984-11-28 Ferranti Plc Fabricating semiconductor devices
JPS61276359A (ja) * 1985-05-31 1986-12-06 Nec Corp 半導体装置およびその製造方法
ATE41836T1 (de) * 1985-06-03 1989-04-15 Siemens Ag Verfahren zum gleichzeitigen herstellen von bipolaren und komplementaeren mos-transistoren auf einem gemeinsamen siliziumsubstrat.
JPS6252966A (ja) * 1985-09-02 1987-03-07 Toshiba Corp 半導体装置の製造方法
JPH0671067B2 (ja) * 1985-11-20 1994-09-07 株式会社日立製作所 半導体装置
US4669177A (en) * 1985-10-28 1987-06-02 Texas Instruments Incorporated Process for making a lateral bipolar transistor in a standard CSAG process
NL8600770A (nl) * 1986-03-26 1987-10-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
NL8600769A (nl) * 1986-03-26 1987-10-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
DE3618166A1 (de) * 1986-05-30 1987-12-03 Telefunken Electronic Gmbh Lateraltransistor
US5005066A (en) * 1987-06-02 1991-04-02 Texas Instruments Incorporated Self-aligned NPN bipolar transistor built in a double polysilicon CMOS technology
US4784966A (en) * 1987-06-02 1988-11-15 Texas Instruments Incorporated Self-aligned NPN bipolar transistor built in a double polysilicon CMOS technology
US4774204A (en) * 1987-06-02 1988-09-27 Texas Instruments Incorporated Method for forming self-aligned emitters and bases and source/drains in an integrated circuit
US4795716A (en) * 1987-06-19 1989-01-03 General Electric Company Method of making a power IC structure with enhancement and/or CMOS logic
JPH067582B2 (ja) * 1987-11-12 1994-01-26 三洋電機株式会社 半導体集積回路
US4958213A (en) * 1987-12-07 1990-09-18 Texas Instruments Incorporated Method for forming a transistor base region under thick oxide
US4910160A (en) * 1989-06-06 1990-03-20 National Semiconductor Corporation High voltage complementary NPN/PNP process
US5171702A (en) * 1989-07-21 1992-12-15 Texas Instruments Incorporated Method for forming a thick base oxide in a BiCMOS process
US5124271A (en) * 1990-06-20 1992-06-23 Texas Instruments Incorporated Process for fabricating a BiCMOS integrated circuit
US5013671A (en) * 1990-06-20 1991-05-07 Texas Instruments Incorporated Process for reduced emitter-base capacitance in bipolar transistor
US5429959A (en) * 1990-11-23 1995-07-04 Texas Instruments Incorporated Process for simultaneously fabricating a bipolar transistor and a field-effect transistor
FR2687843A1 (fr) * 1992-02-24 1993-08-27 Motorola Semiconducteurs Transistor bipolaire lateral pnp et procede de fabrication.
JPH08172139A (ja) * 1994-12-19 1996-07-02 Sony Corp 半導体装置製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4979782A (ja) * 1972-12-08 1974-08-01
JPS501674A (ja) * 1973-05-07 1975-01-09
FR2364528A1 (fr) * 1976-09-10 1978-04-07 Thomson Csf Cellule de memoire a transistor tetrode et circuit de memoire comportant de telles cellules
JPS5359376U (ja) * 1976-10-20 1978-05-20
US4081896A (en) * 1977-04-11 1978-04-04 Rca Corporation Method of making a substrate contact for an integrated circuit
US4170501A (en) * 1978-02-15 1979-10-09 Rca Corporation Method of making a semiconductor integrated circuit device utilizing simultaneous outdiffusion and autodoping during epitaxial deposition
US4325180A (en) * 1979-02-15 1982-04-20 Texas Instruments Incorporated Process for monolithic integration of logic, control, and high voltage interface circuitry
JPS5676560A (en) * 1979-11-28 1981-06-24 Hitachi Ltd Semiconductor device

Also Published As

Publication number Publication date
DE3023616A1 (de) 1981-01-22
JPS567463A (en) 1981-01-26
US4616405A (en) 1986-10-14

Similar Documents

Publication Publication Date Title
JPS6410105B2 (ja)
US5065208A (en) Integrated bipolar and CMOS transistor with titanium nitride interconnections
US4819052A (en) Merged bipolar/CMOS technology using electrically active trench
US3933529A (en) Process for the production of a pair of complementary field effect transistors
US6638807B2 (en) Technique for gated lateral bipolar transistors
US20030168712A1 (en) Semiconductor device having dual isolation structure and method of fabricating the same
US5970329A (en) Method of forming power semiconductor devices having insulated gate electrodes
US4962053A (en) Bipolar transistor fabrication utilizing CMOS techniques
JP3258123B2 (ja) 半導体装置
EP0278619A1 (en) Integrated bipolar and CMOS transistor fabrication process
US5045493A (en) Semiconductor device and method of manufacturing the same
US6306711B1 (en) Method of fabricating a high-voltage lateral double diffused metal oxide semiconductor
JP2587444B2 (ja) Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法
US4426766A (en) Method of fabricating high density high breakdown voltage CMOS devices
US5847433A (en) Integrated switching circuit with CMOS circuit and method for producing isolated active regions of a CMOS circuit
JP3099917B2 (ja) 電界効果トランジスタ
US5065209A (en) Bipolar transistor fabrication utilizing CMOS techniques
US5925923A (en) Merged single polysilicon bipolar NPN transistor
JPS6146062A (ja) ラテラルトランジスタ半導体装置の製造方法
JPH0737975A (ja) 半導体装置
JP3141237B2 (ja) 半導体装置の製法
JPH06151842A (ja) 半導体装置及びその製造方法
JP2953061B2 (ja) 高耐圧ｍｏｓトランジスタとその製造方法
JP3260009B2 (ja) 半導体装置及びその製造方法
JPS6018931A (ja) 半導体装置とその使用方法