JPS6410105B2 - - Google Patents
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- JPS6410105B2 JPS6410105B2 JP54081384A JP8138479A JPS6410105B2 JP S6410105 B2 JPS6410105 B2 JP S6410105B2 JP 54081384 A JP54081384 A JP 54081384A JP 8138479 A JP8138479 A JP 8138479A JP S6410105 B2 JPS6410105 B2 JP S6410105B2
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- polycrystalline silicon
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/01—Bipolar transistors-ion implantation
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Description
【発明の詳細な説明】
本発明は半導体領域の一主面に形成されたエミ
ツタ及びコレクタ領域を有する半導体装置及びそ
の製造方法に関し、特にエミツタ及びコレクタ領
域が同一主面に互いに近接して設けられている横
型トランジスタ及び該横型トランジスタと絶縁ゲ
ート型電界効果トランジスタとが同一基板に形成
されている半導体集積回路装置等の半導体装置及
びその製造方法に関する。
ツタ及びコレクタ領域を有する半導体装置及びそ
の製造方法に関し、特にエミツタ及びコレクタ領
域が同一主面に互いに近接して設けられている横
型トランジスタ及び該横型トランジスタと絶縁ゲ
ート型電界効果トランジスタとが同一基板に形成
されている半導体集積回路装置等の半導体装置及
びその製造方法に関する。
従来エミツタ及びコレクタ領域が同一主面に形
成されている横型トランジスタとしては実用新案
公報昭46−21934号に示されているようにエミツ
タ電極が絶縁保護膜を介してエミツタ領域とコレ
クタ領域間のベース領域の大部分を覆うという構
造が提案されている。この構造は上記ベース領域
の大部分を覆うエミツタ電極によりエミツタから
ベース領域に注入されたキヤリアの表面再結合を
少なくしようというものである。
成されている横型トランジスタとしては実用新案
公報昭46−21934号に示されているようにエミツ
タ電極が絶縁保護膜を介してエミツタ領域とコレ
クタ領域間のベース領域の大部分を覆うという構
造が提案されている。この構造は上記ベース領域
の大部分を覆うエミツタ電極によりエミツタから
ベース領域に注入されたキヤリアの表面再結合を
少なくしようというものである。
しかし、実際に上記したような構造で素子を製
造した場合ベース領域の大部分を覆うエミツタ電
極とコレクタ電極とが非常に近接するためコレク
タ領域の幅を広げつまりコレクタ領域の面積を大
きくして該コレクタ領域に接続されるコレクタ電
極と上記ベース領域の大部分を覆うエミツタ電極
とが接触しないようにしなければならない。従つ
て上記のようにコレクタ領域の面積を大きくしな
ければならないため横型トランジスタの寸法を小
さくすることできず特に他の半導体素子と同一基
板に製造するような場合集積度を小さくすること
ができず上記した実用新案公報で提案された横型
トランジスタは大きな欠点を有している。
造した場合ベース領域の大部分を覆うエミツタ電
極とコレクタ電極とが非常に近接するためコレク
タ領域の幅を広げつまりコレクタ領域の面積を大
きくして該コレクタ領域に接続されるコレクタ電
極と上記ベース領域の大部分を覆うエミツタ電極
とが接触しないようにしなければならない。従つ
て上記のようにコレクタ領域の面積を大きくしな
ければならないため横型トランジスタの寸法を小
さくすることできず特に他の半導体素子と同一基
板に製造するような場合集積度を小さくすること
ができず上記した実用新案公報で提案された横型
トランジスタは大きな欠点を有している。
本発明の目的は上記した欠点を解決した新規な
横型トランジスタを提供することにある。
横型トランジスタを提供することにある。
本発明の要旨は、半導体基体主面一部内におい
て互いに離間し、ソースおよびドレインとして設
けられた一対の第1半導体領域と、それら第1半
導体領域にそれぞれ独立して接続されている第1
電極と、その第1半導体領域にまたがつて半導体
基体主面上に位置したゲート電極とからなる絶縁
ゲート型電界効果トランジスタと、 半導体基体主面他部内において互いに離間し、
エミツタおよびコレクタとして設けられた一対の
第2半導体領域と、その第2半導体領域間にまた
がつて半導体基体主面上に絶縁膜を介して形成さ
れた上記ゲート電極と同一材料からなる膜と、上
記一対の第2半導体領域にそれぞれ独立して接続
されている第2電極とからなる横型トランジスタ
とを有し、上記エミツタとしての第2半導体領域
に接続されている第2電極と上記膜とが電気的に
接続されてなることを特徴とする半導体装置にあ
る。
て互いに離間し、ソースおよびドレインとして設
けられた一対の第1半導体領域と、それら第1半
導体領域にそれぞれ独立して接続されている第1
電極と、その第1半導体領域にまたがつて半導体
基体主面上に位置したゲート電極とからなる絶縁
ゲート型電界効果トランジスタと、 半導体基体主面他部内において互いに離間し、
エミツタおよびコレクタとして設けられた一対の
第2半導体領域と、その第2半導体領域間にまた
がつて半導体基体主面上に絶縁膜を介して形成さ
れた上記ゲート電極と同一材料からなる膜と、上
記一対の第2半導体領域にそれぞれ独立して接続
されている第2電極とからなる横型トランジスタ
とを有し、上記エミツタとしての第2半導体領域
に接続されている第2電極と上記膜とが電気的に
接続されてなることを特徴とする半導体装置にあ
る。
次に本発明の一実施例に従つた横型トランジス
タを第1図及び第2図を基に説明する。第1図は
本発明の一実施例に従つた横型トランジスタの平
面図であり、9はp+型のエミツタ領域、10は
上記エミツタ領域9に近接してかつそれを取り囲
むリング状のp+型のコレクタ領域、2はn-型の
エピタキシヤル層からなるベース領域であり8は
上記エミツタ領域9に接続されたエミツタ電極、
7は上記コレクタ領域10に接続されたコレクタ
電極、5は上記ベース領域2に接続されたベース
電極である。又、第2図は上記平面図で示した横
型トランジスタをX−X′で切断した断面を示す
断面図であり、1はp型基板、2は上基基板1上
に形成されたn-型エピタキシヤル層、11は上
記エピタキシヤル層を複数の島領域に分離する
p+型アイソレーシヨン領域、12は上記p型基
板中に埋め込まれた埋め込み領域、9は上記エピ
タキシヤル層2の一主面に形成された約5×1018
〜1022/cm3の濃度を有するエミツタ領域、10は
同じくエピタキシヤル層2の一主面に形成されか
つ上記エミツタ領域に近接してそれを取り囲むよ
うに形成された約5×1018〜1022/cm3の濃度を有
するコレクタ領域、3は上記エピタキシヤル層の
一主面上に形成された厚さ約1μの酸化物シリコ
ンで少くとも上記エミツタ領域9とコレクタ領域
10間のベース領域上に形成され位置している部
分3′と、上記エミツタ領域及びコレクタ領域1
0が形成されている箇所以外の上記一主面上を覆
う部分とからなる。6は上記酸化物シリコン3上
に形成され上記エミツタ領域9とコレクタ領域1
0との間のベース領域となるエピタキシヤル層2
上を覆う不純物がドープされた厚さ約5000Åの多
結晶シリコン層で、エミツタ領域9及びコレクタ
領域10間のベース領域上にリング状に形成され
位置している、4は上記多結晶シリコン層6表面
及び酸化物シリコン3表面に形成された厚さ約
5000Å〜1μ程度のリンガラス膜、5は上記ベー
ス領域2に接続されるベース電極、7はコレクタ
領域10に接続されるコレクタ電極、8はエミツ
タ領域9に接続されるエミツタ電極で少くともそ
の一部が上記不純物がドープされた多結晶シリコ
ン層6に接続部14において接続されている。上
記エミツタ電極8はエミツタ領域9とコレクタ領
域10との間のベース領域2上を覆う必要はなく
上記多結晶シリコン層6が上記ベース領域上を覆
つているため該多結晶シリコン層6の少くとも一
箇所に接続していれば良い。又、上記酸化物シリ
コン3はエミツタ領域9とコレクタ領域10との
間のベース領域2上に位置する酸化物シリコン
3′と、上記エミツタ領域9及びコレクタ領域1
0が形成されているエピタキシヤル層の一主面以
外の上記エピタキシヤル層上を覆う酸化物シリコ
ンとからなり上記両者ともその厚さはそれぞれ約
1μ程度であり両者の厚さは実質的に同じである。
タを第1図及び第2図を基に説明する。第1図は
本発明の一実施例に従つた横型トランジスタの平
面図であり、9はp+型のエミツタ領域、10は
上記エミツタ領域9に近接してかつそれを取り囲
むリング状のp+型のコレクタ領域、2はn-型の
エピタキシヤル層からなるベース領域であり8は
上記エミツタ領域9に接続されたエミツタ電極、
7は上記コレクタ領域10に接続されたコレクタ
電極、5は上記ベース領域2に接続されたベース
電極である。又、第2図は上記平面図で示した横
型トランジスタをX−X′で切断した断面を示す
断面図であり、1はp型基板、2は上基基板1上
に形成されたn-型エピタキシヤル層、11は上
記エピタキシヤル層を複数の島領域に分離する
p+型アイソレーシヨン領域、12は上記p型基
板中に埋め込まれた埋め込み領域、9は上記エピ
タキシヤル層2の一主面に形成された約5×1018
〜1022/cm3の濃度を有するエミツタ領域、10は
同じくエピタキシヤル層2の一主面に形成されか
つ上記エミツタ領域に近接してそれを取り囲むよ
うに形成された約5×1018〜1022/cm3の濃度を有
するコレクタ領域、3は上記エピタキシヤル層の
一主面上に形成された厚さ約1μの酸化物シリコ
ンで少くとも上記エミツタ領域9とコレクタ領域
10間のベース領域上に形成され位置している部
分3′と、上記エミツタ領域及びコレクタ領域1
0が形成されている箇所以外の上記一主面上を覆
う部分とからなる。6は上記酸化物シリコン3上
に形成され上記エミツタ領域9とコレクタ領域1
0との間のベース領域となるエピタキシヤル層2
上を覆う不純物がドープされた厚さ約5000Åの多
結晶シリコン層で、エミツタ領域9及びコレクタ
領域10間のベース領域上にリング状に形成され
位置している、4は上記多結晶シリコン層6表面
及び酸化物シリコン3表面に形成された厚さ約
5000Å〜1μ程度のリンガラス膜、5は上記ベー
ス領域2に接続されるベース電極、7はコレクタ
領域10に接続されるコレクタ電極、8はエミツ
タ領域9に接続されるエミツタ電極で少くともそ
の一部が上記不純物がドープされた多結晶シリコ
ン層6に接続部14において接続されている。上
記エミツタ電極8はエミツタ領域9とコレクタ領
域10との間のベース領域2上を覆う必要はなく
上記多結晶シリコン層6が上記ベース領域上を覆
つているため該多結晶シリコン層6の少くとも一
箇所に接続していれば良い。又、上記酸化物シリ
コン3はエミツタ領域9とコレクタ領域10との
間のベース領域2上に位置する酸化物シリコン
3′と、上記エミツタ領域9及びコレクタ領域1
0が形成されているエピタキシヤル層の一主面以
外の上記エピタキシヤル層上を覆う酸化物シリコ
ンとからなり上記両者ともその厚さはそれぞれ約
1μ程度であり両者の厚さは実質的に同じである。
上記したような本発明に従つた横型トランジス
タによれば従来技術のようにエミツタ電極をベー
ス領域上に該ベース領域全体を覆うように形成す
る必要がないため、エミツタ電極とコレクタ電極
とはそれほど近接しない従つて従来技術のように
コレクタ領域の幅を広げてコレクタ電極とエミツ
タ電極との接触を防ぐというようなことをする必
要がなくなる。従つて従来よりもコレクタ領域の
面積を小さくすることができよつて該トランジス
タの寸法を小さくすることができ、特に半導体集
積回路装置として形成する場合集積度を向上させ
ることができる。
タによれば従来技術のようにエミツタ電極をベー
ス領域上に該ベース領域全体を覆うように形成す
る必要がないため、エミツタ電極とコレクタ電極
とはそれほど近接しない従つて従来技術のように
コレクタ領域の幅を広げてコレクタ電極とエミツ
タ電極との接触を防ぐというようなことをする必
要がなくなる。従つて従来よりもコレクタ領域の
面積を小さくすることができよつて該トランジス
タの寸法を小さくすることができ、特に半導体集
積回路装置として形成する場合集積度を向上させ
ることができる。
又、コレクタ領域はエミツタ領域を取り囲むよ
うにリング状に形成されているため、上記コレク
タ領域へ接続するコレクタ電極を上記多結晶シリ
コンとエミツタ電極とが接続される接続箇所14
側とは反対側に位置する部分のコレクタ領域に接
続することによりエミツタ電極とコレクタ電極と
はより離間し、上記した効果がより増大する。さ
らに、エミツタ領域とコレクタ領域間の半導体領
域上にはリング状の多結晶シリコン層が、上記エ
ミツタ領域とコレクタ領域間を完全に覆つている
ため、かつ上記多結晶シリコン層にエミツタ電極
が接続されているため上記エミツタ領域とコレク
タ領域間つまりベース領域上の電位がエミツタ電
位で固定され酸化物シリコンとシリコン界面の電
荷、酸化物シリコン中の可動電荷、酸化物シリコ
ン上の可動電荷等を上記多結晶シリコン層により
固定することができ上記可動電荷によりトランジ
スタ動作時エミツタ領域からベース領域に注入さ
れたキヤリアの変動及びキヤリアの表面再結合等
を防ぐことができ横型トランジスタの電流利得の
向上、雑音特性の向上及び経時劣化の防止等すぐ
れた効果を得ることができる。又、第2図に示し
たようにn+型の埋込み領域12がエミツタ及び
コレクタ領域下に存在するため、エミツタ領域か
らのp型基板方向へのキヤリアの注入が上記N+
埋め込み層により制限あるいは無くすことができ
るため、p型基板方向への無効電流を減少又は無
くすことができより一層電流利得を向上させるこ
とができる。又、コレクタ領域がエミツタ領域を
リング状に取り囲んでいるためエミツタの周辺長
を有効に使用することができエミツタ領域からの
キヤリアをむだなく効率良くコレクタ領域で集め
ることができさらにより一層電流利得を向上させ
ることができる。
うにリング状に形成されているため、上記コレク
タ領域へ接続するコレクタ電極を上記多結晶シリ
コンとエミツタ電極とが接続される接続箇所14
側とは反対側に位置する部分のコレクタ領域に接
続することによりエミツタ電極とコレクタ電極と
はより離間し、上記した効果がより増大する。さ
らに、エミツタ領域とコレクタ領域間の半導体領
域上にはリング状の多結晶シリコン層が、上記エ
ミツタ領域とコレクタ領域間を完全に覆つている
ため、かつ上記多結晶シリコン層にエミツタ電極
が接続されているため上記エミツタ領域とコレク
タ領域間つまりベース領域上の電位がエミツタ電
位で固定され酸化物シリコンとシリコン界面の電
荷、酸化物シリコン中の可動電荷、酸化物シリコ
ン上の可動電荷等を上記多結晶シリコン層により
固定することができ上記可動電荷によりトランジ
スタ動作時エミツタ領域からベース領域に注入さ
れたキヤリアの変動及びキヤリアの表面再結合等
を防ぐことができ横型トランジスタの電流利得の
向上、雑音特性の向上及び経時劣化の防止等すぐ
れた効果を得ることができる。又、第2図に示し
たようにn+型の埋込み領域12がエミツタ及び
コレクタ領域下に存在するため、エミツタ領域か
らのp型基板方向へのキヤリアの注入が上記N+
埋め込み層により制限あるいは無くすことができ
るため、p型基板方向への無効電流を減少又は無
くすことができより一層電流利得を向上させるこ
とができる。又、コレクタ領域がエミツタ領域を
リング状に取り囲んでいるためエミツタの周辺長
を有効に使用することができエミツタ領域からの
キヤリアをむだなく効率良くコレクタ領域で集め
ることができさらにより一層電流利得を向上させ
ることができる。
次に上記本発明の一実施例に従つた横型トラン
ジスタとシリコンゲート型電界効果トランジスタ
(以下SiゲートMOSと称す)とを同一基板に形成
した半導体集積回路装置を第3図及び第4図を基
に説明する。
ジスタとシリコンゲート型電界効果トランジスタ
(以下SiゲートMOSと称す)とを同一基板に形成
した半導体集積回路装置を第3図及び第4図を基
に説明する。
尚、第1図及び第2図と同一箇所は同一番号で
示した。第3図は、左側に本発明に従つた横型ト
ランジスタを右側にpチヤンネルのSiゲート
MOSを含む半導体集積回路装置の平面図である。
同図において左側の横型トランジスタについて
は、先に説明した第1図と同じであり第1図と同
一番号で示してある。右側のSiゲートMOSにお
いては、23はp+型のソース領域を、24はp+
型のドレイン領域を示し、21及び22は上記ソ
ース及びドレイン領域に接続されたソース電極、
及びドレイン電極を示す。第4図は上記第3図に
示した装置をX−X′で切断したところを示す断
面図である。同図において、第2図と同じ箇所は
第2図と同じ番号で示し又、その箇所の説明は先
に述べた通りである。p型基板1上にn-型のエ
ピタキシヤル層2が形成されており該エピタキシ
ヤル層2とp型基板の間にはn+型の埋め込み領
域12,15がある。上記エピタキシヤル層2は
p+型のアイソレーシヨン領域11によつて上記
埋め込み領域12,15をそれぞれ含む複数の島
領域30,31に分離されている。上記複数の島
領域30,31にそれぞれPNP型の横型トラン
ジスタとpチヤンネルのSiゲートMOSとが形成
されている。n+埋め込み領域12がある島領域
30にはエミツタ領域9に近接して該エミツタ領
域9を取り囲むリング状のコレクタ領域10があ
り、上記エミツタ及びコレクタ領域とも上記島領
域30の一主面に形成されている。上記エミツタ
領域とコレクタ領域の間のベース領域4(ピタキ
シヤル層)上には酸化物シリコン3′を介して上
記ベース領域上全部を覆う多結晶シリコン層6が
形成されている。上記多結晶シリコン層の一部は
上記エミツタ領域9に接続されたエミツタ電極8
と接続部14において接続されている。酸化物シ
リコンは島領域30の一主面に形成され上記エミ
ツタ、コレクタ領域間に位置する酸化物シリコン
3′及び上記エミツタ、コレクタ領域が形成され
ている一主面以外の一主面上(つまりフイールド
酸化膜)に位置している酸化物シリコン3とから
なり、それらは互いに実質的に同一の厚さを有し
ている。又、n+埋め込み領域15がある島領域
31にはその一主面にソース領域23とドレイン
領域24とが形成されており、上記2つの領域間
の島領域31上にはゲート酸化物シリコン26が
ある。該ゲート酸化物シリコン26上にはゲート
多結晶シリコン層25が形成されている。上記ソ
ース領域23及びドレイン領域24が形成されて
いる島領域の一主面上に酸化物シリコン3(フイ
ールド酸化膜)が形成されている。
示した。第3図は、左側に本発明に従つた横型ト
ランジスタを右側にpチヤンネルのSiゲート
MOSを含む半導体集積回路装置の平面図である。
同図において左側の横型トランジスタについて
は、先に説明した第1図と同じであり第1図と同
一番号で示してある。右側のSiゲートMOSにお
いては、23はp+型のソース領域を、24はp+
型のドレイン領域を示し、21及び22は上記ソ
ース及びドレイン領域に接続されたソース電極、
及びドレイン電極を示す。第4図は上記第3図に
示した装置をX−X′で切断したところを示す断
面図である。同図において、第2図と同じ箇所は
第2図と同じ番号で示し又、その箇所の説明は先
に述べた通りである。p型基板1上にn-型のエ
ピタキシヤル層2が形成されており該エピタキシ
ヤル層2とp型基板の間にはn+型の埋め込み領
域12,15がある。上記エピタキシヤル層2は
p+型のアイソレーシヨン領域11によつて上記
埋め込み領域12,15をそれぞれ含む複数の島
領域30,31に分離されている。上記複数の島
領域30,31にそれぞれPNP型の横型トラン
ジスタとpチヤンネルのSiゲートMOSとが形成
されている。n+埋め込み領域12がある島領域
30にはエミツタ領域9に近接して該エミツタ領
域9を取り囲むリング状のコレクタ領域10があ
り、上記エミツタ及びコレクタ領域とも上記島領
域30の一主面に形成されている。上記エミツタ
領域とコレクタ領域の間のベース領域4(ピタキ
シヤル層)上には酸化物シリコン3′を介して上
記ベース領域上全部を覆う多結晶シリコン層6が
形成されている。上記多結晶シリコン層の一部は
上記エミツタ領域9に接続されたエミツタ電極8
と接続部14において接続されている。酸化物シ
リコンは島領域30の一主面に形成され上記エミ
ツタ、コレクタ領域間に位置する酸化物シリコン
3′及び上記エミツタ、コレクタ領域が形成され
ている一主面以外の一主面上(つまりフイールド
酸化膜)に位置している酸化物シリコン3とから
なり、それらは互いに実質的に同一の厚さを有し
ている。又、n+埋め込み領域15がある島領域
31にはその一主面にソース領域23とドレイン
領域24とが形成されており、上記2つの領域間
の島領域31上にはゲート酸化物シリコン26が
ある。該ゲート酸化物シリコン26上にはゲート
多結晶シリコン層25が形成されている。上記ソ
ース領域23及びドレイン領域24が形成されて
いる島領域の一主面上に酸化物シリコン3(フイ
ールド酸化膜)が形成されている。
上記した構造において、横型トランジスタのベ
ース領域上に位置する多結晶シリコン層6とSiゲ
ートMOSのゲート部の多結晶シリコン層とは同
一の多結晶シリコン層で形成されている。又、横
型トランジスタのベース領域上の酸化物シリコン
3′の厚さはSiゲートMOSのゲート酸化物シリコ
ン26の厚さよりも大きな厚さを有している。上
記のような構造においても横型トランジスタは先
に述べたような効果を生じ又、SiゲートMOSは
ソース及びドレイン領域下にn+型埋め込み領域
を有しているためp型基板方向への無効電流を減
少させることができ上記MOSの特性を一段と向
上させることができる。又、横型トランジスタの
寸法を小さくできるため集積密度のより向上した
半導体集積回路装置とすることができる。
ース領域上に位置する多結晶シリコン層6とSiゲ
ートMOSのゲート部の多結晶シリコン層とは同
一の多結晶シリコン層で形成されている。又、横
型トランジスタのベース領域上の酸化物シリコン
3′の厚さはSiゲートMOSのゲート酸化物シリコ
ン26の厚さよりも大きな厚さを有している。上
記のような構造においても横型トランジスタは先
に述べたような効果を生じ又、SiゲートMOSは
ソース及びドレイン領域下にn+型埋め込み領域
を有しているためp型基板方向への無効電流を減
少させることができ上記MOSの特性を一段と向
上させることができる。又、横型トランジスタの
寸法を小さくできるため集積密度のより向上した
半導体集積回路装置とすることができる。
次に上記第3,4図に示した実施例の半導体装
置の製造方法を第5図に基き以下に示す。まず第
5図aに示すようにn+型埋め込み領域12,1
5を有するp型基板1上にn-型のエピタキシヤ
ル層2を形成し、該エピタキシヤル層2をp+型
領域11により複数の島領域30,31に分離す
る。そして上記エピタキシヤル層2の一主面上に
厚さ約1μの酸化物シリコン3を形成する。次に
第5図bに示すように上記島領域31上の酸化物
シリコン2を選択的にエツチしそのエツチ部にゲ
ート酸化物シリコンとなる厚さ約500〜1500Åの
新たな酸化物シリコン26を形成する。そして同
図cのように上記酸化物シリコン3及び26上に
厚さ約1μの多結晶シリコン層6を形成する。そ
してdに示すように島領域30の横型トランジス
タのエミツタ及びコレクタ領域が形成される一主
面上の多結晶シリコン6を選択的にエツチング除
去し、さらに上記エツチング時除去せずに残した
多結晶シリコン6をマスクとして、酸化物シリコ
ン3を選択的にエツチング除去する。次にeで示
したように島領域31のソース及びドレイン領域
が形成される一主面上の多結晶シリコン6を選択
的に除去し、さらに上記エツチング時除去せずに
残した多結晶シリコン25をマスクとして酸化物
シリコン3を選択的に除去する。そしてfに示す
ように上記酸化シリコン3が除去された箇所を通
して島領域30及び31中にボロンを拡散し、不
純物濃度が5×1018〜1022/cm3のp+型エミツタ領
域9、コレクタ領域10、ソース領域23、及び
ドレイン領域24をそれぞれ同時に形成する。そ
の時、多結晶シリコン層6及び25にも上記ボロ
ンがドープされ該多結晶シリコン層は良導電体と
なる。又、多結晶シリコン層6及び25表面は酸
化され、その表面は約5000Åの厚さの酸化物シリ
コンとなる、これにより上記多結晶シリコン層6
及び25の厚さは約5000Åとなる。又、上記拡散
によつて形成されたエミツタ領域9、コレクタ領
域10、ソース領域23及びドレイン領域24表
面上にも数1000Åの厚さの酸化物シリコンが形成
される。次に第5図gに示すように、島領域30
のベースコンタクト部の酸化物シリコン3を選択
的に除去しその除去部を通して上記島領域30中
にリンを拡散し、5×1019〜1021/cm3の濃度を有
するn+型ベースコンタクト領域を形成する。さ
らに同図hのようにエミツタ領域9、コレクタ領
域10、ベースコンタクト領域、ソース領域2
3、ドレイン領域24上の酸化物シリコンを選択
的にエツチして、上記それぞれの領域とアルミ配
線との接続部20を形成する。このとき島領域3
0上の多結晶シリコンつまりエミツタ領域9とコ
レクタ領域10間のベース領域上を覆つている多
結晶シリコン6表面の酸化物シリコンも選択的に
除去して接続部14を形成する。次にiに示すよ
うに、厚さ約5000Å〜1μ程度のリンガラス膜4
を上記酸化物シリコン3上全面に形成し、上記し
たコンタクト部上のリンガラス膜を選択的に除去
する。そしてjに示すように上記コンタクト部に
アルミを蒸着し、該蒸着されたアルミを選択的に
エツチング除去することにより複数のアルミ電極
を形成する。21,22はそれぞれソース、ドレ
イン電極、8,7,5はそれぞれエミツタ、コレ
クタ、ベース電極である。上記エミツタ電極8は
上記接続部14において多結晶シリコン層6に接
続している。つまり上記した複数の電極は同一工
程で形成される。
置の製造方法を第5図に基き以下に示す。まず第
5図aに示すようにn+型埋め込み領域12,1
5を有するp型基板1上にn-型のエピタキシヤ
ル層2を形成し、該エピタキシヤル層2をp+型
領域11により複数の島領域30,31に分離す
る。そして上記エピタキシヤル層2の一主面上に
厚さ約1μの酸化物シリコン3を形成する。次に
第5図bに示すように上記島領域31上の酸化物
シリコン2を選択的にエツチしそのエツチ部にゲ
ート酸化物シリコンとなる厚さ約500〜1500Åの
新たな酸化物シリコン26を形成する。そして同
図cのように上記酸化物シリコン3及び26上に
厚さ約1μの多結晶シリコン層6を形成する。そ
してdに示すように島領域30の横型トランジス
タのエミツタ及びコレクタ領域が形成される一主
面上の多結晶シリコン6を選択的にエツチング除
去し、さらに上記エツチング時除去せずに残した
多結晶シリコン6をマスクとして、酸化物シリコ
ン3を選択的にエツチング除去する。次にeで示
したように島領域31のソース及びドレイン領域
が形成される一主面上の多結晶シリコン6を選択
的に除去し、さらに上記エツチング時除去せずに
残した多結晶シリコン25をマスクとして酸化物
シリコン3を選択的に除去する。そしてfに示す
ように上記酸化シリコン3が除去された箇所を通
して島領域30及び31中にボロンを拡散し、不
純物濃度が5×1018〜1022/cm3のp+型エミツタ領
域9、コレクタ領域10、ソース領域23、及び
ドレイン領域24をそれぞれ同時に形成する。そ
の時、多結晶シリコン層6及び25にも上記ボロ
ンがドープされ該多結晶シリコン層は良導電体と
なる。又、多結晶シリコン層6及び25表面は酸
化され、その表面は約5000Åの厚さの酸化物シリ
コンとなる、これにより上記多結晶シリコン層6
及び25の厚さは約5000Åとなる。又、上記拡散
によつて形成されたエミツタ領域9、コレクタ領
域10、ソース領域23及びドレイン領域24表
面上にも数1000Åの厚さの酸化物シリコンが形成
される。次に第5図gに示すように、島領域30
のベースコンタクト部の酸化物シリコン3を選択
的に除去しその除去部を通して上記島領域30中
にリンを拡散し、5×1019〜1021/cm3の濃度を有
するn+型ベースコンタクト領域を形成する。さ
らに同図hのようにエミツタ領域9、コレクタ領
域10、ベースコンタクト領域、ソース領域2
3、ドレイン領域24上の酸化物シリコンを選択
的にエツチして、上記それぞれの領域とアルミ配
線との接続部20を形成する。このとき島領域3
0上の多結晶シリコンつまりエミツタ領域9とコ
レクタ領域10間のベース領域上を覆つている多
結晶シリコン6表面の酸化物シリコンも選択的に
除去して接続部14を形成する。次にiに示すよ
うに、厚さ約5000Å〜1μ程度のリンガラス膜4
を上記酸化物シリコン3上全面に形成し、上記し
たコンタクト部上のリンガラス膜を選択的に除去
する。そしてjに示すように上記コンタクト部に
アルミを蒸着し、該蒸着されたアルミを選択的に
エツチング除去することにより複数のアルミ電極
を形成する。21,22はそれぞれソース、ドレ
イン電極、8,7,5はそれぞれエミツタ、コレ
クタ、ベース電極である。上記エミツタ電極8は
上記接続部14において多結晶シリコン層6に接
続している。つまり上記した複数の電極は同一工
程で形成される。
上記した本発明に従つた製法によれば、横型ト
ランジスタとMOS型トランジスタとが同一基板
に形成された半導体集積回路装置を製造する上で
以下のような効果を有する。第5図cの工程で形
成した多結晶シリコン層を横型トランジスタのベ
ース領域上を覆う多結晶シリコン層6とシリコン
ゲートMOSのゲート部の多結晶シリコン層25
として形成できるため、言い換えるとSiゲート
MOSのSiゲート形成用の多結晶シリコン層を横
型トランジスタにも適用できるため横型トランジ
スタを容易に製造でき又、上記多結晶シリコン層
をむだなく有効に活用できる。
ランジスタとMOS型トランジスタとが同一基板
に形成された半導体集積回路装置を製造する上で
以下のような効果を有する。第5図cの工程で形
成した多結晶シリコン層を横型トランジスタのベ
ース領域上を覆う多結晶シリコン層6とシリコン
ゲートMOSのゲート部の多結晶シリコン層25
として形成できるため、言い換えるとSiゲート
MOSのSiゲート形成用の多結晶シリコン層を横
型トランジスタにも適用できるため横型トランジ
スタを容易に製造でき又、上記多結晶シリコン層
をむだなく有効に活用できる。
さらに、SiゲートMOSのソース、ドレイン領
域形成時、横型トランジスタのエミツタ、コレク
タ領域も同時に形成できるため、さらに横型トラ
ンジスタを容易に製造できる。
域形成時、横型トランジスタのエミツタ、コレク
タ領域も同時に形成できるため、さらに横型トラ
ンジスタを容易に製造できる。
上記したように本発明に従つた構造の横型トラ
ンジスタをSiゲートMOSと同一基板に製造する
時、特別な工程を必要とするものではないため上
記したように複数の素子が同一基板に形成された
半導体集積回路装置特に、バイポーラ素子と
MOS型素子とが一体になつた集積回路装置を容
易に製造することができかつその製造上非常に有
益となる。
ンジスタをSiゲートMOSと同一基板に製造する
時、特別な工程を必要とするものではないため上
記したように複数の素子が同一基板に形成された
半導体集積回路装置特に、バイポーラ素子と
MOS型素子とが一体になつた集積回路装置を容
易に製造することができかつその製造上非常に有
益となる。
次に横型トランジスタ(ラテラルトランジス
タ)、縦型トランジスタ(バーチカルトランジス
タ)及びコンプリメンタリMOS(C−MOS)を
同一の半導体基板に製造する場合の製造工程を第
6図a乃至lを基に述べる。まず第6図aに示す
ようにn+型埋め込み領域12,56,57を有
するp型半導体基板1にn-型エピタキシヤル層
2を形成し該エピタキシヤル層2中に該エピタキ
シヤル層2を複数の島領域58,59,60に分
離する複数のp+型半導体領域11及び上記島領
域60の一主面に位置するp型ウエル領域49を
それぞれ形成する。上記p型ウエル領域49の形
成はイオンインプランテーシヨン技術及び引き伸
し拡散を用いて行えば良く不純物としては「ボロ
ン」を用いる。上記島領域60のp型ウエル領域
49及び該ウエル領域49以外の表面の酸化物シ
リコン層3を選択的に除去し該除去部を再酸化す
ることにより厚さ約500〜1500Åのゲート酸化膜
40,41を形成する。次に同図bに示すように
の上記酸化物シリコン層3及びゲート酸化膜4
0,41上に厚さ1μの多結晶シリコン層6を形
成する。そして同図cに示すように上記多結晶シ
リコン層6を選択的に除去する。さらに第6図d
に示すように上記除去時除去せずに残した多結晶
シリコン層6をマスクとして上記多結晶シリコン
層6下の酸化物シリコン層3及びゲート酸化膜4
0,41を選択的に除去する。そして同図eのよ
うに島領域59及び60上の多結晶シリコン層4
4及び42,43を残して他の不要な多結晶シリ
コン層6をエツチングにより除去し、かつ上記残
存した多結晶シリコン層44,42,43上及び
酸化物シリコン層3上に酸化物シリコン層45を
CVD法により形成する。次に同図fのように、
p型ウエル領域49上の酸化物シリコン層のみを
残し他の部分の酸化物シリコン層45を選択的に
除去し、島領域58,59,60の一主面の所定
箇所を露出し、該露出箇所よりp型不純物例えば
ボロンを拡散することにより、不純物濃度が5×
1018〜1022/cm3のバーチカルトランジスタのベー
ス領域46、ラテラルトランジスタのエミツタ領
域9及びコレクタ領域10、pチヤンネルMOS
のソース領域47及びドレイン領域48を島領域
58,59,60に同時にそれぞれ形成する。こ
の時多結晶シリコン層44及び42にもボロンが
拡散され該シリコン層44及び42は良導電体と
なる。この工程においては上記したようにラテラ
ルトランジスタのエミツタ、コレクタ領域、pチ
ヤンネルMOSのソース、ドレイン領域及びバー
チカルトランジスタのベース領域が同一工程で形
成されるため製造工程の短縮という面からは有利
であるが、上記それぞれの領域は全てほぼ同一濃
度の領域となるため上記各素子の特性向上を行う
場合に若干の支障をきたすかもしれない。例えば
バーチカルトランジスタのhfeをより向上したい
場合はベース領域の濃度を上記濃度よりも低くし
たほうが良い。その場合はベース領域46の形成
工程を上記他の領域形成工程とは別工程にしてそ
の濃度を低く例えば5×1017〜1019/cm3とすれば
良い。次に同図gに示すようにp型ウエル領域4
9上の酸化物シリコン層45を残存したままで上
記エミツタ、コレクタ、ソース、ドレイン各領域
が形成された島領域58,59,60及びp+型
領域11上に厚さ約1500〜5000Åの酸化物シリコ
ン層50をCVD法により形成する。さらに同図
hに示すように上記p型ベース領域46上、上記
ベース領域以外の島領域58上、エミツタ領域
9、コレクタ領域10以外の島領域59上、p型
ウエル領域49上の酸化物シリコン層50及び酸
化物シリコン層45を選択的に除去する。該除去
はフオトレジスト技術を用いて行う。そして同図
iに示すように上記酸化物シリコン層が選択的に
除去された箇所にN型の不純物例えば「リン」を
拡散することによりバーチカルトランジスタのコ
レクタ取り出しN+型領域ラテラルトランジスタ
のベース取り出しN+型領域、バーチカルトラン
ジスタのエミツタ領域53、nチヤンネル型
MOSのソース領域51,ドレイン領域52をそ
れぞれ形成する。この時、p型ウエル領域上にあ
る多結晶シリコン層43にも「リン」が拡散され
該シリコン層43は導電体となる。次に同図jに
示すように厚さ約3000〜10000Åのリンガラス膜
54を上記各島領域上に形成する。そして同図k
に示すようにバーチカルトランジスタのエミツタ
領域53、ベース領域46及びコレクタ取り出し
領域上、ラテラルトランジスタのベース取り出し
領域、エミツタ領域9、コレクタ領域10上、p
チヤンネルMOSのソース領域47、ドレイン領
域48、NチヤンネルMOSのソース領域51、
ドレイン領域52上の酸化物シリコン層50及び
54を選択的に除去して各領域からのコンタクト
取り出しのためのコンタクト取り出し用窓開け部
を形成する。このとき島領域59のラテラルトラ
ンジスタのベース領域上にある多結晶シリコン層
44上の酸化物層50及び54も除去する。そし
て同図lに示すように上記コンタクト取り出し用
窓開けが行われた各島領域上にアルミニウム層を
蒸着により形成しその後該アルミニウム層を選択
的に除去して上記バーチカルトランジスタ、ラテ
ラルトランジスタ、c−MOSの各領域及びラテ
ラルトランジスタのベース領域上の多結晶シリコ
ン44に接続するアルミニウム電極55を形成す
る。上記ラテラルトランジスタのベース領域上の
多結晶シリコン44にはラテラルトランジスタの
エミツタ領域9に接続するアルミニウム電極の一
部が接続される。
タ)、縦型トランジスタ(バーチカルトランジス
タ)及びコンプリメンタリMOS(C−MOS)を
同一の半導体基板に製造する場合の製造工程を第
6図a乃至lを基に述べる。まず第6図aに示す
ようにn+型埋め込み領域12,56,57を有
するp型半導体基板1にn-型エピタキシヤル層
2を形成し該エピタキシヤル層2中に該エピタキ
シヤル層2を複数の島領域58,59,60に分
離する複数のp+型半導体領域11及び上記島領
域60の一主面に位置するp型ウエル領域49を
それぞれ形成する。上記p型ウエル領域49の形
成はイオンインプランテーシヨン技術及び引き伸
し拡散を用いて行えば良く不純物としては「ボロ
ン」を用いる。上記島領域60のp型ウエル領域
49及び該ウエル領域49以外の表面の酸化物シ
リコン層3を選択的に除去し該除去部を再酸化す
ることにより厚さ約500〜1500Åのゲート酸化膜
40,41を形成する。次に同図bに示すように
の上記酸化物シリコン層3及びゲート酸化膜4
0,41上に厚さ1μの多結晶シリコン層6を形
成する。そして同図cに示すように上記多結晶シ
リコン層6を選択的に除去する。さらに第6図d
に示すように上記除去時除去せずに残した多結晶
シリコン層6をマスクとして上記多結晶シリコン
層6下の酸化物シリコン層3及びゲート酸化膜4
0,41を選択的に除去する。そして同図eのよ
うに島領域59及び60上の多結晶シリコン層4
4及び42,43を残して他の不要な多結晶シリ
コン層6をエツチングにより除去し、かつ上記残
存した多結晶シリコン層44,42,43上及び
酸化物シリコン層3上に酸化物シリコン層45を
CVD法により形成する。次に同図fのように、
p型ウエル領域49上の酸化物シリコン層のみを
残し他の部分の酸化物シリコン層45を選択的に
除去し、島領域58,59,60の一主面の所定
箇所を露出し、該露出箇所よりp型不純物例えば
ボロンを拡散することにより、不純物濃度が5×
1018〜1022/cm3のバーチカルトランジスタのベー
ス領域46、ラテラルトランジスタのエミツタ領
域9及びコレクタ領域10、pチヤンネルMOS
のソース領域47及びドレイン領域48を島領域
58,59,60に同時にそれぞれ形成する。こ
の時多結晶シリコン層44及び42にもボロンが
拡散され該シリコン層44及び42は良導電体と
なる。この工程においては上記したようにラテラ
ルトランジスタのエミツタ、コレクタ領域、pチ
ヤンネルMOSのソース、ドレイン領域及びバー
チカルトランジスタのベース領域が同一工程で形
成されるため製造工程の短縮という面からは有利
であるが、上記それぞれの領域は全てほぼ同一濃
度の領域となるため上記各素子の特性向上を行う
場合に若干の支障をきたすかもしれない。例えば
バーチカルトランジスタのhfeをより向上したい
場合はベース領域の濃度を上記濃度よりも低くし
たほうが良い。その場合はベース領域46の形成
工程を上記他の領域形成工程とは別工程にしてそ
の濃度を低く例えば5×1017〜1019/cm3とすれば
良い。次に同図gに示すようにp型ウエル領域4
9上の酸化物シリコン層45を残存したままで上
記エミツタ、コレクタ、ソース、ドレイン各領域
が形成された島領域58,59,60及びp+型
領域11上に厚さ約1500〜5000Åの酸化物シリコ
ン層50をCVD法により形成する。さらに同図
hに示すように上記p型ベース領域46上、上記
ベース領域以外の島領域58上、エミツタ領域
9、コレクタ領域10以外の島領域59上、p型
ウエル領域49上の酸化物シリコン層50及び酸
化物シリコン層45を選択的に除去する。該除去
はフオトレジスト技術を用いて行う。そして同図
iに示すように上記酸化物シリコン層が選択的に
除去された箇所にN型の不純物例えば「リン」を
拡散することによりバーチカルトランジスタのコ
レクタ取り出しN+型領域ラテラルトランジスタ
のベース取り出しN+型領域、バーチカルトラン
ジスタのエミツタ領域53、nチヤンネル型
MOSのソース領域51,ドレイン領域52をそ
れぞれ形成する。この時、p型ウエル領域上にあ
る多結晶シリコン層43にも「リン」が拡散され
該シリコン層43は導電体となる。次に同図jに
示すように厚さ約3000〜10000Åのリンガラス膜
54を上記各島領域上に形成する。そして同図k
に示すようにバーチカルトランジスタのエミツタ
領域53、ベース領域46及びコレクタ取り出し
領域上、ラテラルトランジスタのベース取り出し
領域、エミツタ領域9、コレクタ領域10上、p
チヤンネルMOSのソース領域47、ドレイン領
域48、NチヤンネルMOSのソース領域51、
ドレイン領域52上の酸化物シリコン層50及び
54を選択的に除去して各領域からのコンタクト
取り出しのためのコンタクト取り出し用窓開け部
を形成する。このとき島領域59のラテラルトラ
ンジスタのベース領域上にある多結晶シリコン層
44上の酸化物層50及び54も除去する。そし
て同図lに示すように上記コンタクト取り出し用
窓開けが行われた各島領域上にアルミニウム層を
蒸着により形成しその後該アルミニウム層を選択
的に除去して上記バーチカルトランジスタ、ラテ
ラルトランジスタ、c−MOSの各領域及びラテ
ラルトランジスタのベース領域上の多結晶シリコ
ン44に接続するアルミニウム電極55を形成す
る。上記ラテラルトランジスタのベース領域上の
多結晶シリコン44にはラテラルトランジスタの
エミツタ領域9に接続するアルミニウム電極の一
部が接続される。
上記した工程により同一半導体基板中にバーチ
カルトランジスタ、ラテラルトランジスタ、C−
MOSを形成することができる。
カルトランジスタ、ラテラルトランジスタ、C−
MOSを形成することができる。
本発明は上記した種々の実施例に限定されるも
のではなく、例えば第1図及び第2図で示した構
造において、コレクタ領域はエミツタ領域の囲り
を取り囲む必要はなく、両領域が互いに平行に近
接して形成されていても良い。又、第7図に示す
ように多結晶シリコン層6とエミツタ電極8とが
接続される接続部14は、多結晶シリコン層6の
側面であつても良い。さらに多結晶シリコン層6
に接続されるのはエミツタ電極8ではなくコレク
タ電極7でも良い、その時はもちろんエミツタ電
極7と多結晶シリコン層6とは絶縁層等を介して
絶縁しなければならないことは言うまでもない。
さらに多結晶シリコン層6をエミツタ電極又はコ
レクタ電極に接続せず他の一定電位にアルミ配線
等により接続しても良い。さらに、P型基板1は
サフアイア等の絶縁体を用いても良い。リンガラ
ス膜4は酸化物シリコンでも良い。n+型埋込み
層12はなくても良いがあつたほうが特性向上の
点でよりよい。又、各領域の導電型が逆の導電型
でも良い。又、酸化物シリコン3の厚さは5000Å
〜1.5μ程度の範囲で自由に設定して良い。又、第
3図及び第4図で示した半導体集積回路装置にお
いて、SiゲートMOSはNチヤンネル型のMOSで
も良い。この場合はN-型エピタキシヤル層中に
p型ウエル領域を形成しこのp型ウエル領域中に
N型のソース領域及びドレイン領域を形成すると
いう方法で形成すれば良くさらに第4図で示した
pチヤンネルSiゲートMOSのようにn+埋込層を
p型ウエル領域下に設けておけば上記ウエル領域
からの空乏層の延びを上記n+埋込層で抑えるこ
とができ、上記p型ウエル領域と基板との間のパ
ンチスルーを防ぎMOSの耐圧を上げることがで
きるというすぐれた効果を持たせることができ
る。さらに、横型トランジスタのエミツタ領域、
コレクタ領域間のベース領域上に存在する多結晶
シリコン層は不純物が添加された多結晶シリコン
層であるが、該シリコン層のかわりにモリブデ
ン、タングステン等の金属層としても良い。
のではなく、例えば第1図及び第2図で示した構
造において、コレクタ領域はエミツタ領域の囲り
を取り囲む必要はなく、両領域が互いに平行に近
接して形成されていても良い。又、第7図に示す
ように多結晶シリコン層6とエミツタ電極8とが
接続される接続部14は、多結晶シリコン層6の
側面であつても良い。さらに多結晶シリコン層6
に接続されるのはエミツタ電極8ではなくコレク
タ電極7でも良い、その時はもちろんエミツタ電
極7と多結晶シリコン層6とは絶縁層等を介して
絶縁しなければならないことは言うまでもない。
さらに多結晶シリコン層6をエミツタ電極又はコ
レクタ電極に接続せず他の一定電位にアルミ配線
等により接続しても良い。さらに、P型基板1は
サフアイア等の絶縁体を用いても良い。リンガラ
ス膜4は酸化物シリコンでも良い。n+型埋込み
層12はなくても良いがあつたほうが特性向上の
点でよりよい。又、各領域の導電型が逆の導電型
でも良い。又、酸化物シリコン3の厚さは5000Å
〜1.5μ程度の範囲で自由に設定して良い。又、第
3図及び第4図で示した半導体集積回路装置にお
いて、SiゲートMOSはNチヤンネル型のMOSで
も良い。この場合はN-型エピタキシヤル層中に
p型ウエル領域を形成しこのp型ウエル領域中に
N型のソース領域及びドレイン領域を形成すると
いう方法で形成すれば良くさらに第4図で示した
pチヤンネルSiゲートMOSのようにn+埋込層を
p型ウエル領域下に設けておけば上記ウエル領域
からの空乏層の延びを上記n+埋込層で抑えるこ
とができ、上記p型ウエル領域と基板との間のパ
ンチスルーを防ぎMOSの耐圧を上げることがで
きるというすぐれた効果を持たせることができ
る。さらに、横型トランジスタのエミツタ領域、
コレクタ領域間のベース領域上に存在する多結晶
シリコン層は不純物が添加された多結晶シリコン
層であるが、該シリコン層のかわりにモリブデ
ン、タングステン等の金属層としても良い。
第1図は本発明の一実施例に従つた横型トラン
ジスタの平面図、第2図は上記第1図で示したト
ランジスタの断面図、第3図は本発明の一実施例
に従つた横型トランジスタとシリコンゲート型電
界効果トランジスタとが同一基板に形成された半
導体集積回路装置の平面図、第4図は上記半導体
集積回路装置の断面図、第5図a乃至jは第3図
及び第4図に示した半導体集積回路装置の製造工
程を示す各工程の断面図、第6図a乃至lは横型
トランジスタ、縦型トランジスタ、相補型電界効
果トランジスタを同一半導体基板に形成する場合
の製造工程を示す各工程の断面図、第7図は本発
明の他の実施例に従つた横型トランジスタの断面
図である。 9……エミツタ領域、10……コレクタ領域、
3,3′,45,50……酸化物シリコン、14
……接続部、6,25,44,42,43……多
結晶シリコン層、8……エミツタ電極、7……コ
レクタ電極、5……ベース領域、4,54……リ
ンガラス膜、12,15,56,57……埋込み
領域、2……エピタキシヤル層、23,47,5
1……ソース領域、24,48,52……ドレイ
ン領域、30,31,58,59,60……島領
域。
ジスタの平面図、第2図は上記第1図で示したト
ランジスタの断面図、第3図は本発明の一実施例
に従つた横型トランジスタとシリコンゲート型電
界効果トランジスタとが同一基板に形成された半
導体集積回路装置の平面図、第4図は上記半導体
集積回路装置の断面図、第5図a乃至jは第3図
及び第4図に示した半導体集積回路装置の製造工
程を示す各工程の断面図、第6図a乃至lは横型
トランジスタ、縦型トランジスタ、相補型電界効
果トランジスタを同一半導体基板に形成する場合
の製造工程を示す各工程の断面図、第7図は本発
明の他の実施例に従つた横型トランジスタの断面
図である。 9……エミツタ領域、10……コレクタ領域、
3,3′,45,50……酸化物シリコン、14
……接続部、6,25,44,42,43……多
結晶シリコン層、8……エミツタ電極、7……コ
レクタ電極、5……ベース領域、4,54……リ
ンガラス膜、12,15,56,57……埋込み
領域、2……エピタキシヤル層、23,47,5
1……ソース領域、24,48,52……ドレイ
ン領域、30,31,58,59,60……島領
域。
Claims (1)
- 【特許請求の範囲】 1 半導体基体主面一部内において互いに離間
し、ソースおよびドレインとして設けられた一対
の第1半導体領域と、それら第1半導体領域にそ
れぞれ独立して接続されている第1電極と、その
第1半導体領域間にまたがつて半導体基体主面上
に位置したゲート電極とからなる絶縁ゲート型電
界効果トランジスタと、 半導体基体主面他部内において互いに離間し、
エミツタおよびコレクタとして設けられた一対の
第2半導体領域と、その第2半導体領域間にまた
がつて半導体基体主面上に絶縁膜を介して形成さ
れた上記ゲート電極と同一材料からなる膜と、上
記一対の第2半導体領域にそれぞれ独立して接続
されている第2電極とからなる横型トランジスタ
とを有し、上記エミツタとしての第2半導体領域
に接続されている第2電極と上記膜とが電気的に
接続されてなることを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8138479A JPS567463A (en) | 1979-06-29 | 1979-06-29 | Semiconductor device and its manufacture |
DE19803023616 DE3023616A1 (de) | 1979-06-29 | 1980-06-24 | Halbleitervorrichtung und verfahren zu ihrer herstellung |
US06/691,061 US4616405A (en) | 1979-06-29 | 1985-01-14 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8138479A JPS567463A (en) | 1979-06-29 | 1979-06-29 | Semiconductor device and its manufacture |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS567463A JPS567463A (en) | 1981-01-26 |
JPS6410105B2 true JPS6410105B2 (ja) | 1989-02-21 |
Family
ID=13744797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8138479A Granted JPS567463A (en) | 1979-06-29 | 1979-06-29 | Semiconductor device and its manufacture |
Country Status (3)
Country | Link |
---|---|
US (1) | US4616405A (ja) |
JP (1) | JPS567463A (ja) |
DE (1) | DE3023616A1 (ja) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3272436D1 (en) * | 1982-05-06 | 1986-09-11 | Itt Ind Gmbh Deutsche | Method of making a monolithic integrated circuit with at least one isolated gate field effect transistor and one bipolar transistor |
JPS5925241A (ja) * | 1982-08-02 | 1984-02-09 | Fujitsu Ltd | Pnpトランジスタ |
JPS5931052A (ja) * | 1982-08-13 | 1984-02-18 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JPS5955052A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
NL188923C (nl) * | 1983-07-05 | 1992-11-02 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
JPS6020380U (ja) * | 1983-07-18 | 1985-02-12 | 株式会社新潟鐵工所 | レ−ザ加工装置 |
JPH065708B2 (ja) * | 1983-11-11 | 1994-01-19 | 株式会社日立製作所 | 半導体集積回路装置 |
JPS6185855A (ja) * | 1984-10-04 | 1986-05-01 | Nec Corp | 半導体集積回路 |
GB8426897D0 (en) * | 1984-10-24 | 1984-11-28 | Ferranti Plc | Fabricating semiconductor devices |
JPS61276359A (ja) * | 1985-05-31 | 1986-12-06 | Nec Corp | 半導体装置およびその製造方法 |
ATE41836T1 (de) * | 1985-06-03 | 1989-04-15 | Siemens Ag | Verfahren zum gleichzeitigen herstellen von bipolaren und komplementaeren mos-transistoren auf einem gemeinsamen siliziumsubstrat. |
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JPH0671067B2 (ja) * | 1985-11-20 | 1994-09-07 | 株式会社日立製作所 | 半導体装置 |
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NL8600770A (nl) * | 1986-03-26 | 1987-10-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
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DE3618166A1 (de) * | 1986-05-30 | 1987-12-03 | Telefunken Electronic Gmbh | Lateraltransistor |
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US5124271A (en) * | 1990-06-20 | 1992-06-23 | Texas Instruments Incorporated | Process for fabricating a BiCMOS integrated circuit |
US5013671A (en) * | 1990-06-20 | 1991-05-07 | Texas Instruments Incorporated | Process for reduced emitter-base capacitance in bipolar transistor |
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FR2687843A1 (fr) * | 1992-02-24 | 1993-08-27 | Motorola Semiconducteurs | Transistor bipolaire lateral pnp et procede de fabrication. |
JPH08172139A (ja) * | 1994-12-19 | 1996-07-02 | Sony Corp | 半導体装置製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4979782A (ja) * | 1972-12-08 | 1974-08-01 | ||
JPS501674A (ja) * | 1973-05-07 | 1975-01-09 | ||
FR2364528A1 (fr) * | 1976-09-10 | 1978-04-07 | Thomson Csf | Cellule de memoire a transistor tetrode et circuit de memoire comportant de telles cellules |
JPS5359376U (ja) * | 1976-10-20 | 1978-05-20 | ||
US4081896A (en) * | 1977-04-11 | 1978-04-04 | Rca Corporation | Method of making a substrate contact for an integrated circuit |
US4170501A (en) * | 1978-02-15 | 1979-10-09 | Rca Corporation | Method of making a semiconductor integrated circuit device utilizing simultaneous outdiffusion and autodoping during epitaxial deposition |
US4325180A (en) * | 1979-02-15 | 1982-04-20 | Texas Instruments Incorporated | Process for monolithic integration of logic, control, and high voltage interface circuitry |
JPS5676560A (en) * | 1979-11-28 | 1981-06-24 | Hitachi Ltd | Semiconductor device |
-
1979
- 1979-06-29 JP JP8138479A patent/JPS567463A/ja active Granted
-
1980
- 1980-06-24 DE DE19803023616 patent/DE3023616A1/de not_active Withdrawn
-
1985
- 1985-01-14 US US06/691,061 patent/US4616405A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE3023616A1 (de) | 1981-01-22 |
JPS567463A (en) | 1981-01-26 |
US4616405A (en) | 1986-10-14 |
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