JPH065708B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH065708B2 JPH065708B2 JP58210833A JP21083383A JPH065708B2 JP H065708 B2 JPH065708 B2 JP H065708B2 JP 58210833 A JP58210833 A JP 58210833A JP 21083383 A JP21083383 A JP 21083383A JP H065708 B2 JPH065708 B2 JP H065708B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路技術に適用して特に有効な
技術に関するもので、たとえば、バイポーラトランジス
タとＣ−ＭＯＳ電界効果トランジスタとが同時に形成さ
れる半導体集積回路における素子形成に利用して有効な
技術に関するものである。
技術に関するもので、たとえば、バイポーラトランジス
タとＣ−ＭＯＳ電界効果トランジスタとが同時に形成さ
れる半導体集積回路における素子形成に利用して有効な
技術に関するものである。
例えば第１図に示すように、バーチカル型（縦型）のト
ランジスタＱ１が形成された半導体集積回路装置では、
そのバイポーラトランジスタＱ１のベース領域(B)の表
面に沿って反転層５０が生じる恐れがあることが、本発
明者によって明らかとされた。この反転層５０は、ベー
ス領域(B)上の酸化膜２４の上を通る配線４０がゲート
電極として作用することによる一種の寄生ＭＯＳ効果に
よって生じる。この場合、第２図にその等価回路を示す
ように、エミッタ領域(E)とコレクタ領域(C)がソース領
域とドレイン領域となる寄生ＭＯＳ電界効果トランジス
タＱｓが形成される。また、ベース領域(B)の表面に沿
ってチャンネルが形成される。そして、第１図に示す構
造のバイポーラトランジスタＱ１では、ゲート電極とし
て作用する配線４０がエミッタ領域(E)から引出されて
いる。これにより、トランジスタＱ１のエミッタとコレ
クタ間に電圧が印加されると、上記反転層５０を通って
電流Ｉｒが流れる。この電流Ｉｒはあたかもバイポーラ
トランジスタＱ１の逆方向リーク電流として観測され、
見掛上はバイポーラトランジスタＱ１の動作不良状態と
なって現われる。このような現象は、特にバイポーラト
ランジスタとＣ−ＭＯＳ電界効果トランジスタとが同時
に形成された、いわゆるＢｉ−ＣＭＯＳ型の半導体集積
回路装置において生じやすい。これは、上記酸化膜２４
がＭＯＳ部のゲート酸化膜とともに形成されることによ
り、その厚みｄが薄くなっていることによる。
ランジスタＱ１が形成された半導体集積回路装置では、
そのバイポーラトランジスタＱ１のベース領域(B)の表
面に沿って反転層５０が生じる恐れがあることが、本発
明者によって明らかとされた。この反転層５０は、ベー
ス領域(B)上の酸化膜２４の上を通る配線４０がゲート
電極として作用することによる一種の寄生ＭＯＳ効果に
よって生じる。この場合、第２図にその等価回路を示す
ように、エミッタ領域(E)とコレクタ領域(C)がソース領
域とドレイン領域となる寄生ＭＯＳ電界効果トランジス
タＱｓが形成される。また、ベース領域(B)の表面に沿
ってチャンネルが形成される。そして、第１図に示す構
造のバイポーラトランジスタＱ１では、ゲート電極とし
て作用する配線４０がエミッタ領域(E)から引出されて
いる。これにより、トランジスタＱ１のエミッタとコレ
クタ間に電圧が印加されると、上記反転層５０を通って
電流Ｉｒが流れる。この電流Ｉｒはあたかもバイポーラ
トランジスタＱ１の逆方向リーク電流として観測され、
見掛上はバイポーラトランジスタＱ１の動作不良状態と
なって現われる。このような現象は、特にバイポーラト
ランジスタとＣ−ＭＯＳ電界効果トランジスタとが同時
に形成された、いわゆるＢｉ−ＣＭＯＳ型の半導体集積
回路装置において生じやすい。これは、上記酸化膜２４
がＭＯＳ部のゲート酸化膜とともに形成されることによ
り、その厚みｄが薄くなっていることによる。
この発明は以上のような問題に着目してなされたもので
ある。
ある。
この発明の目的は、トランジスタの半導体領域の表面に
沿って反転層が形成されるのを確実に防止できるように
し、これにより信頼性を向上させられるようにした半導
体集積回路技術を提供するものである。
沿って反転層が形成されるのを確実に防止できるように
し、これにより信頼性を向上させられるようにした半導
体集積回路技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、バイポーラトランジスタのベース拡散層の上
に導電層によるチャンネルストッパーを設けることによ
り該ベース拡散層の表面に沿って反転層が形成されるの
を確実に阻止できるようにし、これにより信頼性を向上
させるという目的を達成するものである。
に導電層によるチャンネルストッパーを設けることによ
り該ベース拡散層の表面に沿って反転層が形成されるの
を確実に阻止できるようにし、これにより信頼性を向上
させるという目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
第３図はこの発明による半導体集積回路装置のバイポー
ラトランジスタ部分の一実施例を示す。
ラトランジスタ部分の一実施例を示す。
先ず、同図に示す半導体集積回路装置は、バイポーラト
ランジスタＱ１とＭＯＳ電界効果トランジスタ（図示省
略）とが同一の半導体基体に形成されたものであって、
上記バイポーラトランジスタＱ１のベース拡散層（第２
導電型の第１半導体領域）３０上の薄い表面酸化膜（薄
い酸化膜）２４の上に多結晶シリコン２６による導電層
が設けられている。これとともに、その多結晶シリコン
２６による導電層が上記バイポーラトランジスタＱ１の
ベースＢに接続されている。
ランジスタＱ１とＭＯＳ電界効果トランジスタ（図示省
略）とが同一の半導体基体に形成されたものであって、
上記バイポーラトランジスタＱ１のベース拡散層（第２
導電型の第１半導体領域）３０上の薄い表面酸化膜（薄
い酸化膜）２４の上に多結晶シリコン２６による導電層
が設けられている。これとともに、その多結晶シリコン
２６による導電層が上記バイポーラトランジスタＱ１の
ベースＢに接続されている。
バイポーラトランジスタＱ１は、ｎ−型エピタキシャル
層（第１導電型の半導体層）１２のｐ型分離層１６で囲
まれた領域に形成されている。エピタキシャル層１２は
ｐ−型シリコン半導体基板１０上に形成されている。エ
ピタキシャル層１２と基板１０との間にはｎ型導電不純
物が高濃度にドープされたｎ＋型埋込層１４が形成され
ている。
層（第１導電型の半導体層）１２のｐ型分離層１６で囲
まれた領域に形成されている。エピタキシャル層１２は
ｐ−型シリコン半導体基板１０上に形成されている。エ
ピタキシャル層１２と基板１０との間にはｎ型導電不純
物が高濃度にドープされたｎ＋型埋込層１４が形成され
ている。
上記バイポーラトランジスタＱ１はｎｐｎ型であって、
ｐ型ベース拡散層３０、ｎ＋型エミッタ拡散層（第１導
電型の第２半導体領域）３６、上記埋込層１４に達する
まで拡散されたｎ＋型コレクタ拡散層１８が形成され、
アルミニウム配線４０によりコレクタＣ、エミッタＥ、
ベースＢの各電極がそれぞれに取出されている。
ｐ型ベース拡散層３０、ｎ＋型エミッタ拡散層（第１導
電型の第２半導体領域）３６、上記埋込層１４に達する
まで拡散されたｎ＋型コレクタ拡散層１８が形成され、
アルミニウム配線４０によりコレクタＣ、エミッタＥ、
ベースＢの各電極がそれぞれに取出されている。
なお、２２はＬＯＣＯＳ（Local Oxidation of Silico
n）により形成された厚いフィールド酸化膜である。ま
た、２８はＰＳＧ（リンシリケートガラス）による絶縁
層であって、上記アルミニウム配線４０はこの絶縁層２
８の上から設けられる。
n）により形成された厚いフィールド酸化膜である。ま
た、２８はＰＳＧ（リンシリケートガラス）による絶縁
層であって、上記アルミニウム配線４０はこの絶縁層２
８の上から設けられる。
第４図はバイポーラトランジスタＱ１のベース領域部分
の平面状態を示す。同図に示すように、上記多結晶シリ
コン２６による導電層は、エミッタ拡散層３６部分を除
いて、ベース拡散層３０の上を全面的に覆うべく形成さ
れている。
の平面状態を示す。同図に示すように、上記多結晶シリ
コン２６による導電層は、エミッタ拡散層３６部分を除
いて、ベース拡散層３０の上を全面的に覆うべく形成さ
れている。
さて以上のように形成されたバイポーラトランジスタＱ
１では、そのベース拡散層３０の上の表面酸化膜２４上
に多結晶シリコン２６による導電層が設けられ、さらに
この導電層がベースＢに接続されて該ベースＢと同電位
に固定されるようになっている。これにより、上記ベー
ス拡散層３０の表面付近に反転層が生じ難くなって、バ
イポーラトランジスタＱ１のコレクタＣとエミッタＥと
の間をバイパスして流れるリーク電流が遮断されるよう
になる。すなわち、上記多結晶シリコン２６がチャンネ
ルストッパーとして作用する。
１では、そのベース拡散層３０の上の表面酸化膜２４上
に多結晶シリコン２６による導電層が設けられ、さらに
この導電層がベースＢに接続されて該ベースＢと同電位
に固定されるようになっている。これにより、上記ベー
ス拡散層３０の表面付近に反転層が生じ難くなって、バ
イポーラトランジスタＱ１のコレクタＣとエミッタＥと
の間をバイパスして流れるリーク電流が遮断されるよう
になる。すなわち、上記多結晶シリコン２６がチャンネ
ルストッパーとして作用する。
第５図は第３図および第４図に示したバイポーラトラン
ジスタＱ１の等価回路を示す。同図に示すように、上記
多結晶シリコン２６は寄生ＭＯＳ電界効果トランジスタ
Ｑｓのゲート電極として作用するが、このゲート電極は
該バイポーラトランジスタＱ１のベースＢに接続されて
該ベースＢと同電位に固定されるため、寄生ＭＯＳ電界
効果トランジスタには反転層によるチャンネルが形成さ
れ難い状態となっている。
ジスタＱ１の等価回路を示す。同図に示すように、上記
多結晶シリコン２６は寄生ＭＯＳ電界効果トランジスタ
Ｑｓのゲート電極として作用するが、このゲート電極は
該バイポーラトランジスタＱ１のベースＢに接続されて
該ベースＢと同電位に固定されるため、寄生ＭＯＳ電界
効果トランジスタには反転層によるチャンネルが形成さ
れ難い状態となっている。
そして、バイポーラトランジスタのベース拡散層３０に
寄生チャンネルが形成されないため、バイポーラトラン
ジスタの経時変化による電流増幅率ｈＦＥの変動を抑制
することができるようになっている。
寄生チャンネルが形成されないため、バイポーラトラン
ジスタの経時変化による電流増幅率ｈＦＥの変動を抑制
することができるようになっている。
また、導電層をベースＢに電気的に接続するため、導電
層に対して他の場所から電位を供給する場合に比較して
配線接続が容易となり、他の場所から電位を供給する場
合のような引き回し配線による素子の集積度の大幅な低
下も生じない。
層に対して他の場所から電位を供給する場合に比較して
配線接続が容易となり、他の場所から電位を供給する場
合のような引き回し配線による素子の集積度の大幅な低
下も生じない。
第６図はこの発明による半導体集積回路装置の別の実施
例を示す。
例を示す。
同図に示す実施例では、チャンネルストッパーとして設
けた多結晶シリコン２６の一部を延長して形成し、この
延長部分の多結晶シリコン２６を配線として利用してい
る。つまり、前述した多結晶シリコン２６は、チャンネ
ルストッパーとしてのみならず、ベースＢからの引出配
線としても利用することができる。
けた多結晶シリコン２６の一部を延長して形成し、この
延長部分の多結晶シリコン２６を配線として利用してい
る。つまり、前述した多結晶シリコン２６は、チャンネ
ルストッパーとしてのみならず、ベースＢからの引出配
線としても利用することができる。
次に、以上に述べた半導体集積回路装置の製造方法の一
実施例を示す。
実施例を示す。
先ず、第７図はこの発明による半導体集積回路装置を製
造するために予備加工された半導体基体を示す。同図に
示す半導体基体は、ｐ型導電不純物を低濃度にドープし
てなるｐ−型シリコン半導体基板１０にｎ型導電不純物
を低濃度にドープしてなるｎ−型シリコンエピタキシャ
ル層１２が形成されている。また、エピタキシャル層１
２と基板１０の間には、ｎ型導電不純物を高濃度に拡散
させたｎ＋型埋込層１４が各素子形成領域ａ１，ａ２，
……ごとに形成されている。
造するために予備加工された半導体基体を示す。同図に
示す半導体基体は、ｐ型導電不純物を低濃度にドープし
てなるｐ−型シリコン半導体基板１０にｎ型導電不純物
を低濃度にドープしてなるｎ−型シリコンエピタキシャ
ル層１２が形成されている。また、エピタキシャル層１
２と基板１０の間には、ｎ型導電不純物を高濃度に拡散
させたｎ＋型埋込層１４が各素子形成領域ａ１，ａ２，
……ごとに形成されている。
第８図は第７図の半導体基体にｐ型分離層16，ｎ＋型コ
レクタ拡散層１８、ｐ−型ウェル２０およびフィールド
酸化膜２２などを形成した状態を示す。分離層１６はホ
ウ素などのｐ型導電不純物を選択拡散させて形成する。
ｎ＋型コレクタ拡散層１８はリンなどのｎ型導電不純物
を埋込層１４に達する深さまで選択拡散させて形成す
る。ｐ−型ウェル２０はｎチャンネル型ＭＯＳ電界効果
トランジスタが形成される領域に形成される。また、フ
ィールド酸化膜２２は、いわゆるロコス（ＬＯＣＯＳ）
によっ形成される。
レクタ拡散層１８、ｐ−型ウェル２０およびフィールド
酸化膜２２などを形成した状態を示す。分離層１６はホ
ウ素などのｐ型導電不純物を選択拡散させて形成する。
ｎ＋型コレクタ拡散層１８はリンなどのｎ型導電不純物
を埋込層１４に達する深さまで選択拡散させて形成す
る。ｐ−型ウェル２０はｎチャンネル型ＭＯＳ電界効果
トランジスタが形成される領域に形成される。また、フ
ィールド酸化膜２２は、いわゆるロコス（ＬＯＣＯＳ）
によっ形成される。
第９図はｐ型ベース拡散層３０を形成した状態を示す。
このベース拡散層３０は、高圧低温下で生成されるシリ
コン酸化膜（ＨＬＤ：図示省略）をマスクとして選択的
にデポジットされたホウ素を熱拡散させることにより形
成される。この後、マスクに使用された酸化膜（ＨＬ
Ｄ）は除去される。
このベース拡散層３０は、高圧低温下で生成されるシリ
コン酸化膜（ＨＬＤ：図示省略）をマスクとして選択的
にデポジットされたホウ素を熱拡散させることにより形
成される。この後、マスクに使用された酸化膜（ＨＬ
Ｄ）は除去される。
第１０図は前記導電層を形成するための多結晶シリコン
２６を全面にデポジットした状態を示す。この多結晶シ
リコン２６は、表面の酸化膜を薄いゲート酸化膜２４に
張替えた後はデポジットされる。
２６を全面にデポジットした状態を示す。この多結晶シ
リコン２６は、表面の酸化膜を薄いゲート酸化膜２４に
張替えた後はデポジットされる。
第１１図は上記多結晶シリコン２６をその下の酸化膜２
４とともにパターニング・エッチした状態を示す。この
エッチングにより、Ｃ−ＭＯＳ電界効果トランジスタの
ゲート部が形成される。また、上記ベース拡散層３０上
の酸化膜の上に多結晶シリコン２６による導電層が形成
される。
４とともにパターニング・エッチした状態を示す。この
エッチングにより、Ｃ−ＭＯＳ電界効果トランジスタの
ゲート部が形成される。また、上記ベース拡散層３０上
の酸化膜の上に多結晶シリコン２６による導電層が形成
される。
第１２図はｐチャンネル型ＭＯＳ電界効果トランジスタ
のｐ＋型ソース・ドレイン拡散層３２を形成した状態を
示す。この拡散層３２は、上記多結晶シリコン２６およ
び厚いフィールド酸化膜２２をマスクとして利用するこ
とにより、いわゆる自己整合により形成される。他の多
結晶シリコン２６の部分はＨＬＤ（高圧低温化で生成さ
れるシリコン酸化膜）２９によって粗くマスクされる。
のｐ＋型ソース・ドレイン拡散層３２を形成した状態を
示す。この拡散層３２は、上記多結晶シリコン２６およ
び厚いフィールド酸化膜２２をマスクとして利用するこ
とにより、いわゆる自己整合により形成される。他の多
結晶シリコン２６の部分はＨＬＤ（高圧低温化で生成さ
れるシリコン酸化膜）２９によって粗くマスクされる。
第１３図はｎチャンネルＭＯＳ電界効果トランジスタの
ｎ＋型ソース・ドレイン拡散層３４およびバイポーラト
ランジスタのｎ＋型エミッタ拡散層３６を形成した状態
を示す。両拡散層３４，３６は、上記多結晶シリコン２
６と厚いフィールド酸化膜２２をマスクとして利用する
ことにより、ＨＬＤ２９の粗いマスクだけでもって、自
己整合により形成される。すなわち、多結晶シリコン２
６は、チャネルストッパとしての機能を有するのみなら
ず、半導体集積回路装置の製造工程において、エミッタ
を自己整合により形成するためのマスクとしての機能も
有している。また、両拡散層３４，３６は、砒素Ａｓな
どの同じ導電型の不純物を拡散することにより形成され
る。従って、その工程は同時に行なうことができる。
ｎ＋型ソース・ドレイン拡散層３４およびバイポーラト
ランジスタのｎ＋型エミッタ拡散層３６を形成した状態
を示す。両拡散層３４，３６は、上記多結晶シリコン２
６と厚いフィールド酸化膜２２をマスクとして利用する
ことにより、ＨＬＤ２９の粗いマスクだけでもって、自
己整合により形成される。すなわち、多結晶シリコン２
６は、チャネルストッパとしての機能を有するのみなら
ず、半導体集積回路装置の製造工程において、エミッタ
を自己整合により形成するためのマスクとしての機能も
有している。また、両拡散層３４，３６は、砒素Ａｓな
どの同じ導電型の不純物を拡散することにより形成され
る。従って、その工程は同時に行なうことができる。
第１４図はアルミニウム配線４０による電極取出と配線
を行なった状態を示す断面図である。アルミニウム配線
４０は、ＰＳＧ（リンシリケートガラス）による絶縁層
２８が形成された上に設けられる。このとき、その絶縁
層２８の所定部分を開孔して電極の取出しを行ない、ま
たその絶縁層２８の上に配線を這わせる。これにより、
バイポーラトランジスタＱ１のコレクタＣ、ベースＢ、
エミッタＥの各電極がそれぞれ取出される。また、Ｃ−
ＭＯＳＱ２，Ｑ３のソースＳ、ドレインＤ、ゲートＧの
各電極もそれぞれに取出される。
を行なった状態を示す断面図である。アルミニウム配線
４０は、ＰＳＧ（リンシリケートガラス）による絶縁層
２８が形成された上に設けられる。このとき、その絶縁
層２８の所定部分を開孔して電極の取出しを行ない、ま
たその絶縁層２８の上に配線を這わせる。これにより、
バイポーラトランジスタＱ１のコレクタＣ、ベースＢ、
エミッタＥの各電極がそれぞれ取出される。また、Ｃ−
ＭＯＳＱ２，Ｑ３のソースＳ、ドレインＤ、ゲートＧの
各電極もそれぞれに取出される。
ここで、上記ベース拡散層３０上の酸化膜の上に形成さ
れた多結晶シリコン２６からなる導電層は、上記アルミ
ニウム配線４０を介してバイポーラトランジスタＱ１の
ベースＢに接続される。これにより、その導電層の下に
反転層が形成されるのが防止されて、寄生ＭＯＳ電界効
果トランジスタによる見掛け上の素子不良の発生が確実
に回避されるようになる。つまり、チャンネルストッパ
ーが形成される。
れた多結晶シリコン２６からなる導電層は、上記アルミ
ニウム配線４０を介してバイポーラトランジスタＱ１の
ベースＢに接続される。これにより、その導電層の下に
反転層が形成されるのが防止されて、寄生ＭＯＳ電界効
果トランジスタによる見掛け上の素子不良の発生が確実
に回避されるようになる。つまり、チャンネルストッパ
ーが形成される。
また、本実施例においては、第３図および第１４図に示
すように、多結晶シリコン２６と、アルミニウム配線４
０とを、ベースコンタクト用の穴の側面において接続す
る構造となっている。このため、多結晶シリコン２６に
対して他から所定の電位を供給する場合に比べて、その
接続が容易である上、多結晶シリコン２６に対して他か
ら所定の電位を供給するための引き出し電極部分が不要
となるので、多結晶シリコン２６を設けたことによる面
積の増大を防止することが可能になっている。
すように、多結晶シリコン２６と、アルミニウム配線４
０とを、ベースコンタクト用の穴の側面において接続す
る構造となっている。このため、多結晶シリコン２６に
対して他から所定の電位を供給する場合に比べて、その
接続が容易である上、多結晶シリコン２６に対して他か
ら所定の電位を供給するための引き出し電極部分が不要
となるので、多結晶シリコン２６を設けたことによる面
積の増大を防止することが可能になっている。
以上のようにして、バイポーラトランジスタＱ１とＣ−
ＭＯＳＱ２，Ｑ３が形成されたＢｉ−ＣＭＯＳ型半導体
集積回路が形成される。そして、ここで注目すべきこと
は、上記多結晶シリコン２６によるチャンネルストッパ
ーが、上述したＢｉ−ＣＭＯＳのプロセスと共通のプロ
セスで形成されることであり、これにより工程数をそれ
ほど増やすことなく、半導体集積回路装置の信頼性を大
幅に向上させることができるようになる。
ＭＯＳＱ２，Ｑ３が形成されたＢｉ−ＣＭＯＳ型半導体
集積回路が形成される。そして、ここで注目すべきこと
は、上記多結晶シリコン２６によるチャンネルストッパ
ーが、上述したＢｉ−ＣＭＯＳのプロセスと共通のプロ
セスで形成されることであり、これにより工程数をそれ
ほど増やすことなく、半導体集積回路装置の信頼性を大
幅に向上させることができるようになる。
(1)トランジスタの一つの半導体層上の絶縁膜の上に導
電層を設けるとともに、この導電層を上記トランジスタ
の半導体層に電気的に接続したことにより、トランジス
タの半導体層の表面に沿って反転層が形成される現象を
確実に防止することができ、これにより半導体集積回路
装置の信頼性を向上させられるという効果が得られる。
電層を設けるとともに、この導電層を上記トランジスタ
の半導体層に電気的に接続したことにより、トランジス
タの半導体層の表面に沿って反転層が形成される現象を
確実に防止することができ、これにより半導体集積回路
装置の信頼性を向上させられるという効果が得られる。
(2)また、第３図および第４図から明らかなように、ベ
ース拡散層３０と導電位の導電層２６を、コレクタを形
成するｎ−型エピタキシャル層１２とベース拡散層３０
とで構成されるベース・コレクタｐｎ接合上を横切るよ
うに延在させたことにより、トランジスタの動作時にお
いて、導電層２６に与えられたベース電位（コレクタ電
位よりも低い）によって、フィールド酸化膜２２の下の
コレクタを形成するｎ−型エピタキシャル層１２に空乏
層が広がり、そのｎ−型エピタキシャル層表面の電界集
中を緩和する、いわゆる、フィールドプレート効果の作
用を生じさせることができる。したがって、ベース・コ
レクタ接合部の耐圧を向上させることができる、という
効果も得られる。
ース拡散層３０と導電位の導電層２６を、コレクタを形
成するｎ−型エピタキシャル層１２とベース拡散層３０
とで構成されるベース・コレクタｐｎ接合上を横切るよ
うに延在させたことにより、トランジスタの動作時にお
いて、導電層２６に与えられたベース電位（コレクタ電
位よりも低い）によって、フィールド酸化膜２２の下の
コレクタを形成するｎ−型エピタキシャル層１２に空乏
層が広がり、そのｎ−型エピタキシャル層表面の電界集
中を緩和する、いわゆる、フィールドプレート効果の作
用を生じさせることができる。したがって、ベース・コ
レクタ接合部の耐圧を向上させることができる、という
効果も得られる。
(3)バイポーラトランジスタとＭＯＳ電界効果トランジ
スタを共に形成するとともに、上記バイポーラトランジ
スタのベース拡散層上の表面酸化膜の上に導電層を設け
て該導電層を該トランジスタのベースに接続し、また該
導電層を上記ＭＯＳ電界効果トランジスタのゲート電極
と同じ材料によって該ゲート電極と同時に形成すること
により、上記導電層を形成するための工程を省力化する
ことができる、という効果が得られる。
スタを共に形成するとともに、上記バイポーラトランジ
スタのベース拡散層上の表面酸化膜の上に導電層を設け
て該導電層を該トランジスタのベースに接続し、また該
導電層を上記ＭＯＳ電界効果トランジスタのゲート電極
と同じ材料によって該ゲート電極と同時に形成すること
により、上記導電層を形成するための工程を省力化する
ことができる、という効果が得られる。
(4)導電層を、チャネルストッパとして機能させるだけ
でなく、半導体集積回路装置の製造工程において、エミ
ッタ拡散層を自己整合により形成するためのマスクとし
て用いることにより、半導体集積回路装置の寸法制度を
向上させることができるので、半導体集積回路装置の機
能を向上させることができる上、素子占有面積を縮小す
ることができる、という効果も得られる。
でなく、半導体集積回路装置の製造工程において、エミ
ッタ拡散層を自己整合により形成するためのマスクとし
て用いることにより、半導体集積回路装置の寸法制度を
向上させることができるので、半導体集積回路装置の機
能を向上させることができる上、素子占有面積を縮小す
ることができる、という効果も得られる。
(5)ベースコンタクト用の穴の側面において導電層とベ
ース配線とを接続する構造としたことにより、導電層に
対して他から所定の電位を供給する場合に比べて、その
接続が容易である上、導電層に対して他から所定の電位
を供給するための引き出し電極部分が不要となるので、
導電層を設けたことによる面積の増大を防止することが
できる、という効果も得られる。
ース配線とを接続する構造としたことにより、導電層に
対して他から所定の電位を供給する場合に比べて、その
接続が容易である上、導電層に対して他から所定の電位
を供給するための引き出し電極部分が不要となるので、
導電層を設けたことによる面積の増大を防止することが
できる、という効果も得られる。
以上本発明者によってなされた発明を実施例にもとずき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記導電層
に多結晶シリコン以外の配線材料であってもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記導電層
に多結晶シリコン以外の配線材料であってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢｉ−ＣＭＯＳ型半
導体集積回路装置の素子形成技術に適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、バイポーラだけで構成される半導体集積回路装置に
おける素子形成技術などにも適用できる。少なくともベ
ース拡散層に反転層が生じる条件のものには適用でき
る。
をその背景となった利用分野であるＢｉ−ＣＭＯＳ型半
導体集積回路装置の素子形成技術に適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、バイポーラだけで構成される半導体集積回路装置に
おける素子形成技術などにも適用できる。少なくともベ
ース拡散層に反転層が生じる条件のものには適用でき
る。
第１図はこの発明の前に検討された半導体集積回路装置
の一部を示す断面図、 第２図は第１図に示す半導体集積回路装置に形成されて
いる素子の等価回路図、 第３図はこの発明による半導体集積回路装置のバイポー
ラトランジスタ部分の一実施例を示す断面図、 第４図はこの発明による半導体集積回路装置のバイポー
ラトランジスタ部分の一実施例を示す要部平面図、 第５図はこの発明による半導体集積回路装置に形成され
ているバイポーラトランジスタの等価回路図、 第６図はこの発明の別の実施例による半導体集積回路装
置に形成されているバイポーラトランジスタの一部を示
す平面図、 第７図はこの発明による半導体集積回路装置を製造する
ために予備加工された半導体基体の例を示す断面図、 第８図は第７図の半導体基体に分離層、コレクタ拡散
層、ウェルおよびフィールド酸化膜などを形成した状態
を示す断面図、 第９図はベース拡散層を形成した状態を示す断面図、 第１０図は多結晶シリコンを全面にデポジットした状態
を示す断面図、 第１１図はベース拡散層およびゲート電極以外の部分の
多結晶シリコンを除去した状態を示す断面図、 第１２図はｐチャンネル型ＭＯＳ電界効果トランジスタ
のソース・ドレイン拡散層を形成した状態を示す断面
図、 第１３図はｎチャンネル型ＭＯＳ電界効果トランジスタ
のソース・ドレイン拡散層およびバイポーラトランジス
タのエミッタ拡散層を形成した状態を示す断面図であ
る。 第１４図は電極取出と配線を行なった状態を示す断面図
である。 １０…ｐ−型シリコン半導体基板、１２…ｎ−型エピタ
キシャル層、１４…ｎ＋型埋込層、１６…ｐ型分離層、
１８…ｎ＋型コレクタ拡散層、２０…ｐ−型ウェル、２
２…ロコスにより形成される厚いフィールド酸化膜、２
４…ゲート酸化膜、２６…導電層（多結晶シリコン）、
２８…絶縁層（ＰＳＧ：リンシリケートガラス）、２９
…ＨＬＤ（高圧低温化で生成されるシリコン酸化膜）、
３０…ベース拡散層、３２…ｐ＋型ソース・ドレイン拡
散層、３４…ｎ＋型ソース・ドレイン拡散層、３６…エ
ミッタ拡散層、４０…アルミニウム配線、Ｑ１…ｎｐｎ
型バイポーラトランジスタ、Ｑ２…ｐチャンネル型ＭＯ
Ｓ電界効果トランジスタ、Ｑ３…ｎチャンネル型ＭＯＳ
電界効果トランジスタ、Ｑｓ…寄生ＭＯＳ電界効果トラ
ンジスタ、Ｃ…コレクタ、Ｂ…ベース、Ｅ…エミッタ、
Ｉｒ…逆方向リーク電流、５０…反転層、ｄ…表面酸化
膜の厚み。
の一部を示す断面図、 第２図は第１図に示す半導体集積回路装置に形成されて
いる素子の等価回路図、 第３図はこの発明による半導体集積回路装置のバイポー
ラトランジスタ部分の一実施例を示す断面図、 第４図はこの発明による半導体集積回路装置のバイポー
ラトランジスタ部分の一実施例を示す要部平面図、 第５図はこの発明による半導体集積回路装置に形成され
ているバイポーラトランジスタの等価回路図、 第６図はこの発明の別の実施例による半導体集積回路装
置に形成されているバイポーラトランジスタの一部を示
す平面図、 第７図はこの発明による半導体集積回路装置を製造する
ために予備加工された半導体基体の例を示す断面図、 第８図は第７図の半導体基体に分離層、コレクタ拡散
層、ウェルおよびフィールド酸化膜などを形成した状態
を示す断面図、 第９図はベース拡散層を形成した状態を示す断面図、 第１０図は多結晶シリコンを全面にデポジットした状態
を示す断面図、 第１１図はベース拡散層およびゲート電極以外の部分の
多結晶シリコンを除去した状態を示す断面図、 第１２図はｐチャンネル型ＭＯＳ電界効果トランジスタ
のソース・ドレイン拡散層を形成した状態を示す断面
図、 第１３図はｎチャンネル型ＭＯＳ電界効果トランジスタ
のソース・ドレイン拡散層およびバイポーラトランジス
タのエミッタ拡散層を形成した状態を示す断面図であ
る。 第１４図は電極取出と配線を行なった状態を示す断面図
である。 １０…ｐ−型シリコン半導体基板、１２…ｎ−型エピタ
キシャル層、１４…ｎ＋型埋込層、１６…ｐ型分離層、
１８…ｎ＋型コレクタ拡散層、２０…ｐ−型ウェル、２
２…ロコスにより形成される厚いフィールド酸化膜、２
４…ゲート酸化膜、２６…導電層（多結晶シリコン）、
２８…絶縁層（ＰＳＧ：リンシリケートガラス）、２９
…ＨＬＤ（高圧低温化で生成されるシリコン酸化膜）、
３０…ベース拡散層、３２…ｐ＋型ソース・ドレイン拡
散層、３４…ｎ＋型ソース・ドレイン拡散層、３６…エ
ミッタ拡散層、４０…アルミニウム配線、Ｑ１…ｎｐｎ
型バイポーラトランジスタ、Ｑ２…ｐチャンネル型ＭＯ
Ｓ電界効果トランジスタ、Ｑ３…ｎチャンネル型ＭＯＳ
電界効果トランジスタ、Ｑｓ…寄生ＭＯＳ電界効果トラ
ンジスタ、Ｃ…コレクタ、Ｂ…ベース、Ｅ…エミッタ、
Ｉｒ…逆方向リーク電流、５０…反転層、ｄ…表面酸化
膜の厚み。
Claims (2)
- 【請求項１】コレクタとなる第１導電型の半導体層と、
前記第１導電型の半導体層の表面に選択的に形成された
フィールド酸化膜と、前記第１導電型の半導体層内に前
記第１導電型とは反対の導電型の第２導電型からなるベ
ースを構成するために選択的に形成され、その半導体層
とで構成される第１ｐｎ接合が前記フィールド酸化膜の
形成領域内で終端するように形成された第２導電型の第
１半導体領域と、前記第１半導体領域の表面上に前記フ
ィールド酸化膜よりも薄く形成された薄い酸化膜と、前
記薄い酸化膜上に前記第１半導体領域を全面的に覆うべ
く形成され、前記第１ｐｎ接合端部上のフィールド酸化
膜上に延在した導電層と、前記第１半導体領域内にその
第１半導体領域とで構成される第２ｐｎ接合が前記薄い
酸化膜に終端するように前記導電層をマスクとして自己
整合により形成されたエミッタとなる第１導電型の第２
半導体領域と、前記第１半導体領域上に位置して前記導
電層にコンタクト用穴が設けられ、前記コンタクト用穴
内において前記第１半導体領域主面および前記導電層側
面に電気的に接続され、前記導電層上に堆積された絶縁
膜上に延在するベース配線と、前記第２半導体領域に電
気的に接続され、前記導電層上に堆積された前記絶縁膜
上に延在するエミッタ配線とを有することを特徴とする
半導体集積回路装置。 - 【請求項２】前記導電層は多結晶シリコンからなること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210833A JPH065708B2 (ja) | 1983-11-11 | 1983-11-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210833A JPH065708B2 (ja) | 1983-11-11 | 1983-11-11 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103661A JPS60103661A (ja) | 1985-06-07 |
| JPH065708B2 true JPH065708B2 (ja) | 1994-01-19 |
Family
ID=16595864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58210833A Expired - Lifetime JPH065708B2 (ja) | 1983-11-11 | 1983-11-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065708B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3776454D1 (de) * | 1986-08-13 | 1992-03-12 | Siemens Ag | Integrierte bipolar- und komplementaere mos-transistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung. |
| JP2843569B2 (ja) * | 1988-04-28 | 1999-01-06 | 富士通株式会社 | 半導体装置 |
| JP2016152255A (ja) | 2015-02-16 | 2016-08-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5158877A (ja) * | 1974-11-19 | 1976-05-22 | Matsushita Electric Ind Co Ltd | Handotaishusekikairosochino seizohoho |
| JPS567463A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
-
1983
- 1983-11-11 JP JP58210833A patent/JPH065708B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60103661A (ja) | 1985-06-07 |
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