JPH06349850A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06349850A JPH06349850A JP6851294A JP6851294A JPH06349850A JP H06349850 A JPH06349850 A JP H06349850A JP 6851294 A JP6851294 A JP 6851294A JP 6851294 A JP6851294 A JP 6851294A JP H06349850 A JPH06349850 A JP H06349850A
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Abstract
(57)【要約】
【目的】 半導体基板上に縦型ＰＮＰ型バイポーラトラ
ンジスタが形成された半導体装置におけるリーク電流の
発生を防止することを目的とする。 【構成】 Ｐ型の半導体基板の表面部には酸化絶縁層が
形成されている。半導体基板内には少なくとも一部が酸
化絶縁層と接するようにＰ型コレクタ層が形成されてい
る。Ｐ型コレクタ層の表面部にはＰ型コレクタコンタク
ト層が形成されている。Ｐ型コレクタ層の表面側におけ
るＰ型コレクタコンタクト層が存在しない領域にはＮ型
ベース層が形成されている。Ｎ型ベース層の表面側には
Ｐ型エミッタ層が形成されている。Ｐ型コレクタ層にお
ける少なくとも酸化絶縁層と接する領域には、Ｐ型コレ
クタコンタクト層とＮ型ベース層との間のリーク電流を
防止する、Ｐ型コレクタ層よりも高濃度のＰ型のコレク
タコンタクト・ベース間リーク防止層が形成されてい
る。
ンジスタが形成された半導体装置におけるリーク電流の
発生を防止することを目的とする。 【構成】 Ｐ型の半導体基板の表面部には酸化絶縁層が
形成されている。半導体基板内には少なくとも一部が酸
化絶縁層と接するようにＰ型コレクタ層が形成されてい
る。Ｐ型コレクタ層の表面部にはＰ型コレクタコンタク
ト層が形成されている。Ｐ型コレクタ層の表面側におけ
るＰ型コレクタコンタクト層が存在しない領域にはＮ型
ベース層が形成されている。Ｎ型ベース層の表面側には
Ｐ型エミッタ層が形成されている。Ｐ型コレクタ層にお
ける少なくとも酸化絶縁層と接する領域には、Ｐ型コレ
クタコンタクト層とＮ型ベース層との間のリーク電流を
防止する、Ｐ型コレクタ層よりも高濃度のＰ型のコレク
タコンタクト・ベース間リーク防止層が形成されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に縦型Ｎ
ＰＮバイポーラトランジスタ、縦型ＰＮＰ型バイポーラ
トランジスタ又はＣＭＯＳトランジスタが集積された半
導体装置及びその製造方法に関する。
ＰＮバイポーラトランジスタ、縦型ＰＮＰ型バイポーラ
トランジスタ又はＣＭＯＳトランジスタが集積された半
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置には高速化、高密度化
及び低消費電力化が要求されている。従来の半導体装置
の一例としては、ウォールドエミッタ型のＮＰＮ型バイ
ポーラトランジスタが知られている。これは、ＮＰＮ型
バイポーラトランジスタのエミッタ領域の周囲の少なく
とも一部が該エミッタ領域と接するように絶縁膜で囲ま
れた構造を有しており、エミッタ−ベース接合容量の低
減及びエミッタ−ベースのセルフアライン形成によるト
ランジスタの微細化を実現すると共に、トランジスタの
高速化、高密度化及び低消費電力化の要求を満たすもの
である。この様なウォールドエミッタ型のＮＰＮ型バイ
ポーラトランジスタは、例えば特開平１−２８１７６９
号公報に示されている。
及び低消費電力化が要求されている。従来の半導体装置
の一例としては、ウォールドエミッタ型のＮＰＮ型バイ
ポーラトランジスタが知られている。これは、ＮＰＮ型
バイポーラトランジスタのエミッタ領域の周囲の少なく
とも一部が該エミッタ領域と接するように絶縁膜で囲ま
れた構造を有しており、エミッタ−ベース接合容量の低
減及びエミッタ−ベースのセルフアライン形成によるト
ランジスタの微細化を実現すると共に、トランジスタの
高速化、高密度化及び低消費電力化の要求を満たすもの
である。この様なウォールドエミッタ型のＮＰＮ型バイ
ポーラトランジスタは、例えば特開平１−２８１７６９
号公報に示されている。
【０００３】
【発明が解決しようとする課題】ところが、この様な構
造を有するＮＰＮ型バイポーラトランジスタにおいて
は、ベース領域にイオン注入された不純物が絶縁膜に吸
い出されるため、ベース領域における絶縁膜との界面に
おいては濃度が低下して空乏層が形成される。このた
め、空乏層を介してＮ- 型のエミッタ領域とＮ- 型のコ
レクタ領域とが接続され、エミッタ領域とコレクタ領域
との間にリーク電流が流れると言う問題がある。
造を有するＮＰＮ型バイポーラトランジスタにおいて
は、ベース領域にイオン注入された不純物が絶縁膜に吸
い出されるため、ベース領域における絶縁膜との界面に
おいては濃度が低下して空乏層が形成される。このた
め、空乏層を介してＮ- 型のエミッタ領域とＮ- 型のコ
レクタ領域とが接続され、エミッタ領域とコレクタ領域
との間にリーク電流が流れると言う問題がある。
【０００４】また、半導体基板上にＰＮＰ型バイポーラ
トランジスタを有する半導体装置においては、Ｐ- 型の
コレクタ領域における絶縁膜との界面では該コレクタ領
域に注入された不純物が絶縁膜に吸い出され、コレクタ
領域における絶縁膜との界面において空乏層が形成され
る。該空乏層には界面準位が多数存在する。前記空乏層
に存在する正孔がコレクタ領域の方に広がり、前記空乏
層がコレクタ領域とベース領域との間の空乏層と接続す
る。このため、コレクタコンタクト領域とベース領域と
の間に、電流の発生源となる界面準位を多数含む空乏層
が形成されることになるので、コレクタコンタクト領域
とベース領域との間にリーク電流が流れるという問題が
ある。
トランジスタを有する半導体装置においては、Ｐ- 型の
コレクタ領域における絶縁膜との界面では該コレクタ領
域に注入された不純物が絶縁膜に吸い出され、コレクタ
領域における絶縁膜との界面において空乏層が形成され
る。該空乏層には界面準位が多数存在する。前記空乏層
に存在する正孔がコレクタ領域の方に広がり、前記空乏
層がコレクタ領域とベース領域との間の空乏層と接続す
る。このため、コレクタコンタクト領域とベース領域と
の間に、電流の発生源となる界面準位を多数含む空乏層
が形成されることになるので、コレクタコンタクト領域
とベース領域との間にリーク電流が流れるという問題が
ある。
【０００５】さらに、半導体基板上にＮチャネル型ＭＯ
Ｓトランジスタを有する半導体装置においては、Ｎ型の
ソース領域とＮ型のドレイン領域との間のＰ型領域にお
ける絶縁膜との界面においては、前記Ｐ型領域にイオン
注入された不純物が絶縁膜にに吸い出される。このた
め、前記Ｐ型領域における絶縁膜との界面においては不
純物濃度が低下して空乏層が形成される。このため、空
乏層を介してソース領域とドレイン領域とが接続され、
ソース領域とドレイン領域との間にリーク電流が流れる
という問題がある。
Ｓトランジスタを有する半導体装置においては、Ｎ型の
ソース領域とＮ型のドレイン領域との間のＰ型領域にお
ける絶縁膜との界面においては、前記Ｐ型領域にイオン
注入された不純物が絶縁膜にに吸い出される。このた
め、前記Ｐ型領域における絶縁膜との界面においては不
純物濃度が低下して空乏層が形成される。このため、空
乏層を介してソース領域とドレイン領域とが接続され、
ソース領域とドレイン領域との間にリーク電流が流れる
という問題がある。
【０００６】前述したように、半導体基板上に縦型ＮＰ
Ｎバイポーラトランジスタ、縦型ＰＮＰ型バイポーラト
ランジスタ又はＣＭＯＳトランジスタが集積された従来
の半導体装置においては、前述した各部位にそれぞれリ
ーク電流が発生するため、トランジスタの歩留まりが低
下するという問題を有している。
Ｎバイポーラトランジスタ、縦型ＰＮＰ型バイポーラト
ランジスタ又はＣＭＯＳトランジスタが集積された従来
の半導体装置においては、前述した各部位にそれぞれリ
ーク電流が発生するため、トランジスタの歩留まりが低
下するという問題を有している。
【０００７】本発明は、半導体基板上に縦型ＮＰＮバイ
ポーラトランジスタ、縦型ＰＮＰ型バイポーラトランジ
スタ又はＣＭＯＳトランジスタが集積された半導体装置
におけるリーク電流の発生を防止することを目的とす
る。
ポーラトランジスタ、縦型ＰＮＰ型バイポーラトランジ
スタ又はＣＭＯＳトランジスタが集積された半導体装置
におけるリーク電流の発生を防止することを目的とす
る。
【０００８】
【課題を解決するための手段】請求項１の発明が講じた
解決手段は、半導体装置を、Ｐ型の半導体基板の表面部
に形成されたＰＮＰ型バイポーラトランジスタの酸化絶
縁層と、前記半導体基板内において少なくとも一部が前
記酸化絶縁層と接するように形成されたＰＮＰ型バイポ
ーラトランジスタのＰ型コレクタ層と、前記Ｐ型コレク
タ層の表面部に形成されたＰ型コレクタコンタクト層
と、前記Ｐ型コレクタ層の表面側における前記Ｐ型コレ
クタコンタクト層が存在しない領域に形成されたＰＮＰ
型バイポーラトランジスタのＮ型ベース層と、前記Ｎ型
ベース層の表面側に形成されたＰＮＰ型バイポーラトラ
ンジスタのＰ型エミッタ層と、前記Ｐ型コレクタ層にお
ける少なくとも前記酸化絶縁層と接する領域に形成さ
れ、前記Ｐ型コレクタコンタクト層と前記Ｎ型ベース層
との間のリーク電流を防止する前記Ｐ型コレクタ層より
も高濃度のＰ型のコレクタコンタクト・ベース間リーク
防止層とを備えている構成とするものである。
解決手段は、半導体装置を、Ｐ型の半導体基板の表面部
に形成されたＰＮＰ型バイポーラトランジスタの酸化絶
縁層と、前記半導体基板内において少なくとも一部が前
記酸化絶縁層と接するように形成されたＰＮＰ型バイポ
ーラトランジスタのＰ型コレクタ層と、前記Ｐ型コレク
タ層の表面部に形成されたＰ型コレクタコンタクト層
と、前記Ｐ型コレクタ層の表面側における前記Ｐ型コレ
クタコンタクト層が存在しない領域に形成されたＰＮＰ
型バイポーラトランジスタのＮ型ベース層と、前記Ｎ型
ベース層の表面側に形成されたＰＮＰ型バイポーラトラ
ンジスタのＰ型エミッタ層と、前記Ｐ型コレクタ層にお
ける少なくとも前記酸化絶縁層と接する領域に形成さ
れ、前記Ｐ型コレクタコンタクト層と前記Ｎ型ベース層
との間のリーク電流を防止する前記Ｐ型コレクタ層より
も高濃度のＰ型のコレクタコンタクト・ベース間リーク
防止層とを備えている構成とするものである。
【０００９】請求項２の発明は、請求項１の構成に、前
記コレクタコンタクト・ベース間リーク防止層は前記Ｎ
型ベース層よりも浅く形成されているという構成を付加
するものである。
記コレクタコンタクト・ベース間リーク防止層は前記Ｎ
型ベース層よりも浅く形成されているという構成を付加
するものである。
【００１０】請求項３の発明は、請求項１の構成に、前
記コレクタコンタクト・ベース間リーク防止層は前記Ｐ
型コレクタ層の表面の全領域に亘って形成されていると
いう構成を付加するものである。
記コレクタコンタクト・ベース間リーク防止層は前記Ｐ
型コレクタ層の表面の全領域に亘って形成されていると
いう構成を付加するものである。
【００１１】請求項４の発明は、請求項１の構成に、前
記半導体基板に形成された、Ｎチャネル型ＭＯＳトラン
ジスタに隣接する素子分離用酸化絶縁層と、前記半導体
基板における前記素子分離用酸化絶縁層と接する領域に
形成されたＰ型のチャネルストッパー層とをさらに備え
ているという構成を付加するものである。
記半導体基板に形成された、Ｎチャネル型ＭＯＳトラン
ジスタに隣接する素子分離用酸化絶縁層と、前記半導体
基板における前記素子分離用酸化絶縁層と接する領域に
形成されたＰ型のチャネルストッパー層とをさらに備え
ているという構成を付加するものである。
【００１２】請求項５の発明は、請求項４の構成に、前
記半導体基板の表面部に形成されたＮＰＮ型バイポーラ
トランジスタの酸化絶縁層と、前記半導体基板内に形成
されたＮＰＮ型バイポーラトランジスタのＮ型コレクタ
層と、前記Ｎ型コレクタ層の表面側に、少なくとも一側
部が前記ＮＰＮ型バイポーラトランジスタの酸化絶縁層
と接するように形成されたＮＰＮ型バイポーラトランジ
スタのＰ型ベース層と、前記Ｐ型ベース層の表面側に、
少なくとも一側部が前記ＮＰＮ型バイポーラトランジス
タの酸化絶縁層と接するように形成されたＮＰＮ型バイ
ポーラトランジスタのＮ型エミッタ層と、前記Ｐ型ベー
ス層内における前記Ｎ型エミッタ層と接しない領域に形
成されたＰ型ベースコンタクト層と、前記Ｎ型コレクタ
層における前記Ｐ型ベース層とＮＰＮ型バイポーラトラ
ンジスタの前記酸化絶縁層との境界部に形成された、前
記Ｎ型エミッタ層と前記Ｎ型コレクタ層との間のリーク
電流を防止するＰ型のエミッタ・コレクタ間リーク防止
層とをさらに備えているという構成を付加するものであ
る。
記半導体基板の表面部に形成されたＮＰＮ型バイポーラ
トランジスタの酸化絶縁層と、前記半導体基板内に形成
されたＮＰＮ型バイポーラトランジスタのＮ型コレクタ
層と、前記Ｎ型コレクタ層の表面側に、少なくとも一側
部が前記ＮＰＮ型バイポーラトランジスタの酸化絶縁層
と接するように形成されたＮＰＮ型バイポーラトランジ
スタのＰ型ベース層と、前記Ｐ型ベース層の表面側に、
少なくとも一側部が前記ＮＰＮ型バイポーラトランジス
タの酸化絶縁層と接するように形成されたＮＰＮ型バイ
ポーラトランジスタのＮ型エミッタ層と、前記Ｐ型ベー
ス層内における前記Ｎ型エミッタ層と接しない領域に形
成されたＰ型ベースコンタクト層と、前記Ｎ型コレクタ
層における前記Ｐ型ベース層とＮＰＮ型バイポーラトラ
ンジスタの前記酸化絶縁層との境界部に形成された、前
記Ｎ型エミッタ層と前記Ｎ型コレクタ層との間のリーク
電流を防止するＰ型のエミッタ・コレクタ間リーク防止
層とをさらに備えているという構成を付加するものであ
る。
【００１３】請求項６の発明は、請求項１の構成に、前
記半導体基板の表面部に形成されたＮＰＮ型バイポーラ
トランジスタの酸化絶縁層と、前記半導体基板内に形成
されたＮＰＮ型バイポーラトランジスタのＮ型コレクタ
層と、前記Ｎ型コレクタ層の表面側に、少なくとも一側
部がＮＰＮ型バイポーラトランジスタの前記酸化絶縁層
と接するように形成されたＮＰＮ型バイポーラトランジ
スタのＰ型ベース層と、前記Ｐ型ベース層の表面側に、
少なくとも一側部がＮＰＮ型バイポーラトランジスタの
前記酸化絶縁層と接するように形成されたＮＰＮ型バイ
ポーラトランジスタのＮ型エミッタ層と、前記Ｐ型ベー
ス層における前記Ｎ型エミッタ層と接しない領域に形成
されたＰ型ベースコンタクト層と、前記Ｎ型コレクタ層
における前記Ｐ型ベース層とＮＰＮ型バイポーラトラン
ジスタの前記酸化絶縁層との境界部に形成された、前記
Ｎ型エミッタ層と前記Ｎ型コレクタ層との間のリーク電
流を防止するＰ型のエミッタ・コレクタ間リーク防止層
とをさらに備えているという構成を付加するものであ
る。
記半導体基板の表面部に形成されたＮＰＮ型バイポーラ
トランジスタの酸化絶縁層と、前記半導体基板内に形成
されたＮＰＮ型バイポーラトランジスタのＮ型コレクタ
層と、前記Ｎ型コレクタ層の表面側に、少なくとも一側
部がＮＰＮ型バイポーラトランジスタの前記酸化絶縁層
と接するように形成されたＮＰＮ型バイポーラトランジ
スタのＰ型ベース層と、前記Ｐ型ベース層の表面側に、
少なくとも一側部がＮＰＮ型バイポーラトランジスタの
前記酸化絶縁層と接するように形成されたＮＰＮ型バイ
ポーラトランジスタのＮ型エミッタ層と、前記Ｐ型ベー
ス層における前記Ｎ型エミッタ層と接しない領域に形成
されたＰ型ベースコンタクト層と、前記Ｎ型コレクタ層
における前記Ｐ型ベース層とＮＰＮ型バイポーラトラン
ジスタの前記酸化絶縁層との境界部に形成された、前記
Ｎ型エミッタ層と前記Ｎ型コレクタ層との間のリーク電
流を防止するＰ型のエミッタ・コレクタ間リーク防止層
とをさらに備えているという構成を付加するものであ
る。
【００１４】請求項７の発明が講じた解決手段は、Ｐ型
エミッタ層、Ｎ型ベース層、Ｐ型コレクタ層、Ｐ型コレ
クタコンタクト層及び酸化絶縁層を持つＰＮＰ型バイポ
ーラトランジスタを有する半導体装置の製造方法の製造
方法を対象とし、Ｐ型の半導体基板内に前記Ｐ型コレク
タ層を形成する第１の工程と、前記半導体基板の表面部
における前記Ｐ型コレクタ層の少なくとも一部と接する
ように前記酸化絶縁層を形成すると共に、前記Ｐ型コレ
クタ層における少なくとも一部が前記酸化絶縁層と接す
る領域に前記Ｐ型コレクタコンタクト層と前記Ｎ型ベー
ス層との間のリーク電流を防止する、前記Ｐ型コレクタ
層よりも高濃度のＰ型のコレクタコンタクト・ベース間
リーク防止層を形成する第２の工程と、前記Ｐ型コレク
タ層の表面側における前記Ｐ型コレクタコンタクトが存
在しない領域に前記Ｎ型ベース層を形成する第３の工程
と、前記Ｐ型コレクタ層の表面部に前記Ｐ型コレクタコ
ンタクト層を形成すると共に、前記Ｎ型ベース層の表面
側に前記Ｐ型エミッタ層を形成する第４の工程とを備え
ている構成とするものである。
エミッタ層、Ｎ型ベース層、Ｐ型コレクタ層、Ｐ型コレ
クタコンタクト層及び酸化絶縁層を持つＰＮＰ型バイポ
ーラトランジスタを有する半導体装置の製造方法の製造
方法を対象とし、Ｐ型の半導体基板内に前記Ｐ型コレク
タ層を形成する第１の工程と、前記半導体基板の表面部
における前記Ｐ型コレクタ層の少なくとも一部と接する
ように前記酸化絶縁層を形成すると共に、前記Ｐ型コレ
クタ層における少なくとも一部が前記酸化絶縁層と接す
る領域に前記Ｐ型コレクタコンタクト層と前記Ｎ型ベー
ス層との間のリーク電流を防止する、前記Ｐ型コレクタ
層よりも高濃度のＰ型のコレクタコンタクト・ベース間
リーク防止層を形成する第２の工程と、前記Ｐ型コレク
タ層の表面側における前記Ｐ型コレクタコンタクトが存
在しない領域に前記Ｎ型ベース層を形成する第３の工程
と、前記Ｐ型コレクタ層の表面部に前記Ｐ型コレクタコ
ンタクト層を形成すると共に、前記Ｎ型ベース層の表面
側に前記Ｐ型エミッタ層を形成する第４の工程とを備え
ている構成とするものである。
【００１５】請求項８の発明は、請求項７の構成に、前
記第３の工程において形成するＮ型ベース層は、前記第
２の工程において形成する前記Ｎ型ベース層内のコレク
タコンタクト・ベース間リーク防止層よりも深いという
構成を付加するものである。
記第３の工程において形成するＮ型ベース層は、前記第
２の工程において形成する前記Ｎ型ベース層内のコレク
タコンタクト・ベース間リーク防止層よりも深いという
構成を付加するものである。
【００１６】請求項９の発明は、請求項７の構成に、前
記第２の工程は、前記半導体基板の表面に、該半導体基
板内に形成された活性領域を覆う窒化膜及び所定形状の
レジストパターンを形成するマスク形成工程と、前記窒
化膜及び前記レジストパターンをマスクとして前記コレ
クタコンタクト・ベース間リーク防止層を形成するリー
ク防止層形成工程と、前記窒化膜をマスクとして前記活
性領域以外の領域を酸化することにより前記酸化絶縁層
を形成する絶縁層形成工程とを有するという構成を付加
するものである。
記第２の工程は、前記半導体基板の表面に、該半導体基
板内に形成された活性領域を覆う窒化膜及び所定形状の
レジストパターンを形成するマスク形成工程と、前記窒
化膜及び前記レジストパターンをマスクとして前記コレ
クタコンタクト・ベース間リーク防止層を形成するリー
ク防止層形成工程と、前記窒化膜をマスクとして前記活
性領域以外の領域を酸化することにより前記酸化絶縁層
を形成する絶縁層形成工程とを有するという構成を付加
するものである。
【００１７】請求項１０の発明は、請求項９の構成に、
前記リーク防止層形成工程は、前記半導体基板における
Ｎチャネル型ＭＯＳトランジスタの素子分離用酸化絶縁
層が形成される領域と接する領域に、前記窒化膜及び前
記レジストパターンをマスクとしてＰ型のチャネルスト
ッパー層を前記コレクタコンタクト・ベース間リーク防
止層と同時に形成する工程を有するという構成を付加す
るものである。
前記リーク防止層形成工程は、前記半導体基板における
Ｎチャネル型ＭＯＳトランジスタの素子分離用酸化絶縁
層が形成される領域と接する領域に、前記窒化膜及び前
記レジストパターンをマスクとしてＰ型のチャネルスト
ッパー層を前記コレクタコンタクト・ベース間リーク防
止層と同時に形成する工程を有するという構成を付加す
るものである。
【００１８】請求項１１の発明は、請求項９の構成に、
前記リーク防止層形成工程は、前記半導体基板に形成さ
れた、縦型のＮＰＮ型バイポーラトランジスタのコレク
タ層における、前記ＮＰＮ型バイポーラトランジスタの
Ｐ型ベース層が形成される領域と前記ＮＰＮ型バイポー
ラトランジスタの酸化絶縁層が形成される領域との境界
部に、前記窒化膜及び前記レジストパターンをマスクと
して、前記ＮＰＮ型バイポーラトランジスタのＮ型エミ
ッタ層とＮ型コレクタ層との間のリーク電流を防止する
Ｐ型のエミッタ・コレクタ間リーク防止層を前記コレク
タコンタクト・ベース間リーク防止層と同時に形成する
工程を有するという構成を付加するものである。
前記リーク防止層形成工程は、前記半導体基板に形成さ
れた、縦型のＮＰＮ型バイポーラトランジスタのコレク
タ層における、前記ＮＰＮ型バイポーラトランジスタの
Ｐ型ベース層が形成される領域と前記ＮＰＮ型バイポー
ラトランジスタの酸化絶縁層が形成される領域との境界
部に、前記窒化膜及び前記レジストパターンをマスクと
して、前記ＮＰＮ型バイポーラトランジスタのＮ型エミ
ッタ層とＮ型コレクタ層との間のリーク電流を防止する
Ｐ型のエミッタ・コレクタ間リーク防止層を前記コレク
タコンタクト・ベース間リーク防止層と同時に形成する
工程を有するという構成を付加するものである。
【００１９】請求項１２の発明は、請求項７の構成に、
前記第１の工程は、前記半導体基板の表面に所定形状の
下層の被膜及び上層のレジストパターンを形成し、該被
膜及びレジストパターンをマスクとして前記Ｐ型コレク
タ層を形成する工程を有し、前記第２の工程は、前記被
膜をマスクとして前記コレクタコンタクト・ベース間リ
ーク防止層を形成するリーク防止層形成工程と、前記半
導体基板の表面に前記半導体基板内に形成された活性領
域を覆う窒化膜を形成する窒化膜形成工程と、前記窒化
膜をマスクとして前記活性領域以外の領域を酸化するこ
とにより前記酸化絶縁層を形成する絶縁層形成工程とを
有しているという構成を付加するものである。
前記第１の工程は、前記半導体基板の表面に所定形状の
下層の被膜及び上層のレジストパターンを形成し、該被
膜及びレジストパターンをマスクとして前記Ｐ型コレク
タ層を形成する工程を有し、前記第２の工程は、前記被
膜をマスクとして前記コレクタコンタクト・ベース間リ
ーク防止層を形成するリーク防止層形成工程と、前記半
導体基板の表面に前記半導体基板内に形成された活性領
域を覆う窒化膜を形成する窒化膜形成工程と、前記窒化
膜をマスクとして前記活性領域以外の領域を酸化するこ
とにより前記酸化絶縁層を形成する絶縁層形成工程とを
有しているという構成を付加するものである。
【００２０】請求項１３の発明は、請求項１２の構成
に、前記リーク防止層形成工程は、前記半導体基板にお
けるＮチャネル型ＭＯＳトランジスタの素子分離用酸化
絶縁層が形成される領域と接する領域に前記被膜をマス
クとしてＰ型のチャネルストッパー層を前記コレクタコ
ンタクト・ベース間リーク防止層と同時に形成する工程
を有するという構成を付加するものである。
に、前記リーク防止層形成工程は、前記半導体基板にお
けるＮチャネル型ＭＯＳトランジスタの素子分離用酸化
絶縁層が形成される領域と接する領域に前記被膜をマス
クとしてＰ型のチャネルストッパー層を前記コレクタコ
ンタクト・ベース間リーク防止層と同時に形成する工程
を有するという構成を付加するものである。
【００２１】請求項１４の発明は、請求項１２の構成
に、前記リーク防止層形成工程は、前記半導体基板に形
成された、縦型のＮＰＮ型バイポーラトランジスタのコ
レクタ層における、前記ＮＰＮ型バイポーラトランジス
タのＰ型ベース層が形成される領域と前記ＮＰＮ型バイ
ポーラトランジスタの酸化絶縁層が形成される領域との
境界部に、前記被膜をマスクとして、前記ＮＰＮ型バイ
ポーラトランジスタのＮ型エミッタ層とＮ型コレクタ層
との間のリーク電流を防止するＰ型のエミッタ・コレク
タ間リーク防止層を前記コレクタコンタクト・ベース間
リーク防止層と同時に形成する工程を有するという構成
を付加するものである。
に、前記リーク防止層形成工程は、前記半導体基板に形
成された、縦型のＮＰＮ型バイポーラトランジスタのコ
レクタ層における、前記ＮＰＮ型バイポーラトランジス
タのＰ型ベース層が形成される領域と前記ＮＰＮ型バイ
ポーラトランジスタの酸化絶縁層が形成される領域との
境界部に、前記被膜をマスクとして、前記ＮＰＮ型バイ
ポーラトランジスタのＮ型エミッタ層とＮ型コレクタ層
との間のリーク電流を防止するＰ型のエミッタ・コレク
タ間リーク防止層を前記コレクタコンタクト・ベース間
リーク防止層と同時に形成する工程を有するという構成
を付加するものである。
【００２２】請求項１５の発明は、請求項７の構成に、
前記第１の工程よりも前に、前記半導体基板の表面に該
半導体基板内に形成された活性領域を覆う窒化膜を形成
する窒化膜形成工程をさらに有し、前記第１の工程は、
前記半導体基板の表面に所定形状の下層の被膜及び上層
のレジストパターンを形成し、該被膜及びレジストパタ
ーンをマスクとして前記Ｐ型コレクタ層を形成する工程
を有し、前記第２の工程は、前記窒化膜及び前記被膜を
マスクとして前記コレクタコンタクト・ベース間リーク
防止層を形成するリーク防止層形成工程と、前記窒化膜
をマスクとして前記活性領域以外の領域を酸化すること
により前記酸化絶縁層を形成する絶縁層形成工程とを有
するという構成を付加するものである。
前記第１の工程よりも前に、前記半導体基板の表面に該
半導体基板内に形成された活性領域を覆う窒化膜を形成
する窒化膜形成工程をさらに有し、前記第１の工程は、
前記半導体基板の表面に所定形状の下層の被膜及び上層
のレジストパターンを形成し、該被膜及びレジストパタ
ーンをマスクとして前記Ｐ型コレクタ層を形成する工程
を有し、前記第２の工程は、前記窒化膜及び前記被膜を
マスクとして前記コレクタコンタクト・ベース間リーク
防止層を形成するリーク防止層形成工程と、前記窒化膜
をマスクとして前記活性領域以外の領域を酸化すること
により前記酸化絶縁層を形成する絶縁層形成工程とを有
するという構成を付加するものである。
【００２３】請求項１６の発明は、請求項１５の構成
に、前記リーク防止層形成工程は、前記半導体基板にお
けるＮチャネル型ＭＯＳトランジスタの素子分離用酸化
絶縁層が形成される領域と接する領域に前記窒化膜及び
前記被膜をマスクとしてＰ型のチャネルストッパー層を
前記コレクタコンタクト・ベース間リーク防止層と同時
に形成する工程を有するという構成を付加するものであ
る。
に、前記リーク防止層形成工程は、前記半導体基板にお
けるＮチャネル型ＭＯＳトランジスタの素子分離用酸化
絶縁層が形成される領域と接する領域に前記窒化膜及び
前記被膜をマスクとしてＰ型のチャネルストッパー層を
前記コレクタコンタクト・ベース間リーク防止層と同時
に形成する工程を有するという構成を付加するものであ
る。
【００２４】請求項１７の発明は、請求項１５の構成
に、前記リーク防止層形成工程は、前記半導体基板に形
成された、縦型のＮＰＮ型バイポーラトランジスタのコ
レクタ層における、前記ＮＰＮ型バイポーラトランジス
タのＰ型ベース層が形成される領域と前記ＮＰＮ型バイ
ポーラトランジスタの酸化絶縁層が形成される領域との
境界部に、前記窒化膜及び前記被膜をマスクとして、前
記ＮＰＮ型バイポーラトランジスタのＮ型エミッタ層と
Ｎ型コレクタ層との間のリーク電流を防止するＰ型のエ
ミッタ・コレクタ間リーク防止層を前記コレクタコンタ
クト・ベース間リーク防止層と同時に形成する工程を有
するという構成を付加するものである。
に、前記リーク防止層形成工程は、前記半導体基板に形
成された、縦型のＮＰＮ型バイポーラトランジスタのコ
レクタ層における、前記ＮＰＮ型バイポーラトランジス
タのＰ型ベース層が形成される領域と前記ＮＰＮ型バイ
ポーラトランジスタの酸化絶縁層が形成される領域との
境界部に、前記窒化膜及び前記被膜をマスクとして、前
記ＮＰＮ型バイポーラトランジスタのＮ型エミッタ層と
Ｎ型コレクタ層との間のリーク電流を防止するＰ型のエ
ミッタ・コレクタ間リーク防止層を前記コレクタコンタ
クト・ベース間リーク防止層と同時に形成する工程を有
するという構成を付加するものである。
【００２５】請求項１８の発明が講じた解決手段は、Ｐ
型エミッタ層、Ｎ型ベース層、Ｐ型コレクタ層、Ｐ型コ
レクタコンタクト層及び酸化絶縁層を持つＰＮＰ型バイ
ポーラトランジスタを有する半導体装置の製造方法を対
象とし、Ｐ型の半導体基板の表面に、該半導体基板内に
形成された活性領域を覆う窒化膜を形成する第１の工程
と、前記窒化膜をマスクとして前記活性領域以外の領域
を酸化することにより前記酸化絶縁層を形成する第２の
工程と、前記半導体基板の表面に所定形状の下層の被膜
及び上層のレジストパターンを形成し、該被膜及びレジ
ストパターンをマスクとして、前記Ｐ型コレクタ層を該
Ｐ型コレクタ層の少なくとも一部が前記酸化絶縁膜に接
するように形成する第３の工程と、前記Ｐ型コレクタ層
における少なくとも一部が前記酸化絶縁層と接する領域
に、前記酸化絶縁層及び前記被膜をマスクとして、前記
Ｐ型コレクタコンタクト層と前記Ｎ型ベース層との間の
リーク電流を防止する、前記Ｐ型コレクタ層よりも高濃
度のＰ型のコレクタコンタクト・ベース間リーク防止層
を形成する第４の工程と、前記Ｐ型コレクタ層の表面側
における前記Ｐ型コレクタコンタクト層が存在しない領
域に前記Ｎ型ベース層を形成する第５の工程と、前記Ｐ
型コレクタ層の表面部に前記Ｐ型コレクタコンタクト層
を形成すると共に、前記Ｎ型ベース層の表面側に前記Ｐ
型エミッタ層を形成する第６の工程とを備えている構成
とするものである。
型エミッタ層、Ｎ型ベース層、Ｐ型コレクタ層、Ｐ型コ
レクタコンタクト層及び酸化絶縁層を持つＰＮＰ型バイ
ポーラトランジスタを有する半導体装置の製造方法を対
象とし、Ｐ型の半導体基板の表面に、該半導体基板内に
形成された活性領域を覆う窒化膜を形成する第１の工程
と、前記窒化膜をマスクとして前記活性領域以外の領域
を酸化することにより前記酸化絶縁層を形成する第２の
工程と、前記半導体基板の表面に所定形状の下層の被膜
及び上層のレジストパターンを形成し、該被膜及びレジ
ストパターンをマスクとして、前記Ｐ型コレクタ層を該
Ｐ型コレクタ層の少なくとも一部が前記酸化絶縁膜に接
するように形成する第３の工程と、前記Ｐ型コレクタ層
における少なくとも一部が前記酸化絶縁層と接する領域
に、前記酸化絶縁層及び前記被膜をマスクとして、前記
Ｐ型コレクタコンタクト層と前記Ｎ型ベース層との間の
リーク電流を防止する、前記Ｐ型コレクタ層よりも高濃
度のＰ型のコレクタコンタクト・ベース間リーク防止層
を形成する第４の工程と、前記Ｐ型コレクタ層の表面側
における前記Ｐ型コレクタコンタクト層が存在しない領
域に前記Ｎ型ベース層を形成する第５の工程と、前記Ｐ
型コレクタ層の表面部に前記Ｐ型コレクタコンタクト層
を形成すると共に、前記Ｎ型ベース層の表面側に前記Ｐ
型エミッタ層を形成する第６の工程とを備えている構成
とするものである。
【００２６】請求項１９の発明は、請求項１８の構成
に、前記第５の工程において形成するＮ型ベース層は、
前記第４の工程において形成する前記Ｎ型ベース層内に
存在するコレクタコンタクト・ベース間リーク防止層よ
りも深いという構成を付加するものである。
に、前記第５の工程において形成するＮ型ベース層は、
前記第４の工程において形成する前記Ｎ型ベース層内に
存在するコレクタコンタクト・ベース間リーク防止層よ
りも深いという構成を付加するものである。
【００２７】請求項２０の発明は、請求項１８の構成
に、前記第４の工程は、前記半導体基板におけるＮチャ
ネル型ＭＯＳトランジスタの素子分離用酸化絶縁層と接
する領域に前記被膜をマスクとして、Ｐ型のチャネルス
トッパー層を前記コレクタコンタクト・ベース間リーク
防止層と同時に形成する工程を有するという構成を付加
するものである。
に、前記第４の工程は、前記半導体基板におけるＮチャ
ネル型ＭＯＳトランジスタの素子分離用酸化絶縁層と接
する領域に前記被膜をマスクとして、Ｐ型のチャネルス
トッパー層を前記コレクタコンタクト・ベース間リーク
防止層と同時に形成する工程を有するという構成を付加
するものである。
【００２８】請求項２１の発明は、請求項１８の構成
に、前記第４の工程は、前記半導体基板に形成された、
縦型のＮＰＮ型バイポーラトランジスタのコレクタ層に
おける、ＮＰＮ型バイポーラトランジスタの前記Ｐ型ベ
ース層が形成される領域とＮＰＮ型バイポーラトランジ
スタの前記酸化絶縁層が形成される領域との境界部に、
前記被膜をマスクとして、ＮＰＮ型バイポーラトランジ
スタの前記Ｎ型エミッタ層と前記Ｎ型コレクタ層との間
のリーク電流を防止するＰ型のエミッタ・コレクタ間リ
ーク防止層を前記コレクタコンタクト・ベース間リーク
防止層と同時に形成する工程を有するという構成を付加
するものである。
に、前記第４の工程は、前記半導体基板に形成された、
縦型のＮＰＮ型バイポーラトランジスタのコレクタ層に
おける、ＮＰＮ型バイポーラトランジスタの前記Ｐ型ベ
ース層が形成される領域とＮＰＮ型バイポーラトランジ
スタの前記酸化絶縁層が形成される領域との境界部に、
前記被膜をマスクとして、ＮＰＮ型バイポーラトランジ
スタの前記Ｎ型エミッタ層と前記Ｎ型コレクタ層との間
のリーク電流を防止するＰ型のエミッタ・コレクタ間リ
ーク防止層を前記コレクタコンタクト・ベース間リーク
防止層と同時に形成する工程を有するという構成を付加
するものである。
【００２９】請求項２２の発明が講じた解決手段は、Ｐ
型の半導体基板に形成された、Ｎ型エミッタ層、Ｐ型ベ
ース層、Ｐ型ベースコンタクト層、Ｎ型コレクタ層及び
酸化絶縁層を持つＮＰＮ型バイポーラトランジスタを有
する半導体装置の製造方法を対象とし、前記半導体基板
内に前記Ｎ型コレクタ層を形成する工程と、前記Ｎ型コ
レクタ層における、前記Ｐ型ベース層が形成される領域
と前記酸化絶縁層が形成される領域との境界部に、前記
Ｎ型エミッタ層と前記Ｎ型コレクタ層との間のリーク電
流を防止するＰ型のエミッタ・コレクタ間リーク防止層
を形成する工程と、前記半導体基板の表面部に前記Ｐ型
のエミッタ・コレクタ間リーク防止層と接するように前
記酸化絶縁層を形成する工程と、前記Ｎ型コレクタ層の
表面側に、少なくとも一側部が前記酸化絶縁層及び前記
エミッタ・コレクタ間リーク防止層と接するように前記
Ｐ型ベース層を形成する工程と、前記Ｐ型ベース層の表
面側に、少なくとも一側部が前記酸化絶縁層と接するよ
うに前記Ｎ型エミッタ層を形成する工程と、前記Ｐ型ベ
ース層における前記Ｎ型エミッタ層と接しない領域にＰ
型ベースコンタクト層を形成する工程とを備えている構
成である。
型の半導体基板に形成された、Ｎ型エミッタ層、Ｐ型ベ
ース層、Ｐ型ベースコンタクト層、Ｎ型コレクタ層及び
酸化絶縁層を持つＮＰＮ型バイポーラトランジスタを有
する半導体装置の製造方法を対象とし、前記半導体基板
内に前記Ｎ型コレクタ層を形成する工程と、前記Ｎ型コ
レクタ層における、前記Ｐ型ベース層が形成される領域
と前記酸化絶縁層が形成される領域との境界部に、前記
Ｎ型エミッタ層と前記Ｎ型コレクタ層との間のリーク電
流を防止するＰ型のエミッタ・コレクタ間リーク防止層
を形成する工程と、前記半導体基板の表面部に前記Ｐ型
のエミッタ・コレクタ間リーク防止層と接するように前
記酸化絶縁層を形成する工程と、前記Ｎ型コレクタ層の
表面側に、少なくとも一側部が前記酸化絶縁層及び前記
エミッタ・コレクタ間リーク防止層と接するように前記
Ｐ型ベース層を形成する工程と、前記Ｐ型ベース層の表
面側に、少なくとも一側部が前記酸化絶縁層と接するよ
うに前記Ｎ型エミッタ層を形成する工程と、前記Ｐ型ベ
ース層における前記Ｎ型エミッタ層と接しない領域にＰ
型ベースコンタクト層を形成する工程とを備えている構
成である。
【００３０】請求項２３の発明は、請求項２２の構成
に、前記半導体基板における、Ｎチャネル型ＭＯＳトラ
ンジスタが形成される領域と隣接する領域に素子分離用
酸化絶縁層を形成する工程と、前記半導体基板における
前記素子分離用酸化絶縁層と接する領域にＰ型のチャネ
ルストッパー層を前記エミッタ・コレクタ間リーク防止
層と同時に形成する工程を備えているという構成を付加
するものである。
に、前記半導体基板における、Ｎチャネル型ＭＯＳトラ
ンジスタが形成される領域と隣接する領域に素子分離用
酸化絶縁層を形成する工程と、前記半導体基板における
前記素子分離用酸化絶縁層と接する領域にＰ型のチャネ
ルストッパー層を前記エミッタ・コレクタ間リーク防止
層と同時に形成する工程を備えているという構成を付加
するものである。
【００３１】
【作用】請求項１の構成により、ＰＮＰ型バイポーラト
ランジスタのＰ型コレクタ層における少なくとも酸化絶
縁層と接する領域にＰ型コレクタ層よりも高濃度のＰ型
のリーク防止層が形成されているため、Ｎ型ベース層に
おける酸化絶縁層との界面に形成される空乏層には界面
準位が少なくなる。
ランジスタのＰ型コレクタ層における少なくとも酸化絶
縁層と接する領域にＰ型コレクタ層よりも高濃度のＰ型
のリーク防止層が形成されているため、Ｎ型ベース層に
おける酸化絶縁層との界面に形成される空乏層には界面
準位が少なくなる。
【００３２】請求項２の構成により、Ｐ型コレクタコン
タクト層とＮ型ベース層との間のリーク電流を確実に防
止することができる。
タクト層とＮ型ベース層との間のリーク電流を確実に防
止することができる。
【００３３】請求項３の構成により、Ｐ型コレクタコン
タクト層とＮ型ベース層との間のリーク電流を確実に防
止することができる。
タクト層とＮ型ベース層との間のリーク電流を確実に防
止することができる。
【００３４】請求項４の構成により、半導体基板におけ
るＮチャネル型ＭＯＳトランジスタに隣接する素子分離
用酸化絶縁層と接する領域の濃度低下が防止される。
るＮチャネル型ＭＯＳトランジスタに隣接する素子分離
用酸化絶縁層と接する領域の濃度低下が防止される。
【００３５】請求項５又は６の構成により、ＮＰＮ型バ
イポーラトランジスタのＰ型ベース領域における酸化絶
縁膜との界面の不純物濃度の低下が抑制される。
イポーラトランジスタのＰ型ベース領域における酸化絶
縁膜との界面の不純物濃度の低下が抑制される。
【００３６】請求項７の構成により、マスク工程を増や
すことなく、請求項１の半導体装置を製造することがで
きる。
すことなく、請求項１の半導体装置を製造することがで
きる。
【００３７】請求項８の構成により、Ｐ型コレクタコン
タクト層とＮ型ベース層との間のリーク電流を確実に防
止できる半導体装置を製造することができる。
タクト層とＮ型ベース層との間のリーク電流を確実に防
止できる半導体装置を製造することができる。
【００３８】請求項９、１２又は１５の構成により、マ
スク工程を増やすことなく、請求項１の半導体装置を簡
易且つ確実に製造することができる。
スク工程を増やすことなく、請求項１の半導体装置を簡
易且つ確実に製造することができる。
【００３９】請求項１０、１３又は１６の構成により、
Ｎチャネル型ＭＯＳトランジスタのＰ型チャネルストッ
パー層をＰＮＰ型バイポーラトランジスタのコレクタコ
ンタクト・ベース間リーク防止層と同一工程により形成
することができる。
Ｎチャネル型ＭＯＳトランジスタのＰ型チャネルストッ
パー層をＰＮＰ型バイポーラトランジスタのコレクタコ
ンタクト・ベース間リーク防止層と同一工程により形成
することができる。
【００４０】請求項１１、１４又は１７の構成により、
ＮＰＮ型バイポーラトランジスタのＮ型エミッタ層とＮ
型コレクタ層との間のリーク電流を防止するエミッタ・
コレクタ間リーク防止層をＰＮＰ型バイポーラトランジ
スタのコレクタコンタクト・ベース間リーク防止層と同
一工程により形成することができる。
ＮＰＮ型バイポーラトランジスタのＮ型エミッタ層とＮ
型コレクタ層との間のリーク電流を防止するエミッタ・
コレクタ間リーク防止層をＰＮＰ型バイポーラトランジ
スタのコレクタコンタクト・ベース間リーク防止層と同
一工程により形成することができる。
【００４１】請求項１８の構成により、マスク工程を増
やすことなく、請求項１の半導体装置を簡易且つ確実に
製造することができる。
やすことなく、請求項１の半導体装置を簡易且つ確実に
製造することができる。
【００４２】請求項１９の構成により、Ｐ型コレクタコ
ンタクト層とＮ型ベース層との間のリーク電流を確実に
防止できる半導体装置を製造することができる。
ンタクト層とＮ型ベース層との間のリーク電流を確実に
防止できる半導体装置を製造することができる。
【００４３】請求項２０の構成により、Ｎチャネル型Ｍ
ＯＳトランジスタのＰ型チャネルストッパー層をＰＮＰ
型バイポーラトランジスタのコレクタコンタクト・ベー
ス間リーク防止層と同一工程により形成することができ
る。
ＯＳトランジスタのＰ型チャネルストッパー層をＰＮＰ
型バイポーラトランジスタのコレクタコンタクト・ベー
ス間リーク防止層と同一工程により形成することができ
る。
【００４４】請求項２１の構成により、ＮＰＮ型バイポ
ーラトランジスタのＮ型エミッタ層とＮ型コレクタ層と
の間のリーク電流を防止するエミッタ・コレクタ間リー
ク防止層をＰＮＰ型バイポーラトランジスタのコレクタ
コンタクト・ベース間リーク防止層と同一工程により形
成することができる。
ーラトランジスタのＮ型エミッタ層とＮ型コレクタ層と
の間のリーク電流を防止するエミッタ・コレクタ間リー
ク防止層をＰＮＰ型バイポーラトランジスタのコレクタ
コンタクト・ベース間リーク防止層と同一工程により形
成することができる。
【００４５】請求項２２の構成により、ＮＰＮ型バイポ
ーラトランジスタのＰ型ベース領域における酸化絶縁膜
との界面の不純物濃度の低下が抑制され、Ｎ型エミッタ
層とＮ型コレクタ層との間のリーク電流を防止するＰ型
のエミッタ・コレクタ間リーク防止層を有する半導体装
置をマスク工程を増やすことなく製造することができ
る。
ーラトランジスタのＰ型ベース領域における酸化絶縁膜
との界面の不純物濃度の低下が抑制され、Ｎ型エミッタ
層とＮ型コレクタ層との間のリーク電流を防止するＰ型
のエミッタ・コレクタ間リーク防止層を有する半導体装
置をマスク工程を増やすことなく製造することができ
る。
【００４６】請求項２３の構成により、Ｎチャネル型Ｍ
ＯＳトランジスタのＰ型チャネルストッパー層をＮＰＮ
型バイポーラトランジスタのエミッタ・コレクタ間リー
ク防止層と同一工程により形成することができる。
ＯＳトランジスタのＰ型チャネルストッパー層をＮＰＮ
型バイポーラトランジスタのエミッタ・コレクタ間リー
ク防止層と同一工程により形成することができる。
【００４７】
【実施例】以下、本発明に係る半導体装置及びその製造
方法について、図面を参照しながら説明する。
方法について、図面を参照しながら説明する。
【００４８】（第１実施例）図１及び図２（ａ），
（ｂ）は、本発明の第１実施例であるウォールドエミッ
タ型の縦型ＮＰＮトランジスタを有する半導体装置を示
しており、図１は平面図、図２（ａ）は図１におけるＸ
−Ｘ´線の断面図、図２（ｂ）は図１におけるＹ−Ｙ´
線の断面図である。
（ｂ）は、本発明の第１実施例であるウォールドエミッ
タ型の縦型ＮＰＮトランジスタを有する半導体装置を示
しており、図１は平面図、図２（ａ）は図１におけるＸ
−Ｘ´線の断面図、図２（ｂ）は図１におけるＹ−Ｙ´
線の断面図である。
【００４９】図１及び図２（ａ），（ｂ）において、１
はＰ型の半導体基板、２はＮ+ 型埋込み層よりなるＮ+
型コレクタ領域、６はＮ- 型コレクタ領域を構成するエ
ピタキシャル層、７は分離領域を構成するＣＶＤ埋め込
み酸化膜、１１はＮ+ 型拡散層よりなるコレクタ引き出
し領域、１７はＮ- エピタキシャル層６の表面部に形成
されており分離領域を構成する熱酸化膜、１８はＰ- 型
拡散層よりなるベース領域、２２はＮ+ 型多結晶シリコ
ン膜、２５は多結晶シリコン膜２２からの不純物拡散に
よって形成されたＮ+ 型拡散層よりなるエミッタ領域、
３１は半導体基板１の表面部にＣＶＤにより形成された
ＳｉＯ2 膜、３２はエミッタ電極、３３はベース電極、
３４はコレクタ電極、４０はコレクタ引き出し部１１の
表面に形成されたＮ+ 型拡散層よりなるコレクタコンタ
クト領域、４１はベース領域１８に形成されたＰ+ 型拡
散層よりなるベースコンタクト領域、４５はエミッタコ
ンタクト、４６はベースコンタクト、４７はコレクタコ
ンタクトである。
はＰ型の半導体基板、２はＮ+ 型埋込み層よりなるＮ+
型コレクタ領域、６はＮ- 型コレクタ領域を構成するエ
ピタキシャル層、７は分離領域を構成するＣＶＤ埋め込
み酸化膜、１１はＮ+ 型拡散層よりなるコレクタ引き出
し領域、１７はＮ- エピタキシャル層６の表面部に形成
されており分離領域を構成する熱酸化膜、１８はＰ- 型
拡散層よりなるベース領域、２２はＮ+ 型多結晶シリコ
ン膜、２５は多結晶シリコン膜２２からの不純物拡散に
よって形成されたＮ+ 型拡散層よりなるエミッタ領域、
３１は半導体基板１の表面部にＣＶＤにより形成された
ＳｉＯ2 膜、３２はエミッタ電極、３３はベース電極、
３４はコレクタ電極、４０はコレクタ引き出し部１１の
表面に形成されたＮ+ 型拡散層よりなるコレクタコンタ
クト領域、４１はベース領域１８に形成されたＰ+ 型拡
散層よりなるベースコンタクト領域、４５はエミッタコ
ンタクト、４６はベースコンタクト、４７はコレクタコ
ンタクトである。
【００５０】Ｎ+ 型多結晶シリコン膜２２はストライプ
状の構造を有し、ベース領域１８の上から熱酸化膜１７
の上まで延びている。エミッタコンタクト４５及びエミ
ッタ電極３２は熱酸化膜１７の上に形成されている。エ
ミッタ領域２５はＮ+ 型多結晶シリコン膜２２の直下の
ベース領域１８にのみ形成されている。
状の構造を有し、ベース領域１８の上から熱酸化膜１７
の上まで延びている。エミッタコンタクト４５及びエミ
ッタ電極３２は熱酸化膜１７の上に形成されている。エ
ミッタ領域２５はＮ+ 型多結晶シリコン膜２２の直下の
ベース領域１８にのみ形成されている。
【００５１】前記の熱酸化膜１７が、ベース領域１８の
周囲を囲むように形成されていると共に前記ベース領域
１８内に形成されたエミッタ領域２５の側面に接するよ
うに形成されていることにより、縦型ＮＰＮトランジス
タはウォールドエミッタ構造を実現している。
周囲を囲むように形成されていると共に前記ベース領域
１８内に形成されたエミッタ領域２５の側面に接するよ
うに形成されていることにより、縦型ＮＰＮトランジス
タはウォールドエミッタ構造を実現している。
【００５２】第１実施例の特徴として、Ｎ- 型エピタキ
シャル層６における、エミッタ領域２５の側面と熱酸化
膜１７との境界の直下で且つベース領域１８とＮ- と熱
酸化膜１７の境界にはＰ- 型拡散層よりなりエミッタ領
域２５とＮ- 型コレクタ領域６との間のリーク電流を防
止するリーク防止層１４が形成されている。リーク防止
層１４は、ベースコンタクト領域４１とエミッタ領域２
５との間には形成されていない。
シャル層６における、エミッタ領域２５の側面と熱酸化
膜１７との境界の直下で且つベース領域１８とＮ- と熱
酸化膜１７の境界にはＰ- 型拡散層よりなりエミッタ領
域２５とＮ- 型コレクタ領域６との間のリーク電流を防
止するリーク防止層１４が形成されている。リーク防止
層１４は、ベースコンタクト領域４１とエミッタ領域２
５との間には形成されていない。
【００５３】ところで、ベース領域１８にイオン注入さ
れた不純物例えばボロンが熱酸化膜１７に吸い出される
ため、図４２においてＡで示す部位つまりベース領域１
８における熱酸化膜１７との界面には、該界面の濃度が
低下して空乏層が形成される。このため、空乏層を介し
てＮ- 型のエミッタ領域２５とＮ- 型エピタキシャル層
６よりなるコレクタ領域とが接続され、エミッタ領域２
５とコレクタ領域との間にリーク電流が流れると言う問
題がある。ところが、第１実施例においては、Ｎ- 型エ
ピタキシャル層６における、エミッタ領域２５と熱酸化
膜１７との境界の直下で且つベース領域１８と熱酸化膜
１７の境界にＰ- 型拡散層よりなるリーク防止層１４が
形成されているため、ベース領域１８における熱酸化膜
１７との境界の濃度低下が防止されるので、エミッタ領
域２５とコレクタ領域との間のリーク電流が防止され
る。
れた不純物例えばボロンが熱酸化膜１７に吸い出される
ため、図４２においてＡで示す部位つまりベース領域１
８における熱酸化膜１７との界面には、該界面の濃度が
低下して空乏層が形成される。このため、空乏層を介し
てＮ- 型のエミッタ領域２５とＮ- 型エピタキシャル層
６よりなるコレクタ領域とが接続され、エミッタ領域２
５とコレクタ領域との間にリーク電流が流れると言う問
題がある。ところが、第１実施例においては、Ｎ- 型エ
ピタキシャル層６における、エミッタ領域２５と熱酸化
膜１７との境界の直下で且つベース領域１８と熱酸化膜
１７の境界にＰ- 型拡散層よりなるリーク防止層１４が
形成されているため、ベース領域１８における熱酸化膜
１７との境界の濃度低下が防止されるので、エミッタ領
域２５とコレクタ領域との間のリーク電流が防止され
る。
【００５４】以下、前記の半導体装置の製造方法を図面
に基づいて説明する。
に基づいて説明する。
【００５５】図３（ａ）、図４（ａ）、図５（ａ）、図
６（ａ）、図７（ａ）及び図８（ａ）は図１のＸ−Ｘ´
線の断面図であり、図３（ｂ）、図４（ｂ）、図５
（ｂ）、図６（ｂ）、図７（ｂ）及び図８（ｂ）は図１
のＹ−Ｙ´線の断面図である。
６（ａ）、図７（ａ）及び図８（ａ）は図１のＸ−Ｘ´
線の断面図であり、図３（ｂ）、図４（ｂ）、図５
（ｂ）、図６（ｂ）、図７（ｂ）及び図８（ｂ）は図１
のＹ−Ｙ´線の断面図である。
【００５６】まず、図３（ａ），（ｂ）に示すように、
比抵抗が１０〜２０Ω・ｃｍであるＰ型の半導体基板１
にレジストパターンをマスクにして砒素を６０ｋｅＶ、
１×１０15／ｃｍ2 の条件でイオン注入した後、半導体
基板１を９００℃の温度下で３０分程度の熱処理を行な
い、Ｎ+ 型埋込み層よりなる縦型ＮＰＮトランジスタの
コレクタ領域２を形成する。その後、半導体基板１上
に、比抵抗が１Ω・ｃｍ、厚さが１．５μｍ程度のＮ-
型エピタキシャル層６を形成する。その後、レジストパ
ターンをマスクにして素子分離領域にトレンチ溝を形成
した後、ＣＶＤ酸化膜を堆積し、その後、エッチバック
法によってトレンチ溝のみに分離用のＣＶＤ埋め込み酸
化膜７を形成する。その後、レジストパターンをマスク
にして燐を８０ｋｅＶ、３×１０15／ｃｍ2 の条件でイ
オン注入した後、９５０℃の温度下で３０分程度の熱処
理を行なうことにより、Ｎ+ 型拡散層よりなる縦型ＮＰ
Ｎトランジスタのコレクタ引き出し領域１１を形成す
る。その後、Ｎ- エピタキシャル層６の表面部に５０ｎ
ｍ程度の厚さの熱酸化膜１０及び１２０ｎｍの厚さのシ
リコン窒化膜１２を形成する。次に、レジストパターン
をマスクにして、トランジスタ活性領域以外の領域のシ
リコン窒化膜１２をエッチングにより除去する。
比抵抗が１０〜２０Ω・ｃｍであるＰ型の半導体基板１
にレジストパターンをマスクにして砒素を６０ｋｅＶ、
１×１０15／ｃｍ2 の条件でイオン注入した後、半導体
基板１を９００℃の温度下で３０分程度の熱処理を行な
い、Ｎ+ 型埋込み層よりなる縦型ＮＰＮトランジスタの
コレクタ領域２を形成する。その後、半導体基板１上
に、比抵抗が１Ω・ｃｍ、厚さが１．５μｍ程度のＮ-
型エピタキシャル層６を形成する。その後、レジストパ
ターンをマスクにして素子分離領域にトレンチ溝を形成
した後、ＣＶＤ酸化膜を堆積し、その後、エッチバック
法によってトレンチ溝のみに分離用のＣＶＤ埋め込み酸
化膜７を形成する。その後、レジストパターンをマスク
にして燐を８０ｋｅＶ、３×１０15／ｃｍ2 の条件でイ
オン注入した後、９５０℃の温度下で３０分程度の熱処
理を行なうことにより、Ｎ+ 型拡散層よりなる縦型ＮＰ
Ｎトランジスタのコレクタ引き出し領域１１を形成す
る。その後、Ｎ- エピタキシャル層６の表面部に５０ｎ
ｍ程度の厚さの熱酸化膜１０及び１２０ｎｍの厚さのシ
リコン窒化膜１２を形成する。次に、レジストパターン
をマスクにして、トランジスタ活性領域以外の領域のシ
リコン窒化膜１２をエッチングにより除去する。
【００５７】次に、図４（ａ），（ｂ）に示すように、
レジストパターン１３をマスクにして、ボロンを１００
ｋｅｖ、２×１０13／ｃｍ2 の条件でイオン注入して、
活性領域におけるエミッタ領域２５と熱酸化膜１７との
境界付近（図２（ｂ）を参照）にのみＰ- 型拡散層より
なるリーク防止１４を形成する。
レジストパターン１３をマスクにして、ボロンを１００
ｋｅｖ、２×１０13／ｃｍ2 の条件でイオン注入して、
活性領域におけるエミッタ領域２５と熱酸化膜１７との
境界付近（図２（ｂ）を参照）にのみＰ- 型拡散層より
なるリーク防止１４を形成する。
【００５８】次に、図５（ａ），（ｂ）に示すように、
シリコン窒化膜１２をマスクにして選択酸化を１０００
℃の温度下で行なうことにより、厚さ６００ｎｍの熱酸
化膜１７を形成する。
シリコン窒化膜１２をマスクにして選択酸化を１０００
℃の温度下で行なうことにより、厚さ６００ｎｍの熱酸
化膜１７を形成する。
【００５９】次に、図６（ａ），（ｂ）に示すように、
シリコン窒化膜１２をウェットエッチングによって除去
する。その後、レジストパターンをマスクにしてボロン
を３０ｋｅｖ、２×１０13／ｃｍ2 の条件でイオン注入
した後、９００℃の温度下において３０分程度の熱処理
を行なうことにより、Ｐ- 型拡散層よりなる縦型ＮＰＮ
トランジスタのベース領域１８を形成する。図６（ｂ）
に示すように、ベース領域１８はリーク防止層１４と接
続するように形成する。その後、レジストパターンをマ
スクとして、ベース領域１８の表面の熱酸化膜１０をウ
エットエッチングによって除去する。
シリコン窒化膜１２をウェットエッチングによって除去
する。その後、レジストパターンをマスクにしてボロン
を３０ｋｅｖ、２×１０13／ｃｍ2 の条件でイオン注入
した後、９００℃の温度下において３０分程度の熱処理
を行なうことにより、Ｐ- 型拡散層よりなる縦型ＮＰＮ
トランジスタのベース領域１８を形成する。図６（ｂ）
に示すように、ベース領域１８はリーク防止層１４と接
続するように形成する。その後、レジストパターンをマ
スクとして、ベース領域１８の表面の熱酸化膜１０をウ
エットエッチングによって除去する。
【００６０】次に、図７（ａ），（ｂ）に示すように、
Ｎ+ 型多結晶シリコン膜２２を厚さ３００ｎｍに堆積し
た後、砒素を６０ｋｅＶ、１×１０16／ｃｍ2 の条件で
イオン注入する。その後、９００℃の温度下で３０分程
度の熱処理を行なってＮ+ 型多結晶シリコン膜２２から
砒素を拡散させることにより、Ｎ+ 型拡散層よりなるエ
ミッタ領域２５を形成する。その後、レジストパターン
２４をマスクにして、Ｎ+ 型多結晶シリコン膜２２及び
ベース領域１８の表面をエッチングする。このとき、Ｎ
+ 型多結晶シリコン膜２２はストライプ状になると共
に、ベース領域１８はエミッタ領域２５よりも深い位置
までエッチングされる。
Ｎ+ 型多結晶シリコン膜２２を厚さ３００ｎｍに堆積し
た後、砒素を６０ｋｅＶ、１×１０16／ｃｍ2 の条件で
イオン注入する。その後、９００℃の温度下で３０分程
度の熱処理を行なってＮ+ 型多結晶シリコン膜２２から
砒素を拡散させることにより、Ｎ+ 型拡散層よりなるエ
ミッタ領域２５を形成する。その後、レジストパターン
２４をマスクにして、Ｎ+ 型多結晶シリコン膜２２及び
ベース領域１８の表面をエッチングする。このとき、Ｎ
+ 型多結晶シリコン膜２２はストライプ状になると共
に、ベース領域１８はエミッタ領域２５よりも深い位置
までエッチングされる。
【００６１】次に、図８（ａ），（ｂ）に示すように、
レジストパターンをマスクにしてボロンを２０ｋｅＶ、
３×１０15／ｃｍ2 の条件でイオン注入すると共にレジ
ストパターンをマスクにして砒素を２０ｋｅｖ、３×１
０15／ｃｍ2 の条件でイオン注入した後、９００℃の温
度下において３０分程度の熱処理を行なうことにより、
Ｐ+ 型拡散層よりなるベースコンタクト領域４１及びＮ
+ 型拡散層よりなるコレクタコンタクト領域４０を形成
する。その後、ＣＶＤによりＳｉＯ2 膜３１を厚さ５０
０ｎｍに堆積した後、アルミニウム等を用いてベース電
極３３、コレクタ電極３４、エミッタ電極３２を形成す
る。
レジストパターンをマスクにしてボロンを２０ｋｅＶ、
３×１０15／ｃｍ2 の条件でイオン注入すると共にレジ
ストパターンをマスクにして砒素を２０ｋｅｖ、３×１
０15／ｃｍ2 の条件でイオン注入した後、９００℃の温
度下において３０分程度の熱処理を行なうことにより、
Ｐ+ 型拡散層よりなるベースコンタクト領域４１及びＮ
+ 型拡散層よりなるコレクタコンタクト領域４０を形成
する。その後、ＣＶＤによりＳｉＯ2 膜３１を厚さ５０
０ｎｍに堆積した後、アルミニウム等を用いてベース電
極３３、コレクタ電極３４、エミッタ電極３２を形成す
る。
【００６２】以上のように、第１実施例によると、エミ
ッタ領域２５の側面と分離領域である熱酸化膜１７との
境界の直下におけるベース領域１８の側面と熱酸化膜１
７との境界にのみＰ- 型拡散層よりなるリーク防止１４
が形成されているため、ベース領域１８における熱酸化
膜１７との界面の不純物濃度の低下が防止される。この
ため、ベース領域１８と熱酸化膜１７との境界において
従来問題となったベース領域１８の濃度低下によるエミ
ッタ領域２５とコレクタ領域との間のリーク電流の発生
及び耐圧の低下を防止することができる。また、リーク
防止層１４は、エミッタ領域２５の側面と分離領域であ
る熱酸化膜１７との境界の直下におけるベース領域１８
の側面と熱酸化膜１７との境界にのみ形成されているの
で、寄生容量の増加を極力抑制することができる。従っ
て、第１実施例によると、高密度、高速且つ高耐圧の縦
型バイポーラトランジスタを実現することができる。
ッタ領域２５の側面と分離領域である熱酸化膜１７との
境界の直下におけるベース領域１８の側面と熱酸化膜１
７との境界にのみＰ- 型拡散層よりなるリーク防止１４
が形成されているため、ベース領域１８における熱酸化
膜１７との界面の不純物濃度の低下が防止される。この
ため、ベース領域１８と熱酸化膜１７との境界において
従来問題となったベース領域１８の濃度低下によるエミ
ッタ領域２５とコレクタ領域との間のリーク電流の発生
及び耐圧の低下を防止することができる。また、リーク
防止層１４は、エミッタ領域２５の側面と分離領域であ
る熱酸化膜１７との境界の直下におけるベース領域１８
の側面と熱酸化膜１７との境界にのみ形成されているの
で、寄生容量の増加を極力抑制することができる。従っ
て、第１実施例によると、高密度、高速且つ高耐圧の縦
型バイポーラトランジスタを実現することができる。
【００６３】（第２実施例）以下、図９〜図１６に基づ
き本発明の第２実施例の半導体装置の製造工程を説明す
る。第２実施例に係る半導体装置は、Ｎチャネル型ＭＯ
Ｓトランジスタ、縦型ＰＮＰトランジスタ及びウォール
ドエミッタ型の縦型ＮＰＮトランジスタを備えている。
尚、縦型ＮＰＮトランジスタの部分については図１のＸ
−Ｘ´線の断面図に相当する。
き本発明の第２実施例の半導体装置の製造工程を説明す
る。第２実施例に係る半導体装置は、Ｎチャネル型ＭＯ
Ｓトランジスタ、縦型ＰＮＰトランジスタ及びウォール
ドエミッタ型の縦型ＮＰＮトランジスタを備えている。
尚、縦型ＮＰＮトランジスタの部分については図１のＸ
−Ｘ´線の断面図に相当する。
【００６４】まず、図９に示すように、比抵抗が１０〜
２０Ω・ｃｍのＰ型の半導体基板１にレジストパターン
をマスクにして砒素を６０ｋｅＶ、１×１０15／ｃｍ2
の条件でイオン注入した後、半導体基板１を９００の温
度下において３０分程度の熱処理を行なうことにより、
Ｎ+ 型拡散層よりなる、縦型ＮＰＮトランジスタのＮ+
型コレクタ領域２及び縦型ＰＮＰトランジスタのコレク
タ領域と半導体基板１とを分離するＮ+ 型分離層３を形
成する。その後、レジストパターンをマスクにしてボロ
ンを４０ｋｅＶ、１×１０14／ｃｍ2 の条件でイオン注
入した後、９００℃の温度下において３０分程度の熱処
理を行なうことにより、Ｐ+ 拡散層よりなる、縦型ＰＮ
ＰトランジスタのＰ+ 型コレクタ領域４及びＮチャネル
型ＭＯＳトランジスタの基板となるＰ+ 型埋込み層５を
形成する。その後、半導体基板１上に、比抵抗が１Ω・
ｃｍ、厚さが１．５μｍ程度のＮ- 型エピタキシャル層
６を形成する。
２０Ω・ｃｍのＰ型の半導体基板１にレジストパターン
をマスクにして砒素を６０ｋｅＶ、１×１０15／ｃｍ2
の条件でイオン注入した後、半導体基板１を９００の温
度下において３０分程度の熱処理を行なうことにより、
Ｎ+ 型拡散層よりなる、縦型ＮＰＮトランジスタのＮ+
型コレクタ領域２及び縦型ＰＮＰトランジスタのコレク
タ領域と半導体基板１とを分離するＮ+ 型分離層３を形
成する。その後、レジストパターンをマスクにしてボロ
ンを４０ｋｅＶ、１×１０14／ｃｍ2 の条件でイオン注
入した後、９００℃の温度下において３０分程度の熱処
理を行なうことにより、Ｐ+ 拡散層よりなる、縦型ＰＮ
ＰトランジスタのＰ+ 型コレクタ領域４及びＮチャネル
型ＭＯＳトランジスタの基板となるＰ+ 型埋込み層５を
形成する。その後、半導体基板１上に、比抵抗が１Ω・
ｃｍ、厚さが１．５μｍ程度のＮ- 型エピタキシャル層
６を形成する。
【００６５】次に、図１０に示すように、レジストパタ
ーンをマスクにして素子分離領域にトレンチ溝を形成し
た後、酸化膜を堆積し、その後、エッチバック法によっ
てトレンチ溝のみに分離用のＣＶＤ埋め込み酸化膜７を
形成する。その後、レジストパターンをマスクにしてボ
ロンを１８０ｋｅＶ、４×１０12／ｃｍ2 の条件でイオ
ン注入した後、１１００℃の温度下において１５０分程
度の熱処理を行なうことにより、Ｐ- 型ウェル層よりな
る縦型ＰＮＰトランジスタのＰ- 型コレクタ領域８及び
Ｎチャネル型ＭＯＳトランジスタのＰ- 型ウェル領域９
を形成する。その後、Ｎ- 型エピタキシャル層６の表面
に厚さ５０ｎｍの熱酸化膜１０を形成する。
ーンをマスクにして素子分離領域にトレンチ溝を形成し
た後、酸化膜を堆積し、その後、エッチバック法によっ
てトレンチ溝のみに分離用のＣＶＤ埋め込み酸化膜７を
形成する。その後、レジストパターンをマスクにしてボ
ロンを１８０ｋｅＶ、４×１０12／ｃｍ2 の条件でイオ
ン注入した後、１１００℃の温度下において１５０分程
度の熱処理を行なうことにより、Ｐ- 型ウェル層よりな
る縦型ＰＮＰトランジスタのＰ- 型コレクタ領域８及び
Ｎチャネル型ＭＯＳトランジスタのＰ- 型ウェル領域９
を形成する。その後、Ｎ- 型エピタキシャル層６の表面
に厚さ５０ｎｍの熱酸化膜１０を形成する。
【００６６】次に、図１１に示すように、熱酸化膜１０
上に厚さ１２０ｎｍのシリコン窒化膜１２を形成する。
上に厚さ１２０ｎｍのシリコン窒化膜１２を形成する。
【００６７】次に、図１２に示すように、レジストパタ
ーンをマスクにして、分離用酸化膜を形成する活性領域
以外の領域のシリコン窒化膜１２をエッチングにより除
去する。その後、レジストパターン１３をマスクにし
て、ボロンを１００ｋｅｖ、２×１０13／ｃｍ2 の条件
でイオン注入することにより、縦型ＮＰＮトランジスタ
のエミッタ領域が形成される領域と分離領域（図１３に
おける熱酸化膜１７Ａに相当する）が形成される領域と
の境界付近にのみＰ- 型拡散層よりなる第１のリーク防
止層１４を形成する。また、第１のリーク防止層１４と
同時に、縦型ＰＮＰトランジスタのＰ- 型コレクタ領域
８における分離領域（図１３における熱酸化膜１７Ｂに
相当する）と接する領域にＰ- 型拡散層よりなる界面リ
ーク防止用の第２のリーク防止層１５、及びＮチャネル
型ＭＯＳトランジスタの分離領域（図１３における熱酸
化膜１７Ｃに相当する）にＰ- 型拡散層よりなるチャネ
ルストッパとなる第３のリーク防止１６を形成する。
ーンをマスクにして、分離用酸化膜を形成する活性領域
以外の領域のシリコン窒化膜１２をエッチングにより除
去する。その後、レジストパターン１３をマスクにし
て、ボロンを１００ｋｅｖ、２×１０13／ｃｍ2 の条件
でイオン注入することにより、縦型ＮＰＮトランジスタ
のエミッタ領域が形成される領域と分離領域（図１３に
おける熱酸化膜１７Ａに相当する）が形成される領域と
の境界付近にのみＰ- 型拡散層よりなる第１のリーク防
止層１４を形成する。また、第１のリーク防止層１４と
同時に、縦型ＰＮＰトランジスタのＰ- 型コレクタ領域
８における分離領域（図１３における熱酸化膜１７Ｂに
相当する）と接する領域にＰ- 型拡散層よりなる界面リ
ーク防止用の第２のリーク防止層１５、及びＮチャネル
型ＭＯＳトランジスタの分離領域（図１３における熱酸
化膜１７Ｃに相当する）にＰ- 型拡散層よりなるチャネ
ルストッパとなる第３のリーク防止１６を形成する。
【００６８】次に、図１３に示すように、シリコン窒化
膜１２をマスクにして選択酸化を１０００℃の温度下で
行なうことにより、厚さ６００ｎｍの熱酸化膜１７Ａ，
１７Ｂ，１７Ｃを形成する。その後、シリコン窒化膜１
２をウェットエッチングによって除去する。
膜１２をマスクにして選択酸化を１０００℃の温度下で
行なうことにより、厚さ６００ｎｍの熱酸化膜１７Ａ，
１７Ｂ，１７Ｃを形成する。その後、シリコン窒化膜１
２をウェットエッチングによって除去する。
【００６９】次に、図１４に示すように、レジストパタ
ーンをマスクにしてボロンを３０ｋｅｖ、２×１０13／
ｃｍ2 の条件でイオン注入すると共に、レジストパター
ンをマスクにしてリンを８０ｋｅｖ、３×１０13／ｃｍ
2 の条件でイオン注入した後、９００℃の温度下におい
て３０分程度の熱処理を行なうことにより、Ｐ- 型拡散
層よりなる縦型ＮＰＮトランジスタのベース領域１８及
びＮ- 型拡散層よりなる縦型ＰＮＰトランジスタのベー
ス領域１９を形成する。この際、ベース領域１８は第１
のリーク防止層１４と接続するように形成する。その
後、レジストパターンをマスクにしてボロンを３０ｋｅ
ｖ、３×１０12／ｃｍ2 の条件でイオン注入することに
より、ＮチャネルＭＯＳトランジスタのＰ- 型チャネル
ドープ層２０を形成する。その後、熱酸化膜１０をウェ
ットエッチングにより除去した後、厚さ２０ｎｍのゲー
ト酸化膜２１を全面に形成する。その後、レジストパタ
ーンをマスクとして縦型ＮＰＮトランジスタのベース領
域１８の表面のゲート酸化膜２１をウエットエッチング
によって除去する。その後、多結晶シリコン膜を厚さ３
００ｎｍに全面に堆積した後、該多結晶シリコン膜に砒
素を６０ｋｅＶ、１×１０16／ｃｍ2 の条件でイオン注
入することにより該多結晶シリコン膜をＮ+ 型化する。
その後、レジストパターンをマスクにしてＮ+ 型化され
た多結晶シリコン膜に対してエッチングを行なうことに
より、縦型ＮＰＮトランジスタのエミッタ電極の一部と
なるＮ+ 型多結晶シリコン膜２２、及びＮチャネル型Ｍ
ＯＳトランジスタのゲート電極となるＮ+ 型ゲート多結
晶シリコン膜２３を形成する。このとき、縦型ＮＰＮト
ランジスタにおいては、第１実施例と同様に、Ｎ+ 型多
結晶シリコン膜２２はストライプ状に形成されていると
共にベース領域１８はエミッタ領域２５（図１５を参
照）よりも深い位置までエッチングされている（図７
（ａ）を参照）。
ーンをマスクにしてボロンを３０ｋｅｖ、２×１０13／
ｃｍ2 の条件でイオン注入すると共に、レジストパター
ンをマスクにしてリンを８０ｋｅｖ、３×１０13／ｃｍ
2 の条件でイオン注入した後、９００℃の温度下におい
て３０分程度の熱処理を行なうことにより、Ｐ- 型拡散
層よりなる縦型ＮＰＮトランジスタのベース領域１８及
びＮ- 型拡散層よりなる縦型ＰＮＰトランジスタのベー
ス領域１９を形成する。この際、ベース領域１８は第１
のリーク防止層１４と接続するように形成する。その
後、レジストパターンをマスクにしてボロンを３０ｋｅ
ｖ、３×１０12／ｃｍ2 の条件でイオン注入することに
より、ＮチャネルＭＯＳトランジスタのＰ- 型チャネル
ドープ層２０を形成する。その後、熱酸化膜１０をウェ
ットエッチングにより除去した後、厚さ２０ｎｍのゲー
ト酸化膜２１を全面に形成する。その後、レジストパタ
ーンをマスクとして縦型ＮＰＮトランジスタのベース領
域１８の表面のゲート酸化膜２１をウエットエッチング
によって除去する。その後、多結晶シリコン膜を厚さ３
００ｎｍに全面に堆積した後、該多結晶シリコン膜に砒
素を６０ｋｅＶ、１×１０16／ｃｍ2 の条件でイオン注
入することにより該多結晶シリコン膜をＮ+ 型化する。
その後、レジストパターンをマスクにしてＮ+ 型化され
た多結晶シリコン膜に対してエッチングを行なうことに
より、縦型ＮＰＮトランジスタのエミッタ電極の一部と
なるＮ+ 型多結晶シリコン膜２２、及びＮチャネル型Ｍ
ＯＳトランジスタのゲート電極となるＮ+ 型ゲート多結
晶シリコン膜２３を形成する。このとき、縦型ＮＰＮト
ランジスタにおいては、第１実施例と同様に、Ｎ+ 型多
結晶シリコン膜２２はストライプ状に形成されていると
共にベース領域１８はエミッタ領域２５（図１５を参
照）よりも深い位置までエッチングされている（図７
（ａ）を参照）。
【００７０】次に、図１５に示すように、レジストパタ
ーンをマスクにして砒素を４０ｋｅＶ、６×１０15／ｃ
ｍ2 の条件でＮ+ 型ゲート多結晶シリコン膜２３、縦型
ＮＰＮトランジスタのコレクタコンタクト領域となる領
域、縦型ＰＮＰトランジスタのベースコンタクト領域と
なる領域及びＮチャネル型ＭＯＳトランジスタのソース
領域とドレイン領域となる領域にイオン注入すると共
に、レジストパターンをマスクにしてボロンを２０ｋｅ
ｖ、３×１０15／ｃｍ2 の条件で縦型ＮＰＮトランジス
タのベースコンタクト領域となる領域、縦型ＰＮＰトラ
ンジスタのエミッタ領域及びコレクタコンタクト領域と
なる領域にイオン注入した後、９００℃の温度下におけ
る３０分程度の熱処理を行なうことにより、Ｎ+ 型ゲー
ト多結晶シリコン膜２３から砒素を拡散して縦型ＮＰＮ
トランジスタのエミッタ領域２５を形成すると共に、縦
型ＮＰＮトランジスタのコレクタコンタクト領域４０及
びベースコンタクト領域４１、縦型ＰＮＰトランジスタ
のエミッタ領域２６、ベースコンタクト領域２７及びコ
レクタコンタクト領域２８、並びにＮチャネル型ＭＯＳ
トランジスタのソース領域３０及びドレイン領域２９を
形成する。
ーンをマスクにして砒素を４０ｋｅＶ、６×１０15／ｃ
ｍ2 の条件でＮ+ 型ゲート多結晶シリコン膜２３、縦型
ＮＰＮトランジスタのコレクタコンタクト領域となる領
域、縦型ＰＮＰトランジスタのベースコンタクト領域と
なる領域及びＮチャネル型ＭＯＳトランジスタのソース
領域とドレイン領域となる領域にイオン注入すると共
に、レジストパターンをマスクにしてボロンを２０ｋｅ
ｖ、３×１０15／ｃｍ2 の条件で縦型ＮＰＮトランジス
タのベースコンタクト領域となる領域、縦型ＰＮＰトラ
ンジスタのエミッタ領域及びコレクタコンタクト領域と
なる領域にイオン注入した後、９００℃の温度下におけ
る３０分程度の熱処理を行なうことにより、Ｎ+ 型ゲー
ト多結晶シリコン膜２３から砒素を拡散して縦型ＮＰＮ
トランジスタのエミッタ領域２５を形成すると共に、縦
型ＮＰＮトランジスタのコレクタコンタクト領域４０及
びベースコンタクト領域４１、縦型ＰＮＰトランジスタ
のエミッタ領域２６、ベースコンタクト領域２７及びコ
レクタコンタクト領域２８、並びにＮチャネル型ＭＯＳ
トランジスタのソース領域３０及びドレイン領域２９を
形成する。
【００７１】次に、図１６に示すように、ＣＶＤにより
ＳｉＯ2 膜１７を厚さ５００ｎｍに堆積した後、アルミ
ニウム等を用いて、縦型ＮＰＮトランジスタのエミッタ
電極３２、ベース電極（図示していない）及びコレクタ
電極（図示していない）、縦型ＰＮＰトランジスタのエ
ミッタ電極３５、ベース電極３６及びコレクタ電極３
７、並びにＮチャネルＭＯＳトランジスタのソース電極
３９及びドレイン電極３８を形成する。
ＳｉＯ2 膜１７を厚さ５００ｎｍに堆積した後、アルミ
ニウム等を用いて、縦型ＮＰＮトランジスタのエミッタ
電極３２、ベース電極（図示していない）及びコレクタ
電極（図示していない）、縦型ＰＮＰトランジスタのエ
ミッタ電極３５、ベース電極３６及びコレクタ電極３
７、並びにＮチャネルＭＯＳトランジスタのソース電極
３９及びドレイン電極３８を形成する。
【００７２】図１７は、本発明の第２実施例に係る半導
体装置における縦型ＰＮＰトランジスタのコレクタ領域
及びベース領域の不純物の深さ方向の分布を示してい
る。
体装置における縦型ＰＮＰトランジスタのコレクタ領域
及びベース領域の不純物の深さ方向の分布を示してい
る。
【００７３】図１７に示すように、縦型ＰＮＰトランジ
スタの表面領域には、Ｐ- 型コレクタ拡散層８よりも高
濃度で且つベース領域１９よりも低濃度である第２のリ
ーク防止層１６がベース領域１９よりも浅く形成されて
いる。
スタの表面領域には、Ｐ- 型コレクタ拡散層８よりも高
濃度で且つベース領域１９よりも低濃度である第２のリ
ーク防止層１６がベース領域１９よりも浅く形成されて
いる。
【００７４】以上説明したように、第２実施例は、第１
実施例と同様の、ウォールドエミッタ型縦型ＮＰＮトラ
ンジスタのエミッタ領域２５とＰ- 型エピタキシャル層
６よりなるコレクタ領域との間のリーク電流を防止する
第１のリーク防止層１４と、縦型ＰＮＰトランジスタの
Ｐ- 型コレクタ領域８が熱酸化膜１７Ｂ及びＳｉＯ2膜
３１と接する部分に形成され界面リークを防止する第２
のリーク防止層１５と、Ｎチャネル型ＭＯＳトランジス
タの分離領域のチャネルストッパとなる第３のリーク防
止拡散層１６とを同時に形成することを特徴としてい
る。
実施例と同様の、ウォールドエミッタ型縦型ＮＰＮトラ
ンジスタのエミッタ領域２５とＰ- 型エピタキシャル層
６よりなるコレクタ領域との間のリーク電流を防止する
第１のリーク防止層１４と、縦型ＰＮＰトランジスタの
Ｐ- 型コレクタ領域８が熱酸化膜１７Ｂ及びＳｉＯ2膜
３１と接する部分に形成され界面リークを防止する第２
のリーク防止層１５と、Ｎチャネル型ＭＯＳトランジス
タの分離領域のチャネルストッパとなる第３のリーク防
止拡散層１６とを同時に形成することを特徴としてい
る。
【００７５】縦型ＮＰＮトランジスタ領域に形成された
第１のリーク防止層１４がエミッタ領域とコレクタ領域
との間のリーク電流を防止することについては第１実施
例において既に説明したので、第１のリーク防止層の機
能の説明は省略する。
第１のリーク防止層１４がエミッタ領域とコレクタ領域
との間のリーク電流を防止することについては第１実施
例において既に説明したので、第１のリーク防止層の機
能の説明は省略する。
【００７６】以下、縦型ＰＮＰトランジスタ領域に形成
された第２のリーク防止層１５の機能について説明す
る。
された第２のリーク防止層１５の機能について説明す
る。
【００７７】Ｐ- 型コレクタ領域８における熱酸化膜１
７Ｂ及びＳｉＯ2 膜３１との界面においては、Ｐ- 型コ
レクタ領域８に注入された不純物例えばボロンが熱酸化
膜１７Ｂ又はＳｉＯ2 膜３１に吸い出され、Ｐ- 型コレ
クタ領域８における酸化膜との界面においては空乏層が
形成される。該空乏層には図４２Ａに示すように界面準
位（図中×印で示す）が多数存在し、前記空乏層に存在
する界面準位は電流の発生源になる。図４２Ｂに示すよ
うに、前記空乏層に存在する正孔（図中において正孔は
○印で示し、自由電子は●で示す）がＰ- 型コレクタ領
域８の方に広がり、前記空乏層がＰ- 型コレクタ領域８
とベース領域１９との間の空乏層と接続する。このた
め、コレクタコンタクト領域２８とベース領域１９との
間に、電流の発生源となる界面準位を多数含む空乏層が
形成されることになり、コレクタコンタクト領域２８と
ベース領域１９との間にリーク電流が流れる。
７Ｂ及びＳｉＯ2 膜３１との界面においては、Ｐ- 型コ
レクタ領域８に注入された不純物例えばボロンが熱酸化
膜１７Ｂ又はＳｉＯ2 膜３１に吸い出され、Ｐ- 型コレ
クタ領域８における酸化膜との界面においては空乏層が
形成される。該空乏層には図４２Ａに示すように界面準
位（図中×印で示す）が多数存在し、前記空乏層に存在
する界面準位は電流の発生源になる。図４２Ｂに示すよ
うに、前記空乏層に存在する正孔（図中において正孔は
○印で示し、自由電子は●で示す）がＰ- 型コレクタ領
域８の方に広がり、前記空乏層がＰ- 型コレクタ領域８
とベース領域１９との間の空乏層と接続する。このた
め、コレクタコンタクト領域２８とベース領域１９との
間に、電流の発生源となる界面準位を多数含む空乏層が
形成されることになり、コレクタコンタクト領域２８と
ベース領域１９との間にリーク電流が流れる。
【００７８】ところが、第２実施例においては、ベース
領域１９における酸化膜との界面に第２のリーク防止層
１５が形成されているため、ベース領域１９における酸
化膜との界面に形成される空乏層には界面準位が少な
い。このため、コレクタコンタクト領域２８とベース領
域１９との間に流れるリーク電流を防止できる。
領域１９における酸化膜との界面に第２のリーク防止層
１５が形成されているため、ベース領域１９における酸
化膜との界面に形成される空乏層には界面準位が少な
い。このため、コレクタコンタクト領域２８とベース領
域１９との間に流れるリーク電流を防止できる。
【００７９】以下、Ｎチャネル型ＭＯＳトランジスタ領
域に形成された第３のリーク防止層１６の機能について
説明する。
域に形成された第３のリーク防止層１６の機能について
説明する。
【００８０】Ｐ- 型ウェル領域９における熱酸化膜１７
Ｃとの界面においては、Ｐ- 型ウェル領域９にイオン注
入された不純物例えばボロンは熱酸化膜１７Ｃに吸い出
される。このため、Ｐ- 型ウェル領域９における熱酸化
膜１７Ｃとの界面においては不純物濃度が低下して空乏
層が形成される。このため、空乏層を介してソース領域
３０とドレイン領域２９とが接続され、ソース領域３０
とドレイン領域２９の間にリーク電流が流れるという問
題がある。ところが、第２実施例においては、Ｐ- 型ウ
ェル領域９における熱酸化膜１７Ｃとの界面に第３のリ
ーク防止層１６が形成されているため、前記界面の濃度
低下が防止され、ソース領域３０とドレイン領域２９の
間のリーク電流が防止される。
Ｃとの界面においては、Ｐ- 型ウェル領域９にイオン注
入された不純物例えばボロンは熱酸化膜１７Ｃに吸い出
される。このため、Ｐ- 型ウェル領域９における熱酸化
膜１７Ｃとの界面においては不純物濃度が低下して空乏
層が形成される。このため、空乏層を介してソース領域
３０とドレイン領域２９とが接続され、ソース領域３０
とドレイン領域２９の間にリーク電流が流れるという問
題がある。ところが、第２実施例においては、Ｐ- 型ウ
ェル領域９における熱酸化膜１７Ｃとの界面に第３のリ
ーク防止層１６が形成されているため、前記界面の濃度
低下が防止され、ソース領域３０とドレイン領域２９の
間のリーク電流が防止される。
【００８１】このため、高密度、高速且つ高耐圧の、ウ
ォールドエミッタ型の縦型ＮＰＮトランジスタ、縦型Ｐ
ＮＰトランジスタ及びＮチャネルＭＯＳトランジスタを
同一の半導体基板に工程を増やすことなく集積すること
が可能になり、付加価値の高いＢｉＣＭＯＳ型半導体装
置を低コストで作製することができる。
ォールドエミッタ型の縦型ＮＰＮトランジスタ、縦型Ｐ
ＮＰトランジスタ及びＮチャネルＭＯＳトランジスタを
同一の半導体基板に工程を増やすことなく集積すること
が可能になり、付加価値の高いＢｉＣＭＯＳ型半導体装
置を低コストで作製することができる。
【００８２】なお、第２実施例に係る半導体装置は、縦
型ＮＰＮトランジスタ、縦型ＰＮＰトランジスタ及びＮ
チャネルＭＯＳトランジスタを有しているが、前記３つ
のトランジスタのうちの少なくとも２つを有しておれ
ば、第２実施例の効果を得ることができる。
型ＮＰＮトランジスタ、縦型ＰＮＰトランジスタ及びＮ
チャネルＭＯＳトランジスタを有しているが、前記３つ
のトランジスタのうちの少なくとも２つを有しておれ
ば、第２実施例の効果を得ることができる。
【００８３】（第３実施例）以下、図１８〜図２５に基
づき本発明の第３実施例に係る半導体装置の製造工程を
説明する。第３実施例に係る半導体装置は、Ｎチャネル
型ＭＯＳトランジスタ、縦型ＰＮＰトランジスタ及びウ
ォールドエミッタ型の縦型ＮＰＮトランジスタを備えて
いる。尚、縦型ＮＰＮトランジスタの部分については図
１におけるＸ−Ｘ´線の断面図に相当する。
づき本発明の第３実施例に係る半導体装置の製造工程を
説明する。第３実施例に係る半導体装置は、Ｎチャネル
型ＭＯＳトランジスタ、縦型ＰＮＰトランジスタ及びウ
ォールドエミッタ型の縦型ＮＰＮトランジスタを備えて
いる。尚、縦型ＮＰＮトランジスタの部分については図
１におけるＸ−Ｘ´線の断面図に相当する。
【００８４】まず、図１８に示すように、比抵抗が１０
〜２０Ω・ｃｍのＰ型の半導体基板１にレジストパター
ンをマスクにして砒素を６０ｋｅＶ、１×１０15／ｃｍ
2 の条件でイオン注入した後、半導体基板１を９００の
温度下において３０分程度の熱処理を行なうことによ
り、Ｎ+ 型拡散層よりなる、縦型ＮＰＮトランジスタの
Ｎ+ 型コレクタ領域２及び縦型ＰＮＰトランジスタのコ
レクタ領域と半導体基板とを分離するＮ+ 型分離層３を
形成する。その後、レジストパターンをマスクにしてボ
ロンを４０ｋｅＶ、１×１０14／ｃｍ2 の条件でイオン
注入した後、９００℃の温度下において３０分程度の熱
処理を行なうことにより、Ｐ+ 型拡散層よりなる、縦型
ＰＮＰトランジスタのＰ+ 型コレクタ領域４及びＮチャ
ネル型ＭＯＳトランジスタの基板となるＰ+ 型埋込み層
５を形成する。その後、半導体基板１上に、比抵抗が１
Ω・ｃｍ、厚さが１．５μｍ程度のＮ- 型エピタキシャ
ル層６を形成する。
〜２０Ω・ｃｍのＰ型の半導体基板１にレジストパター
ンをマスクにして砒素を６０ｋｅＶ、１×１０15／ｃｍ
2 の条件でイオン注入した後、半導体基板１を９００の
温度下において３０分程度の熱処理を行なうことによ
り、Ｎ+ 型拡散層よりなる、縦型ＮＰＮトランジスタの
Ｎ+ 型コレクタ領域２及び縦型ＰＮＰトランジスタのコ
レクタ領域と半導体基板とを分離するＮ+ 型分離層３を
形成する。その後、レジストパターンをマスクにしてボ
ロンを４０ｋｅＶ、１×１０14／ｃｍ2 の条件でイオン
注入した後、９００℃の温度下において３０分程度の熱
処理を行なうことにより、Ｐ+ 型拡散層よりなる、縦型
ＰＮＰトランジスタのＰ+ 型コレクタ領域４及びＮチャ
ネル型ＭＯＳトランジスタの基板となるＰ+ 型埋込み層
５を形成する。その後、半導体基板１上に、比抵抗が１
Ω・ｃｍ、厚さが１．５μｍ程度のＮ- 型エピタキシャ
ル層６を形成する。
【００８５】次に、図１９に示すように、レジストパタ
ーンをマスクにして素子分離領域にトレンチ溝を形成し
た後、酸化膜を堆積し、その後、エッチバック法によっ
てトレンチ溝のみに分離用のＣＶＤ埋め込み酸化膜７を
形成する。
ーンをマスクにして素子分離領域にトレンチ溝を形成し
た後、酸化膜を堆積し、その後、エッチバック法によっ
てトレンチ溝のみに分離用のＣＶＤ埋め込み酸化膜７を
形成する。
【００８６】次に、図２０に示すように、全面にＣＶＤ
によりＳｉＯ2 膜５１を厚さ５００ｎｍに堆積した後、
第２実施例における第１のリーク防止層１４（図１１を
参照）と同様の領域、縦型ＰＮＰトランジスタのコレク
タ領域及びＮチャネルＭＯＳトランジスタのＰ- 型ウェ
ル領域の上のＳｉＯ2 膜５１をエッチングにより除去す
る。その後、レジストパターン５２をマスクとしてボロ
ンを１８０ｋｅＶ、４×１０12／ｃｍ2 の条件でイオン
注入した後、１１００℃の温度下において１５０分程度
の熱処理を行なうことにより、縦型ＮＰＮトランジスタ
のリーク防止層の一部となるＰ- 型ウェル層５３、Ｐ-
型ウェル層よりなる縦型ＰＮＰトランジスタのＰ- 型コ
レクタ領域８及びＮチャネル型ＭＯＳトランジスタのＰ
- 型ウェル領域９を形成する。
によりＳｉＯ2 膜５１を厚さ５００ｎｍに堆積した後、
第２実施例における第１のリーク防止層１４（図１１を
参照）と同様の領域、縦型ＰＮＰトランジスタのコレク
タ領域及びＮチャネルＭＯＳトランジスタのＰ- 型ウェ
ル領域の上のＳｉＯ2 膜５１をエッチングにより除去す
る。その後、レジストパターン５２をマスクとしてボロ
ンを１８０ｋｅＶ、４×１０12／ｃｍ2 の条件でイオン
注入した後、１１００℃の温度下において１５０分程度
の熱処理を行なうことにより、縦型ＮＰＮトランジスタ
のリーク防止層の一部となるＰ- 型ウェル層５３、Ｐ-
型ウェル層よりなる縦型ＰＮＰトランジスタのＰ- 型コ
レクタ領域８及びＮチャネル型ＭＯＳトランジスタのＰ
- 型ウェル領域９を形成する。
【００８７】次に、図２１に示すように、ＳｉＯ2 膜５
１をマスクとして、ボロンを３０ｋｅＶ、１×１０13／
ｃｍ2 の条件でイオン注入することにより、Ｐ- 型ウェ
ル層５３の上に縦型ＮＰＮトランジスタのエミッタ領域
とコレクタ領域との間のリーク電流を防止するＰ- 型拡
散層よりなる第１のリーク防止層５４を形成し、縦型Ｐ
ＮＰトランジスタのＰ- 型コレクタ領域８の表面部にＰ
- 型拡散層よりなる第２のリーク防止拡散層５５を形成
し、Ｎチャネル型ＭＯＳトランジスタの活性領域及び分
離領域にＰ- 型チャネルドープ層兼チャネルストッパと
なるＰ- 型拡散層よりなる第３のリーク防止拡散層５６
を形成する。その後ＳｉＯ2 膜５１を除去する。
１をマスクとして、ボロンを３０ｋｅＶ、１×１０13／
ｃｍ2 の条件でイオン注入することにより、Ｐ- 型ウェ
ル層５３の上に縦型ＮＰＮトランジスタのエミッタ領域
とコレクタ領域との間のリーク電流を防止するＰ- 型拡
散層よりなる第１のリーク防止層５４を形成し、縦型Ｐ
ＮＰトランジスタのＰ- 型コレクタ領域８の表面部にＰ
- 型拡散層よりなる第２のリーク防止拡散層５５を形成
し、Ｎチャネル型ＭＯＳトランジスタの活性領域及び分
離領域にＰ- 型チャネルドープ層兼チャネルストッパと
なるＰ- 型拡散層よりなる第３のリーク防止拡散層５６
を形成する。その後ＳｉＯ2 膜５１を除去する。
【００８８】次に、図２２に示すように、Ｎ- 型エピタ
キシャル層６の表面に厚さ５０ｎｍの熱酸化膜１０を形
成した後、該熱酸化膜１０上に厚さ１２０ｎｍのシリコ
ン窒化膜１２を形成する。その後、レジストパターンを
マスクにして、分離用の熱酸化膜１７Ａ，１７Ｂ，１７
Ｃを形成する領域以外のシリコン窒化膜１２をエッチン
グにより除去する。その後、シリコン窒化膜１２をマス
クにして選択酸化を１０００℃の温度下において行なう
ことにより、厚さ６００ｎｍの熱酸化膜１７Ａ，１７
Ｂ，１７Ｃを形成する。その後、シリコン窒化膜１２を
ウェットエッチングによって除去する。
キシャル層６の表面に厚さ５０ｎｍの熱酸化膜１０を形
成した後、該熱酸化膜１０上に厚さ１２０ｎｍのシリコ
ン窒化膜１２を形成する。その後、レジストパターンを
マスクにして、分離用の熱酸化膜１７Ａ，１７Ｂ，１７
Ｃを形成する領域以外のシリコン窒化膜１２をエッチン
グにより除去する。その後、シリコン窒化膜１２をマス
クにして選択酸化を１０００℃の温度下において行なう
ことにより、厚さ６００ｎｍの熱酸化膜１７Ａ，１７
Ｂ，１７Ｃを形成する。その後、シリコン窒化膜１２を
ウェットエッチングによって除去する。
【００８９】次に、図２３に示すように、レジストパタ
ーンをマスクにしてボロンを３０ｋｅｖ、２×１０13／
ｃｍ2 の条件でイオン注入すると共に、レジストパター
ンをマスクにしてリンを８０ｋｅｖ、３×１０13／ｃｍ
2 の条件でイオン注入した後、９００℃の温度下におい
て３０分程度の熱処理を行なうことにより、Ｐ- 型拡散
層よりなる縦型ＮＰＮトランジスタのベース領域１８及
びＮ- 型拡散層よりなる縦型ＰＮＰトランジスタのベー
ス領域１９を形成する。この際、縦型ＰＮＰトランジス
タのＰ- 型コレクタ領域８に形成されていた第２のリー
ク防止拡散層５５は、ベース領域１９が形成された領域
においてはベース領域１９に消されてしまうが、ベース
領域１９が形成されなかった領域においては残存する、
また、縦型ＮＰＮトランジスタにおいては、ベース領域
１８は第１のリーク防止層４９と接続するように形成す
る。その後、熱酸化膜１０をウェットエッチングにより
除去した後、厚さ２０ｎｍのゲート酸化膜２１を全面に
形成する。その後、レジストパターンをマスクとして縦
型ＮＰＮトランジスタのベース領域１８の表面のゲート
酸化膜２１をウエットエッチングにより除去する。その
後、多結晶シリコン膜を厚さ３００ｎｍに全面に堆積し
た後、該多結晶シリコン膜に砒素を６０ｋｅＶ、１×１
０16／ｃｍ2 の条件でイオン注入することにより、該多
結晶シリコン膜をＮ+ 型化する。その後、レジストパタ
ーンをマスクにして前記多結晶シリコン膜に対してエッ
チングを行なうことにより、縦型ＮＰＮトランジスタの
エミッタ電極の一部となるＮ+ 型多結晶シリコン膜２２
を形成すると共に、Ｎチャネル型ＭＯＳトランジスタの
ゲート電極となるＮ+ 型ゲート多結晶シリコン膜２３を
形成する。この際、縦型ＮＰＮトランジスタの領域にお
いては、第１実施例と同様に、Ｎ+ 型多結晶シリコン膜
２２はストライプ状に形成されていると共に、ベース領
域１８はエミッタ領域２５（図２４を参照）よりも深い
位置までエッチングされている。
ーンをマスクにしてボロンを３０ｋｅｖ、２×１０13／
ｃｍ2 の条件でイオン注入すると共に、レジストパター
ンをマスクにしてリンを８０ｋｅｖ、３×１０13／ｃｍ
2 の条件でイオン注入した後、９００℃の温度下におい
て３０分程度の熱処理を行なうことにより、Ｐ- 型拡散
層よりなる縦型ＮＰＮトランジスタのベース領域１８及
びＮ- 型拡散層よりなる縦型ＰＮＰトランジスタのベー
ス領域１９を形成する。この際、縦型ＰＮＰトランジス
タのＰ- 型コレクタ領域８に形成されていた第２のリー
ク防止拡散層５５は、ベース領域１９が形成された領域
においてはベース領域１９に消されてしまうが、ベース
領域１９が形成されなかった領域においては残存する、
また、縦型ＮＰＮトランジスタにおいては、ベース領域
１８は第１のリーク防止層４９と接続するように形成す
る。その後、熱酸化膜１０をウェットエッチングにより
除去した後、厚さ２０ｎｍのゲート酸化膜２１を全面に
形成する。その後、レジストパターンをマスクとして縦
型ＮＰＮトランジスタのベース領域１８の表面のゲート
酸化膜２１をウエットエッチングにより除去する。その
後、多結晶シリコン膜を厚さ３００ｎｍに全面に堆積し
た後、該多結晶シリコン膜に砒素を６０ｋｅＶ、１×１
０16／ｃｍ2 の条件でイオン注入することにより、該多
結晶シリコン膜をＮ+ 型化する。その後、レジストパタ
ーンをマスクにして前記多結晶シリコン膜に対してエッ
チングを行なうことにより、縦型ＮＰＮトランジスタの
エミッタ電極の一部となるＮ+ 型多結晶シリコン膜２２
を形成すると共に、Ｎチャネル型ＭＯＳトランジスタの
ゲート電極となるＮ+ 型ゲート多結晶シリコン膜２３を
形成する。この際、縦型ＮＰＮトランジスタの領域にお
いては、第１実施例と同様に、Ｎ+ 型多結晶シリコン膜
２２はストライプ状に形成されていると共に、ベース領
域１８はエミッタ領域２５（図２４を参照）よりも深い
位置までエッチングされている。
【００９０】次に、図２４に示すように、レジストパタ
ーンをマスクにして砒素を４０ｋｅＶ、６×１０15／ｃ
ｍ2 の条件で、Ｎ+ 型ゲート多結晶シリコン膜２３、縦
型ＮＰＮトランジスタのコレクタコンタクト領域となる
領域、縦型ＰＮＰトランジスタのベースコンタクト領域
及びＮチャネル型ＭＯＳトランジスタのソース領域とド
レイン領域となる各領域にイオン注入すると共に、レジ
ストパターンをマスクにしてボロンを２０ｋｅｖ、３×
１０15／ｃｍ2 の条件で縦型ＮＰＮトランジスタのベー
スコンタクト領域となる領域、縦型ＰＮＰトランジスタ
のエミッタ領域とコレクタコンタクト領域となる各領域
にイオン注入した後、９００℃の温度下において３０分
程度の熱処理を行なうことにより、Ｎ+ 型ゲート多結晶
シリコン膜２３から砒素を拡散して縦型ＮＰＮトランジ
スタのエミッタ領域２５を形成すると共に、縦型ＮＰＮ
トランジスタのコレクタコンタクト領域４０及びベース
コンタクト領域４１、縦型ＰＮＰトランジスタのエミッ
タ領域２６、ベースコンタクト領域２７及びコレクタコ
ンタクト領域２８、並びにＮチャネル型ＭＯＳトランジ
スタのドレイン領域２９及びソース領域３０を形成す
る。
ーンをマスクにして砒素を４０ｋｅＶ、６×１０15／ｃ
ｍ2 の条件で、Ｎ+ 型ゲート多結晶シリコン膜２３、縦
型ＮＰＮトランジスタのコレクタコンタクト領域となる
領域、縦型ＰＮＰトランジスタのベースコンタクト領域
及びＮチャネル型ＭＯＳトランジスタのソース領域とド
レイン領域となる各領域にイオン注入すると共に、レジ
ストパターンをマスクにしてボロンを２０ｋｅｖ、３×
１０15／ｃｍ2 の条件で縦型ＮＰＮトランジスタのベー
スコンタクト領域となる領域、縦型ＰＮＰトランジスタ
のエミッタ領域とコレクタコンタクト領域となる各領域
にイオン注入した後、９００℃の温度下において３０分
程度の熱処理を行なうことにより、Ｎ+ 型ゲート多結晶
シリコン膜２３から砒素を拡散して縦型ＮＰＮトランジ
スタのエミッタ領域２５を形成すると共に、縦型ＮＰＮ
トランジスタのコレクタコンタクト領域４０及びベース
コンタクト領域４１、縦型ＰＮＰトランジスタのエミッ
タ領域２６、ベースコンタクト領域２７及びコレクタコ
ンタクト領域２８、並びにＮチャネル型ＭＯＳトランジ
スタのドレイン領域２９及びソース領域３０を形成す
る。
【００９１】次に、図２５に示すように、ＣＶＤにより
ＳｉＯ2 膜３１を５００ｎｍの膜厚に堆積した後、アル
ミニウム等を用いて、縦型ＮＰＮトランジスタのエミッ
タ電極３２、ベース電極（図示していない）及びコレク
タ電極（図示していない）、縦型ＰＮＰトランジスタの
エミッタ電極３５、ベース電極３６及びコレクタ電極３
７並びにＮチャネル型ＭＯＳトランジスタのドレイン電
極３８及びソース電極３９を形成する。
ＳｉＯ2 膜３１を５００ｎｍの膜厚に堆積した後、アル
ミニウム等を用いて、縦型ＮＰＮトランジスタのエミッ
タ電極３２、ベース電極（図示していない）及びコレク
タ電極（図示していない）、縦型ＰＮＰトランジスタの
エミッタ電極３５、ベース電極３６及びコレクタ電極３
７並びにＮチャネル型ＭＯＳトランジスタのドレイン電
極３８及びソース電極３９を形成する。
【００９２】以上、説明したように、第３実施例による
と、縦型ＰＮＰトランジスタのコレクタ領域において
は、コレクタ領域画定のための１マスクのみで、真性コ
レクタ領域（Ｐ- 型コレクタ領域８）の不純物濃度を低
濃度にし、コレクタ最表面領域（第２のリーク防止層５
５）のみを高濃度にできるので、(1) コレクタ領域とベ
ース領域との間の容量が小さいため高速であり、(2) Ｐ
- 型コレクタ領域８における熱酸化膜１７Ｂ及びＳｉＯ
2 膜３１との界面における不純物濃度の低下を防止でき
るためＰ- 型コレクタ領域８の表面におけるリーク電流
を低減でき、(3)コレクタ領域画定のための１マスクに
よりＰ- 型コレクタ領域８及び第２のリーク防止層５５
を形成できるので低コストである、といった効果を有す
る。
と、縦型ＰＮＰトランジスタのコレクタ領域において
は、コレクタ領域画定のための１マスクのみで、真性コ
レクタ領域（Ｐ- 型コレクタ領域８）の不純物濃度を低
濃度にし、コレクタ最表面領域（第２のリーク防止層５
５）のみを高濃度にできるので、(1) コレクタ領域とベ
ース領域との間の容量が小さいため高速であり、(2) Ｐ
- 型コレクタ領域８における熱酸化膜１７Ｂ及びＳｉＯ
2 膜３１との界面における不純物濃度の低下を防止でき
るためＰ- 型コレクタ領域８の表面におけるリーク電流
を低減でき、(3)コレクタ領域画定のための１マスクに
よりＰ- 型コレクタ領域８及び第２のリーク防止層５５
を形成できるので低コストである、といった効果を有す
る。
【００９３】さらに、第３実施例によると、第１実施例
と同様のウォールドエミッタ型縦型ＮＰＮトランジスタ
のエミッタ領域２５とコレクタ領域２との間のリーク電
流を防止する第１のリーク防止層５４と、縦型ＰＮＰト
ランジスタのＰ- 型コレクタ領域８における熱酸化膜１
７Ｂ及びＳｉＯ2 膜３１との界面に形成され界面リーク
を防止する第２のリーク防止層５５と、Ｎチャネル型Ｍ
ＯＳトランジスタのチャネルストッパとなる第３のリー
ク防止拡散層５６とを同時に形成することができる。こ
のため、第３実施例によると、付加価値の高いＢｉＣＭ
ＯＳ型半導体装置を工程を増やすことなく低コストで形
成できるなお、第３実施例に係る半導体装置は、縦型Ｎ
ＰＮトランジスタ、縦型ＰＮＰトランジスタ及びＮチャ
ネル型ＭＯＳトランジスタを有しているが、前記３つの
トランジスタのうちの少なくとも２つを有しておれば、
第３実施例の効果を得ることができる。
と同様のウォールドエミッタ型縦型ＮＰＮトランジスタ
のエミッタ領域２５とコレクタ領域２との間のリーク電
流を防止する第１のリーク防止層５４と、縦型ＰＮＰト
ランジスタのＰ- 型コレクタ領域８における熱酸化膜１
７Ｂ及びＳｉＯ2 膜３１との界面に形成され界面リーク
を防止する第２のリーク防止層５５と、Ｎチャネル型Ｍ
ＯＳトランジスタのチャネルストッパとなる第３のリー
ク防止拡散層５６とを同時に形成することができる。こ
のため、第３実施例によると、付加価値の高いＢｉＣＭ
ＯＳ型半導体装置を工程を増やすことなく低コストで形
成できるなお、第３実施例に係る半導体装置は、縦型Ｎ
ＰＮトランジスタ、縦型ＰＮＰトランジスタ及びＮチャ
ネル型ＭＯＳトランジスタを有しているが、前記３つの
トランジスタのうちの少なくとも２つを有しておれば、
第３実施例の効果を得ることができる。
【００９４】（第４実施例）以下、図２６〜図３３に基
づき本発明の第４実施例に係る半導体装置の製造工程を
説明する。第４実施例に係る半導体装置は、Ｎチャネル
型ＭＯＳトランジスタ、縦型ＰＮＰトランジスタ及びウ
ォールドエミッタ型の縦型ＮＰＮトランジスタを備えて
いる。尚、縦型ＮＰＮトランジスタの部分については図
１におけるＸ−Ｘ´線の断面図に相当する。
づき本発明の第４実施例に係る半導体装置の製造工程を
説明する。第４実施例に係る半導体装置は、Ｎチャネル
型ＭＯＳトランジスタ、縦型ＰＮＰトランジスタ及びウ
ォールドエミッタ型の縦型ＮＰＮトランジスタを備えて
いる。尚、縦型ＮＰＮトランジスタの部分については図
１におけるＸ−Ｘ´線の断面図に相当する。
【００９５】図２６に示すように、比抵抗が１０〜２０
Ω・ｃｍのＰ型の半導体基板１にレジストパターンをマ
スクにして砒素を６０ｋｅＶ、１×１０15／ｃｍ2 の条
件でイオン注入した後、半導体基板１を９００の温度下
において３０分程度の熱処理を行なうことにより、Ｎ+
型拡散層よりなる、縦型ＮＰＮトランジスタのＮ+ 型コ
レクタ領域２及び縦型ＰＮＰトランジスタのコレクタ領
域を半導体基板１から分離するＮ+ 型分離層３を形成す
る。その後、レジストパターンをマスクにしてボロンを
４０ｋｅＶ、１×１０14／ｃｍ2 の条件でイオン注入し
た後、９００℃の温度下において３０分程度の熱処理を
行なうことにより、Ｐ+ 拡散層よりなる、縦型ＰＮＰト
ランジスタのＰ+ 型コレクタ領域４及びＮチャネル型Ｍ
ＯＳトランジスタの基板となるＰ+ 型埋込み層５を形成
する。その後、半導体基板１上に、比抵抗が１Ω・ｃ
ｍ、厚さが１．５μｍ程度のＮ- 型エピタキシャル層６
を形成する。
Ω・ｃｍのＰ型の半導体基板１にレジストパターンをマ
スクにして砒素を６０ｋｅＶ、１×１０15／ｃｍ2 の条
件でイオン注入した後、半導体基板１を９００の温度下
において３０分程度の熱処理を行なうことにより、Ｎ+
型拡散層よりなる、縦型ＮＰＮトランジスタのＮ+ 型コ
レクタ領域２及び縦型ＰＮＰトランジスタのコレクタ領
域を半導体基板１から分離するＮ+ 型分離層３を形成す
る。その後、レジストパターンをマスクにしてボロンを
４０ｋｅＶ、１×１０14／ｃｍ2 の条件でイオン注入し
た後、９００℃の温度下において３０分程度の熱処理を
行なうことにより、Ｐ+ 拡散層よりなる、縦型ＰＮＰト
ランジスタのＰ+ 型コレクタ領域４及びＮチャネル型Ｍ
ＯＳトランジスタの基板となるＰ+ 型埋込み層５を形成
する。その後、半導体基板１上に、比抵抗が１Ω・ｃ
ｍ、厚さが１．５μｍ程度のＮ- 型エピタキシャル層６
を形成する。
【００９６】次に、図２７に示すように、レジストパタ
ーンをマスクにして素子分離領域にトレンチ溝を形成し
た後、酸化膜を堆積し、その後、エッチバック法によっ
てトレンチ溝のみに分離用のＣＶＤ埋め込み酸化膜７を
形成する。その後、Ｎ- 型エピタキシャル層６の表面に
厚さ５０ｎｍの熱酸化膜６１を形成した後、該熱酸化膜
６１の上に厚さ１２０ｎｍのシリコン窒化膜６２を形成
する。その後、レジストパターンをマスクにして、分離
用酸化膜を形成する活性領域以外のシリコン窒化膜６２
をエッチングにより除去する。
ーンをマスクにして素子分離領域にトレンチ溝を形成し
た後、酸化膜を堆積し、その後、エッチバック法によっ
てトレンチ溝のみに分離用のＣＶＤ埋め込み酸化膜７を
形成する。その後、Ｎ- 型エピタキシャル層６の表面に
厚さ５０ｎｍの熱酸化膜６１を形成した後、該熱酸化膜
６１の上に厚さ１２０ｎｍのシリコン窒化膜６２を形成
する。その後、レジストパターンをマスクにして、分離
用酸化膜を形成する活性領域以外のシリコン窒化膜６２
をエッチングにより除去する。
【００９７】次に、図２８に示すように、ＣＶＤにより
ＳｉＯ2 膜６３を厚さ５００ｎｍに全面に堆積した後、
レジストパターン６４をマスクにして、第２実施例にお
ける第１のリーク防止層１４（図１２を参照）と同様の
領域、縦型ＰＮＰトランジスタのコレクタ領域及びＮチ
ャネル型ＭＯＳトランジスタのＰ- 型ウェル領域の上の
ＳｉＯ2 膜６３をエッチングにより除去する。その後、
ボロンを１８０ｋｅＶ、４×１０12／ｃｍ2 の条件でイ
オン注入した後、１１００℃の温度下において１５０分
程度の熱処理を行なうことにより、縦型ＮＰＮトランジ
スタのリーク防止層の一部となるＰ- 型ウェル層５３、
Ｐ- 型ウェル層よりなる縦型ＰＮＰトランジスタのＰ-
型コレクタ領域８及びＮチャネル型ＭＯＳトランジスタ
のＰ- 型ウェル領域９を形成する。
ＳｉＯ2 膜６３を厚さ５００ｎｍに全面に堆積した後、
レジストパターン６４をマスクにして、第２実施例にお
ける第１のリーク防止層１４（図１２を参照）と同様の
領域、縦型ＰＮＰトランジスタのコレクタ領域及びＮチ
ャネル型ＭＯＳトランジスタのＰ- 型ウェル領域の上の
ＳｉＯ2 膜６３をエッチングにより除去する。その後、
ボロンを１８０ｋｅＶ、４×１０12／ｃｍ2 の条件でイ
オン注入した後、１１００℃の温度下において１５０分
程度の熱処理を行なうことにより、縦型ＮＰＮトランジ
スタのリーク防止層の一部となるＰ- 型ウェル層５３、
Ｐ- 型ウェル層よりなる縦型ＰＮＰトランジスタのＰ-
型コレクタ領域８及びＮチャネル型ＭＯＳトランジスタ
のＰ- 型ウェル領域９を形成する。
【００９８】次に、図２９に示すように、ＳｉＯ2 膜６
３をマスクとしてボロンを６０ｋｅＶ、５×１０13／ｃ
ｍ2 の条件でイオン注入することにより、Ｐ- 型ウェル
層５３の上に縦型ＮＰＮトランジスタのエミッタ領域と
コレクタ領域との間のリーク電流を防止するＰ- 型拡散
層よりなる第１のリーク防止層６５を形成し、縦型ＰＮ
ＰトランジスタのＰ- 型コレクタ領域８の表面にＰ- 型
拡散層よりなる第２のリーク防止拡散層６６を形成し、
ＮチャネルＭＯＳトランジスタの活性領域及び分離領域
にＰ- 型チャネルドープ層兼チャネルストッパとなるＰ
- 型拡散層よりなる第３のリーク防止拡散層６７を形成
する。その後、ＳｉＯ2 膜６３及びシリコン窒化膜６２
をマスクとしてＢＦ2 を６０ｋｅＶ、５×１０13／ｃｍ
2 の条件でイオン注入することにより、第１のリーク防
止層６５の上にＰ- 型拡散層よりなる第４のリーク防止
層６８を形成し、縦型ＰＮＰトランジスタのＰ+ 型コレ
クタ領域４における分離用の熱酸化膜１７Ｂ（図３０を
参照）が形成される領域の表面部にＰ- 型拡散層よりな
る第５のリーク防止層６９を形成し、Ｎチャネル型ＭＯ
Ｓトランジスタの分離領域にＰ- 型拡散層よりなる第６
のリーク防止層７０を形成する。尚、前記のボロン及び
ＢＦ2 のイオン注入の順序は逆にしてもよい。 次に、
図３０に示すように、ＳｉＯ2 膜６３を除去した後、シ
リコン窒化膜６２をマスクにして１０００℃の温度下で
選択酸化を行なうことにより厚さ６００ｎｍの熱酸化膜
１７Ａ，１７Ｂ，１７Ｃを形成した後、シリコン窒化膜
６２をウェットエッチにより除去する。
３をマスクとしてボロンを６０ｋｅＶ、５×１０13／ｃ
ｍ2 の条件でイオン注入することにより、Ｐ- 型ウェル
層５３の上に縦型ＮＰＮトランジスタのエミッタ領域と
コレクタ領域との間のリーク電流を防止するＰ- 型拡散
層よりなる第１のリーク防止層６５を形成し、縦型ＰＮ
ＰトランジスタのＰ- 型コレクタ領域８の表面にＰ- 型
拡散層よりなる第２のリーク防止拡散層６６を形成し、
ＮチャネルＭＯＳトランジスタの活性領域及び分離領域
にＰ- 型チャネルドープ層兼チャネルストッパとなるＰ
- 型拡散層よりなる第３のリーク防止拡散層６７を形成
する。その後、ＳｉＯ2 膜６３及びシリコン窒化膜６２
をマスクとしてＢＦ2 を６０ｋｅＶ、５×１０13／ｃｍ
2 の条件でイオン注入することにより、第１のリーク防
止層６５の上にＰ- 型拡散層よりなる第４のリーク防止
層６８を形成し、縦型ＰＮＰトランジスタのＰ+ 型コレ
クタ領域４における分離用の熱酸化膜１７Ｂ（図３０を
参照）が形成される領域の表面部にＰ- 型拡散層よりな
る第５のリーク防止層６９を形成し、Ｎチャネル型ＭＯ
Ｓトランジスタの分離領域にＰ- 型拡散層よりなる第６
のリーク防止層７０を形成する。尚、前記のボロン及び
ＢＦ2 のイオン注入の順序は逆にしてもよい。 次に、
図３０に示すように、ＳｉＯ2 膜６３を除去した後、シ
リコン窒化膜６２をマスクにして１０００℃の温度下で
選択酸化を行なうことにより厚さ６００ｎｍの熱酸化膜
１７Ａ，１７Ｂ，１７Ｃを形成した後、シリコン窒化膜
６２をウェットエッチにより除去する。
【００９９】次に、図３１に示すように、レジストパタ
ーンをマスクにしてボロンを３０ｋｅｖ、２×１０13／
ｃｍ2 の条件でイオン注入すると共に、レジストパター
ンをマスクにしてリンを８０ｋｅｖ、３×１０13／ｃｍ
2 の条件でイオン注入した後、９００℃の温度下におい
て３０分程度の熱処理を行なうことにより、Ｐ- 型拡散
層よりなる縦型ＮＰＮトランジスタのベース領域１８及
びＮ- 型拡散層よりなる縦型ＰＮＰトランジスタのベー
ス領域１９を形成する。この際、縦型ＰＮＰトランジス
タのＰ- 型コレクタ領域８の表面部に形成されていた第
２のリーク防止層６６におけるベース領域１９が形成さ
れた領域は該ベース領域１９に消されてしまうが、ベー
ス領域１９が形成されない領域には第２及び第５のリー
ク防止領域６６，６９が残存する。また、縦型ＮＰＮト
ランジスタにおいては、ベース領域１８は第１及び第４
のリーク防止層６５，６８に接続するように形成する。
その後、熱酸化膜６１をウェットエッチングにより除去
した後、厚さ２０ｎｍのゲート酸化膜２１を全面に形成
する。その後、レジストパターンをマスクとして縦型Ｎ
ＰＮトランジスタのベース領域１８の表面のゲート酸化
膜２１をウエットエッチングによって除去した後、多結
晶シリコン膜を厚さ３００ｎｍに堆積する。その後、多
結晶シリコン膜に砒素を６０ｋｅＶ、１×１０16／ｃｍ
2 の条件でイオン注入することにより該多結晶シリコン
膜をＮ+ 型化する。その後、レジストパターンをマスク
にして多結晶シリコン膜に対してエッチングを行なうこ
とにより、縦型ＮＰＮトランジスタのエミッタ電極の一
部となるＮ+ 型多結晶シリコン膜２２及びＮチャネル型
ＭＯＳトランジスタのゲート電極となるＮ+ 型ゲート多
結晶シリコン膜２３を形成する。この際、第１実施例と
同様に、縦型ＮＰＮトランジスタの領域においては、Ｎ
+ 型多結晶シリコン膜２２はストライプ状に形成され、
ベース領域１８はエミッタ領域２５（図３２を参照）よ
りも深い位置までエッチングされている（図７（ａ）を
参照）。
ーンをマスクにしてボロンを３０ｋｅｖ、２×１０13／
ｃｍ2 の条件でイオン注入すると共に、レジストパター
ンをマスクにしてリンを８０ｋｅｖ、３×１０13／ｃｍ
2 の条件でイオン注入した後、９００℃の温度下におい
て３０分程度の熱処理を行なうことにより、Ｐ- 型拡散
層よりなる縦型ＮＰＮトランジスタのベース領域１８及
びＮ- 型拡散層よりなる縦型ＰＮＰトランジスタのベー
ス領域１９を形成する。この際、縦型ＰＮＰトランジス
タのＰ- 型コレクタ領域８の表面部に形成されていた第
２のリーク防止層６６におけるベース領域１９が形成さ
れた領域は該ベース領域１９に消されてしまうが、ベー
ス領域１９が形成されない領域には第２及び第５のリー
ク防止領域６６，６９が残存する。また、縦型ＮＰＮト
ランジスタにおいては、ベース領域１８は第１及び第４
のリーク防止層６５，６８に接続するように形成する。
その後、熱酸化膜６１をウェットエッチングにより除去
した後、厚さ２０ｎｍのゲート酸化膜２１を全面に形成
する。その後、レジストパターンをマスクとして縦型Ｎ
ＰＮトランジスタのベース領域１８の表面のゲート酸化
膜２１をウエットエッチングによって除去した後、多結
晶シリコン膜を厚さ３００ｎｍに堆積する。その後、多
結晶シリコン膜に砒素を６０ｋｅＶ、１×１０16／ｃｍ
2 の条件でイオン注入することにより該多結晶シリコン
膜をＮ+ 型化する。その後、レジストパターンをマスク
にして多結晶シリコン膜に対してエッチングを行なうこ
とにより、縦型ＮＰＮトランジスタのエミッタ電極の一
部となるＮ+ 型多結晶シリコン膜２２及びＮチャネル型
ＭＯＳトランジスタのゲート電極となるＮ+ 型ゲート多
結晶シリコン膜２３を形成する。この際、第１実施例と
同様に、縦型ＮＰＮトランジスタの領域においては、Ｎ
+ 型多結晶シリコン膜２２はストライプ状に形成され、
ベース領域１８はエミッタ領域２５（図３２を参照）よ
りも深い位置までエッチングされている（図７（ａ）を
参照）。
【０１００】次に、図３２に示すように、レジストパタ
ーンをマスクにして砒素を４０ｋｅＶ、６×１０15／ｃ
ｍ2 の条件で、Ｎ+ 型ゲート多結晶シリコン膜２３、縦
型ＮＰＮトランジスタのコレクタコンタクト領域となる
領域、縦型ＰＮＰトランジスタのベースコンタクト領域
及びＮチャネル型ＭＯＳトランジスタのソース領域とド
レイン領域となる各領域にイオン注入すると共に、レジ
ストパターンをマスクにしてボロンを２０ｋｅｖ、３×
１０15／ｃｍ2 の条件で縦型ＮＰＮトランジスタのベー
スコンタクト領域となる領域、縦型ＰＮＰトランジスタ
のエミッタ領域とコレクタコンタクト領域となる各領域
にイオン注入した後、９００℃の温度下において３０分
程度の熱処理を行なうことにより、Ｎ+ 型ゲート多結晶
シリコン膜２３から砒素を拡散させて縦型ＮＰＮトラン
ジスタのエミッタ領域２５を形成すると共に、縦型ＮＰ
Ｎトランジスタのコレクタコンタクト領域４０及びベー
スコンタクト領域４１、縦型ＰＮＰトランジスタのエミ
ッタ領域２６、ベースコンタクト領域２７及びコレクタ
コンタクト領域２８、並びにＮチャネル型ＭＯＳトラン
ジスタのドレイン領域２９及びソース領域３０を形成す
る。
ーンをマスクにして砒素を４０ｋｅＶ、６×１０15／ｃ
ｍ2 の条件で、Ｎ+ 型ゲート多結晶シリコン膜２３、縦
型ＮＰＮトランジスタのコレクタコンタクト領域となる
領域、縦型ＰＮＰトランジスタのベースコンタクト領域
及びＮチャネル型ＭＯＳトランジスタのソース領域とド
レイン領域となる各領域にイオン注入すると共に、レジ
ストパターンをマスクにしてボロンを２０ｋｅｖ、３×
１０15／ｃｍ2 の条件で縦型ＮＰＮトランジスタのベー
スコンタクト領域となる領域、縦型ＰＮＰトランジスタ
のエミッタ領域とコレクタコンタクト領域となる各領域
にイオン注入した後、９００℃の温度下において３０分
程度の熱処理を行なうことにより、Ｎ+ 型ゲート多結晶
シリコン膜２３から砒素を拡散させて縦型ＮＰＮトラン
ジスタのエミッタ領域２５を形成すると共に、縦型ＮＰ
Ｎトランジスタのコレクタコンタクト領域４０及びベー
スコンタクト領域４１、縦型ＰＮＰトランジスタのエミ
ッタ領域２６、ベースコンタクト領域２７及びコレクタ
コンタクト領域２８、並びにＮチャネル型ＭＯＳトラン
ジスタのドレイン領域２９及びソース領域３０を形成す
る。
【０１０１】次に、図３３に示すように、ＣＶＤにより
ＳｉＯ2 膜６３を厚さ５００ｎｍに堆積した後、アルミ
ニウム等を用いて、縦型ＮＰＮトランジスタのエミッタ
電極３２、ベース電極（図示していない）及びコレクタ
電極（図示していない）、縦型ＰＮＰトランジスタのエ
ミッタ電極３５、ベース電極３６及びコレクタ電極３７
並びにＮチャネル型ＭＯＳトランジスタのドレイン電極
３８及びソース電極３９を形成する。
ＳｉＯ2 膜６３を厚さ５００ｎｍに堆積した後、アルミ
ニウム等を用いて、縦型ＮＰＮトランジスタのエミッタ
電極３２、ベース電極（図示していない）及びコレクタ
電極（図示していない）、縦型ＰＮＰトランジスタのエ
ミッタ電極３５、ベース電極３６及びコレクタ電極３７
並びにＮチャネル型ＭＯＳトランジスタのドレイン電極
３８及びソース電極３９を形成する。
【０１０２】以上、説明したように、第４実施例による
と、縦型ＰＮＰトランジスタのコレクタ領域において
は、第３実施例と同様に、コレクタ領域画定のための１
マスクのみで、真性コレクタ領域（Ｐ- 型コレクタ領域
８）の不純物濃度を低濃度にし、Ｐ- 型コレクタ領域８
の最表面の領域（第２のリーク防止層６６）のみを高濃
度にできると共に、Ｐ- 型コレクタ領域８の表面部にお
ける、低濃度化されやすい熱酸化膜１７Ｂの直下の領域
のみに選択的に高濃度層（第２及び第５のリーク防止層
６６，６９）を形成できる。このため、(1) コレクタ領
域とベース領域との間の容量が小さいため高速であり、
(2) Ｐ- 型コレクタ領域８における熱酸化膜１７Ｂ及び
ＳｉＯ2 膜６３との界面の不純物濃度の低下を防止でき
るためＰ-型コレクタ領域８の表面部におけるリーク電
流を防止でき、(3) 熱酸化膜１７Ｂの厚さに応じて第２
及び第５のリーク防止層６６，６９の濃度を調整でき、
(4)コレクタ領域画定のための１つのマスクによりＰ-
型コレクタ領域８及び第２及び第５のリーク防止層６
６，６９を形成できるので低コストである、といった効
果を有する。
と、縦型ＰＮＰトランジスタのコレクタ領域において
は、第３実施例と同様に、コレクタ領域画定のための１
マスクのみで、真性コレクタ領域（Ｐ- 型コレクタ領域
８）の不純物濃度を低濃度にし、Ｐ- 型コレクタ領域８
の最表面の領域（第２のリーク防止層６６）のみを高濃
度にできると共に、Ｐ- 型コレクタ領域８の表面部にお
ける、低濃度化されやすい熱酸化膜１７Ｂの直下の領域
のみに選択的に高濃度層（第２及び第５のリーク防止層
６６，６９）を形成できる。このため、(1) コレクタ領
域とベース領域との間の容量が小さいため高速であり、
(2) Ｐ- 型コレクタ領域８における熱酸化膜１７Ｂ及び
ＳｉＯ2 膜６３との界面の不純物濃度の低下を防止でき
るためＰ-型コレクタ領域８の表面部におけるリーク電
流を防止でき、(3) 熱酸化膜１７Ｂの厚さに応じて第２
及び第５のリーク防止層６６，６９の濃度を調整でき、
(4)コレクタ領域画定のための１つのマスクによりＰ-
型コレクタ領域８及び第２及び第５のリーク防止層６
６，６９を形成できるので低コストである、といった効
果を有する。
【０１０３】さらに、第４実施例によると、第１実施例
と同様のウォールドエミッタ型縦型ＮＰＮトランジスタ
のエミッタ領域２５とコレクタ領域２との間のリーク電
流を防止する第１のリーク防止層６５及び第４のリーク
防止層６８と、縦型ＰＮＰトランジスタのＰ- 型コレク
タ領域８における熱酸化膜１７Ｂ及びＳｉＯ2 膜６３と
の界面に形成され界面リークを防止する第２のリーク防
止層６６及び第５のリーク防止層６９と、Ｎチャネル型
ＭＯＳトランジスタの分離領域のチャネルストッパとな
る第３のリーク防止６７及び第６のリーク防止層７０と
をそれぞれ同時に形成することができる。このため、第
４実施例によると、付加価値の高いＢｉＣＭＯＳ型半導
体装置を工程を増やすことなく低コストで形成できるな
お、第４実施例の半導体装置は、縦型ＮＰＮトランジス
タ、縦型ＰＮＰトランジスタ及びＮチャネル型ＭＯＳト
ランジスタを有しているが、前記３つのトランジスタの
うちの少なくとも２つを有しておれば、本第４実施例の
効果を得ることができる。
と同様のウォールドエミッタ型縦型ＮＰＮトランジスタ
のエミッタ領域２５とコレクタ領域２との間のリーク電
流を防止する第１のリーク防止層６５及び第４のリーク
防止層６８と、縦型ＰＮＰトランジスタのＰ- 型コレク
タ領域８における熱酸化膜１７Ｂ及びＳｉＯ2 膜６３と
の界面に形成され界面リークを防止する第２のリーク防
止層６６及び第５のリーク防止層６９と、Ｎチャネル型
ＭＯＳトランジスタの分離領域のチャネルストッパとな
る第３のリーク防止６７及び第６のリーク防止層７０と
をそれぞれ同時に形成することができる。このため、第
４実施例によると、付加価値の高いＢｉＣＭＯＳ型半導
体装置を工程を増やすことなく低コストで形成できるな
お、第４実施例の半導体装置は、縦型ＮＰＮトランジス
タ、縦型ＰＮＰトランジスタ及びＮチャネル型ＭＯＳト
ランジスタを有しているが、前記３つのトランジスタの
うちの少なくとも２つを有しておれば、本第４実施例の
効果を得ることができる。
【０１０４】（第５実施例）以下、図３４〜図４１に基
づき本発明の第５実施例に係る半導体装置の製造工程を
説明する。第５実施例に係る半導体装置は、Ｎチャネル
型ＭＯＳトランジスタ、縦型ＰＮＰトランジスタ及びウ
ォールドエミッタ型の縦型ＮＰＮトランジスタを備えて
いる。尚、縦型ＮＰＮトランジスタの部分については図
１におけるＸ−Ｘ´線の断面図に相当する。
づき本発明の第５実施例に係る半導体装置の製造工程を
説明する。第５実施例に係る半導体装置は、Ｎチャネル
型ＭＯＳトランジスタ、縦型ＰＮＰトランジスタ及びウ
ォールドエミッタ型の縦型ＮＰＮトランジスタを備えて
いる。尚、縦型ＮＰＮトランジスタの部分については図
１におけるＸ−Ｘ´線の断面図に相当する。
【０１０５】図３４に示すように、比抵抗が１０〜２０
Ω・ｃｍのＰ型の半導体基板１にレジストをマスクにし
て砒素を６０ｋｅＶ、１×１０15／ｃｍ2 の条件でイオ
ン注入した後、半導体基板１を９００の温度下において
３０分程度の熱処理を行なうことにより、Ｎ+ 型拡散層
よりなる、縦型ＮＰＮトランジスタのＮ+ 型コレクタ領
域２及び縦型ＰＮＰトランジスタのコレクタ領域を半導
体基板から分離するＮ+ 型分離層３を形成する。その
後、レジストパターンをマスクにしてボロンを４０ｋｅ
Ｖ、１×１０14／ｃｍ2 の条件でイオン注入した後、９
００℃の温度下において３０分程度の熱処理を行なうこ
とにより、Ｐ+ 型拡散層よりなる、縦型ＰＮＰトランジ
スタのＰ+ 型コレクタ領域４及びＮチャネル型ＭＯＳト
ランジスタの基板となるＰ+ 型埋込み層５を形成する。
その後、半導体基板１上に、比抵抗が１Ω・ｃｍ、厚さ
が１．５μｍ程度のＮ- 型エピタキシャル層６を形成す
る。次に、図３５に示すように、レジストパターンをマ
スクにして素子分離領域にトレンチ溝を形成した後、酸
化膜を堆積し、その後、エッチバック法によってトレン
チ溝のみに分離用のＣＶＤ埋め込み酸化膜７を形成す
る。その後、Ｎ- 型エピタキシャル層６の表面に厚さ５
０ｎｍの熱酸化膜６１を形成した後、該熱酸化膜６１の
上に厚さ１２０ｎｍの第１のシリコン窒化膜６２を形成
する。その後、レジストパターンをマスクにして、分離
用酸化膜を形成する活性領域以外の第１のシリコン窒化
膜６２をエッチングにより除去する。
Ω・ｃｍのＰ型の半導体基板１にレジストをマスクにし
て砒素を６０ｋｅＶ、１×１０15／ｃｍ2 の条件でイオ
ン注入した後、半導体基板１を９００の温度下において
３０分程度の熱処理を行なうことにより、Ｎ+ 型拡散層
よりなる、縦型ＮＰＮトランジスタのＮ+ 型コレクタ領
域２及び縦型ＰＮＰトランジスタのコレクタ領域を半導
体基板から分離するＮ+ 型分離層３を形成する。その
後、レジストパターンをマスクにしてボロンを４０ｋｅ
Ｖ、１×１０14／ｃｍ2 の条件でイオン注入した後、９
００℃の温度下において３０分程度の熱処理を行なうこ
とにより、Ｐ+ 型拡散層よりなる、縦型ＰＮＰトランジ
スタのＰ+ 型コレクタ領域４及びＮチャネル型ＭＯＳト
ランジスタの基板となるＰ+ 型埋込み層５を形成する。
その後、半導体基板１上に、比抵抗が１Ω・ｃｍ、厚さ
が１．５μｍ程度のＮ- 型エピタキシャル層６を形成す
る。次に、図３５に示すように、レジストパターンをマ
スクにして素子分離領域にトレンチ溝を形成した後、酸
化膜を堆積し、その後、エッチバック法によってトレン
チ溝のみに分離用のＣＶＤ埋め込み酸化膜７を形成す
る。その後、Ｎ- 型エピタキシャル層６の表面に厚さ５
０ｎｍの熱酸化膜６１を形成した後、該熱酸化膜６１の
上に厚さ１２０ｎｍの第１のシリコン窒化膜６２を形成
する。その後、レジストパターンをマスクにして、分離
用酸化膜を形成する活性領域以外の第１のシリコン窒化
膜６２をエッチングにより除去する。
【０１０６】次に、図３６に示すように、第１のシリコ
ン窒化膜６２をマスクにして１０００℃の温度下におい
て選択酸化を行なうことにより、厚さ３００ｎｍの熱酸
化膜１７Ａ，１７Ｂ，１７Ｃを形成する。その後、第２
のシリコン窒化膜８１を厚さ３０ｎｍに全面に堆積した
後、ＣＶＤによりＳｉＯ2 膜８２を厚さ５００ｎｍに堆
積する。その後、レジストパターン８３をマスクにし
て、第２実施例における第１のリーク防止層１４（図１
２を参照）と同様の領域、縦型ＰＮＰトランジスタのＰ
- 型コレクタ領域８及びＮチャネル型ＭＯＳトランジス
タのＰ- 型ウェル領域９の上のＳｉＯ2 膜８２をエッチ
ングにより除去する。その後、ボロンを１８０ｋｅＶ、
４×１０12／ｃｍ2 の条件でイオン注入した後、１１０
０℃の温度下において１５０分程度の熱処理を行なうこ
とにより、縦型ＮＰＮトランジスタのリーク防止層の一
部となるＰ- 型ウェル層５３、Ｐ- 型ウェル層よりなる
縦型ＰＮＰトランジスタのＰ- 型コレクタ領域８及びＮ
チャネルＭＯＳトランジスタのＰ- 型ウェル領域９を形
成する。
ン窒化膜６２をマスクにして１０００℃の温度下におい
て選択酸化を行なうことにより、厚さ３００ｎｍの熱酸
化膜１７Ａ，１７Ｂ，１７Ｃを形成する。その後、第２
のシリコン窒化膜８１を厚さ３０ｎｍに全面に堆積した
後、ＣＶＤによりＳｉＯ2 膜８２を厚さ５００ｎｍに堆
積する。その後、レジストパターン８３をマスクにし
て、第２実施例における第１のリーク防止層１４（図１
２を参照）と同様の領域、縦型ＰＮＰトランジスタのＰ
- 型コレクタ領域８及びＮチャネル型ＭＯＳトランジス
タのＰ- 型ウェル領域９の上のＳｉＯ2 膜８２をエッチ
ングにより除去する。その後、ボロンを１８０ｋｅＶ、
４×１０12／ｃｍ2 の条件でイオン注入した後、１１０
０℃の温度下において１５０分程度の熱処理を行なうこ
とにより、縦型ＮＰＮトランジスタのリーク防止層の一
部となるＰ- 型ウェル層５３、Ｐ- 型ウェル層よりなる
縦型ＰＮＰトランジスタのＰ- 型コレクタ領域８及びＮ
チャネルＭＯＳトランジスタのＰ- 型ウェル領域９を形
成する。
【０１０７】次に、図３７に示すように、ＳｉＯ2 膜８
２をマスクとしてボロンを１８０ｋｅＶ、４×１０12／
ｃｍ2 の条件でイオン注入することにより、Ｐ- 型ウェ
ル層５３の上に縦型ＮＰＮトランジスタのエミッタ領域
とコレクタ領域との間のリーク電流を防止するＰ- 型拡
散層よりなる第１のリーク防止層８７を形成し、縦型Ｐ
ＮＰトランジスタのＰ- 型コレクタ領域８の表面にＰ-
型拡散層よりなる第２のリーク防止拡散層８６を形成
し、Ｎチャネル型ＭＯＳトランジスタの活性領域及び分
離領域にＰ- 型チャネルドープ層兼チャネルストッパと
なるＰ- 型拡散層よりなる第３のリーク防止拡散層８４
を形成する。その後、ＳｉＯ2 膜８２及び熱酸化膜１７
Ａ，１７Ｂ，１７Ｃをマスクとして、ボロンを１３０ｋ
ｅＶ、２×１０12／ｃｍ2 の条件でイオン注入すること
により、縦型ＰＮＰトランジスタのＰ- 型コレクタ領域
８の表面部にＰ- 型拡散層よりなる第４のリーク防止層
８８を形成すると共に、Ｎチャネル型ＭＯＳトランジス
タの活性領域にＰ- 型チャネルドープ層８５を形成す
る。尚、１８０ｋｅＶのボロン注入と１３０ｋｅＶのボ
ロン注入との順序は逆にしてもよい。
２をマスクとしてボロンを１８０ｋｅＶ、４×１０12／
ｃｍ2 の条件でイオン注入することにより、Ｐ- 型ウェ
ル層５３の上に縦型ＮＰＮトランジスタのエミッタ領域
とコレクタ領域との間のリーク電流を防止するＰ- 型拡
散層よりなる第１のリーク防止層８７を形成し、縦型Ｐ
ＮＰトランジスタのＰ- 型コレクタ領域８の表面にＰ-
型拡散層よりなる第２のリーク防止拡散層８６を形成
し、Ｎチャネル型ＭＯＳトランジスタの活性領域及び分
離領域にＰ- 型チャネルドープ層兼チャネルストッパと
なるＰ- 型拡散層よりなる第３のリーク防止拡散層８４
を形成する。その後、ＳｉＯ2 膜８２及び熱酸化膜１７
Ａ，１７Ｂ，１７Ｃをマスクとして、ボロンを１３０ｋ
ｅＶ、２×１０12／ｃｍ2 の条件でイオン注入すること
により、縦型ＰＮＰトランジスタのＰ- 型コレクタ領域
８の表面部にＰ- 型拡散層よりなる第４のリーク防止層
８８を形成すると共に、Ｎチャネル型ＭＯＳトランジス
タの活性領域にＰ- 型チャネルドープ層８５を形成す
る。尚、１８０ｋｅＶのボロン注入と１３０ｋｅＶのボ
ロン注入との順序は逆にしてもよい。
【０１０８】次に、図３８に示すように、ＳｉＯ2 膜８
２を除去した後、第１及び第２のシリコン窒化膜６２，
８１をウェットエッチングにより除去する。
２を除去した後、第１及び第２のシリコン窒化膜６２，
８１をウェットエッチングにより除去する。
【０１０９】次に、図３９に示すように、レジストパタ
ーンをマスクにしてボロンを３０ｋｅｖ、２×１０13／
ｃｍ2 の条件でイオン注入すると共に、レジストパター
ンをマスクにしてリンを８０ｋｅｖ、３×１０13／ｃｍ
2 の条件でイオン注入した後、９００℃の温度下におい
て３０分程度の熱処理を行なうことにより、Ｐ- 型拡散
層よりなる縦型ＮＰＮトランジスタのベース領域１８及
びＮ- 型拡散層よりなる縦型ＰＮＰトランジスタのベー
ス領域１９を形成する。この際、縦型ＰＮＰトランジス
タのＰ- 型コレクタ領域８の表面部に形成されていた第
２及び第４のリーク防止層８６、８８におけるベース領
域１９が形成された領域は該ベース領域１９により消さ
れてしまうが、ベース領域１９が形成されない領域には
第２のリーク防止層８６が残存する。ベース領域１８は
縦型ＮＰＮトランジスタの第１のリーク防止層８７と接
続するように形成する。その後、熱酸化膜６１をウェッ
トエッチングにより除去した後、厚さ２０ｎｍのゲート
酸化膜２１を全面に形成する。その後、レジストパター
ンをマスクとして縦型ＮＰＮトランジスタのベース領域
１８の表面のゲート酸化膜２１をウエットエッチングに
よって除去した後、多結晶シリコン膜を厚さ３００ｎｍ
に堆積する。その後、多結晶シリコン膜に砒素を６０ｋ
ｅＶ、１×１０16／ｃｍ2 の条件でイオン注入すること
により該多結晶シリコン膜をＮ+ 型化する。その後、レ
ジストパターンをマスクにして多結晶シリコン膜のエッ
チングを行なうことにより、縦型ＮＰＮトランジスタの
エミッタ電極の一部となるＮ+ 型多結晶シリコン膜２２
及びＮチャネル型ＭＯＳトランジスタのゲート電極とな
るＮ+ 型ゲート多結晶シリコン膜２３を形成する。この
際、第１実施例と同様に、縦型ＮＰＮトランジスタの領
域においては、Ｎ+ 型多結晶シリコン膜２２はストライ
プ状に形成され、ベース領域１８はエミッタ領域２５
（図４０を参照）よりも深い位置までエッチングされて
いる（図７（ａ）を参照）。
ーンをマスクにしてボロンを３０ｋｅｖ、２×１０13／
ｃｍ2 の条件でイオン注入すると共に、レジストパター
ンをマスクにしてリンを８０ｋｅｖ、３×１０13／ｃｍ
2 の条件でイオン注入した後、９００℃の温度下におい
て３０分程度の熱処理を行なうことにより、Ｐ- 型拡散
層よりなる縦型ＮＰＮトランジスタのベース領域１８及
びＮ- 型拡散層よりなる縦型ＰＮＰトランジスタのベー
ス領域１９を形成する。この際、縦型ＰＮＰトランジス
タのＰ- 型コレクタ領域８の表面部に形成されていた第
２及び第４のリーク防止層８６、８８におけるベース領
域１９が形成された領域は該ベース領域１９により消さ
れてしまうが、ベース領域１９が形成されない領域には
第２のリーク防止層８６が残存する。ベース領域１８は
縦型ＮＰＮトランジスタの第１のリーク防止層８７と接
続するように形成する。その後、熱酸化膜６１をウェッ
トエッチングにより除去した後、厚さ２０ｎｍのゲート
酸化膜２１を全面に形成する。その後、レジストパター
ンをマスクとして縦型ＮＰＮトランジスタのベース領域
１８の表面のゲート酸化膜２１をウエットエッチングに
よって除去した後、多結晶シリコン膜を厚さ３００ｎｍ
に堆積する。その後、多結晶シリコン膜に砒素を６０ｋ
ｅＶ、１×１０16／ｃｍ2 の条件でイオン注入すること
により該多結晶シリコン膜をＮ+ 型化する。その後、レ
ジストパターンをマスクにして多結晶シリコン膜のエッ
チングを行なうことにより、縦型ＮＰＮトランジスタの
エミッタ電極の一部となるＮ+ 型多結晶シリコン膜２２
及びＮチャネル型ＭＯＳトランジスタのゲート電極とな
るＮ+ 型ゲート多結晶シリコン膜２３を形成する。この
際、第１実施例と同様に、縦型ＮＰＮトランジスタの領
域においては、Ｎ+ 型多結晶シリコン膜２２はストライ
プ状に形成され、ベース領域１８はエミッタ領域２５
（図４０を参照）よりも深い位置までエッチングされて
いる（図７（ａ）を参照）。
【０１１０】次に、図４０に示すように、レジストパタ
ーンをマスクにして砒素を４０ｋｅＶ、６×１０15／ｃ
ｍ2 の条件で、Ｎ+ 型ゲート多結晶シリコン膜２３、縦
型ＮＰＮトランジスタのコレクタコンタクト領域となる
領域、縦型ＰＮＰトランジスタのベースコンタクト領域
及びＮチャネル型ＭＯＳトランジスタのソース領域とド
レイン領域となる各領域にイオン注入すると共に、レジ
ストパターンをマスクにしてボロンを２０ｋｅｖ、３×
１０15／ｃｍ2 の条件で縦型ＮＰＮトランジスタのベー
スコンタクト領域となる領域、縦型ＰＮＰトランジスタ
のエミッタ領域とコレクタコンタクト領域となる各領域
にイオン注入した後、９００℃の温度下において３０分
程度の熱処理をすることにより、Ｎ+ 型ゲート多結晶シ
リコン膜２３から砒素を拡散させて縦型ＮＰＮトランジ
スタのエミッタ領域２５を形成すると共に、縦型ＮＰＮ
トランジスタのコレクタコンタクト領域４０及びベース
コンタクト領域４１、縦型ＰＮＰトランジスタのエミッ
タ領域２６、ベースコンタクト領域２７及びコレクタコ
ンタクト領域２８、並びにＮチャネル型ＭＯＳトランジ
スタのドレイン領域２９及びソース領域３０を形成す
る。
ーンをマスクにして砒素を４０ｋｅＶ、６×１０15／ｃ
ｍ2 の条件で、Ｎ+ 型ゲート多結晶シリコン膜２３、縦
型ＮＰＮトランジスタのコレクタコンタクト領域となる
領域、縦型ＰＮＰトランジスタのベースコンタクト領域
及びＮチャネル型ＭＯＳトランジスタのソース領域とド
レイン領域となる各領域にイオン注入すると共に、レジ
ストパターンをマスクにしてボロンを２０ｋｅｖ、３×
１０15／ｃｍ2 の条件で縦型ＮＰＮトランジスタのベー
スコンタクト領域となる領域、縦型ＰＮＰトランジスタ
のエミッタ領域とコレクタコンタクト領域となる各領域
にイオン注入した後、９００℃の温度下において３０分
程度の熱処理をすることにより、Ｎ+ 型ゲート多結晶シ
リコン膜２３から砒素を拡散させて縦型ＮＰＮトランジ
スタのエミッタ領域２５を形成すると共に、縦型ＮＰＮ
トランジスタのコレクタコンタクト領域４０及びベース
コンタクト領域４１、縦型ＰＮＰトランジスタのエミッ
タ領域２６、ベースコンタクト領域２７及びコレクタコ
ンタクト領域２８、並びにＮチャネル型ＭＯＳトランジ
スタのドレイン領域２９及びソース領域３０を形成す
る。
【０１１１】次に、図４１に示すように、ＣＶＤにより
ＳｉＯ2 膜６３を厚さ５００ｎｍに堆積した後、アルミ
ニウム等を用いて、縦型ＮＰＮトランジスタのエミッタ
電極３２、ベース電極（図示していない）及びコレクタ
電極（図示していない）、縦型ＰＮＰトランジスタのエ
ミッタ電極３５、ベース電極３６及びコレクタ電極３７
並びにＮチャネル型ＭＯＳトランジスタのドレイン電極
３８及びソース電極３９を形成する。
ＳｉＯ2 膜６３を厚さ５００ｎｍに堆積した後、アルミ
ニウム等を用いて、縦型ＮＰＮトランジスタのエミッタ
電極３２、ベース電極（図示していない）及びコレクタ
電極（図示していない）、縦型ＰＮＰトランジスタのエ
ミッタ電極３５、ベース電極３６及びコレクタ電極３７
並びにＮチャネル型ＭＯＳトランジスタのドレイン電極
３８及びソース電極３９を形成する。
【０１１２】以上、説明したように、第５実施例による
と、縦型ＰＮＰトランジスタのコレクタ領域において
は、第４実施例と同様に、コレクタ領域画定のための１
マスクのみで、真性コレクタ領域（Ｐ- 型コレクタ領域
８）の不純物濃度を低濃度にし、Ｐ- 型コレクタ領域８
の最表面領域（第２のリーク防止層８６）のみを高濃度
に形成できると共に、Ｐ- 型コレクタ領域８の表面部に
おける低濃度化されやすい熱酸化膜１７Ｂ及びＳｉＯ2
膜６３の直下の領域のみに選択的に高濃度層（第２のリ
ーク防止層８６）を形成できる。さらに、前記の処理を
分離用の厚い熱酸化膜１７Ｂの形成後に行なうため、第
２のリーク防止層８６が高温にさらされないので、拡散
の広がりを最小限に抑制できる。このため、第４の実施
例に比べて、(1) コレクタ領域とベース領域との間の容
量が極めて小さいため高速であり、(2) Ｐ- 型コレクタ
領域８における熱酸化膜１７Ｂ及びＳｉＯ2 膜６３との
界面における不純物濃度の低下を防止できるのでＰ- 型
コレクタ領域８の表面部におけるリーク電流を完全に防
止でき、(3) 熱酸化膜１７Ｂの厚さに応じて第２のリー
ク防止層８６の濃度を調整できると共に少量のイオン注
入によりリーク電流の防止が可能であり、(4) コレクタ
領域画定のための１つのマスクによりＰ- 型コレクタ領
域８を形成できるので低コストである、といった効果を
有する。
と、縦型ＰＮＰトランジスタのコレクタ領域において
は、第４実施例と同様に、コレクタ領域画定のための１
マスクのみで、真性コレクタ領域（Ｐ- 型コレクタ領域
８）の不純物濃度を低濃度にし、Ｐ- 型コレクタ領域８
の最表面領域（第２のリーク防止層８６）のみを高濃度
に形成できると共に、Ｐ- 型コレクタ領域８の表面部に
おける低濃度化されやすい熱酸化膜１７Ｂ及びＳｉＯ2
膜６３の直下の領域のみに選択的に高濃度層（第２のリ
ーク防止層８６）を形成できる。さらに、前記の処理を
分離用の厚い熱酸化膜１７Ｂの形成後に行なうため、第
２のリーク防止層８６が高温にさらされないので、拡散
の広がりを最小限に抑制できる。このため、第４の実施
例に比べて、(1) コレクタ領域とベース領域との間の容
量が極めて小さいため高速であり、(2) Ｐ- 型コレクタ
領域８における熱酸化膜１７Ｂ及びＳｉＯ2 膜６３との
界面における不純物濃度の低下を防止できるのでＰ- 型
コレクタ領域８の表面部におけるリーク電流を完全に防
止でき、(3) 熱酸化膜１７Ｂの厚さに応じて第２のリー
ク防止層８６の濃度を調整できると共に少量のイオン注
入によりリーク電流の防止が可能であり、(4) コレクタ
領域画定のための１つのマスクによりＰ- 型コレクタ領
域８を形成できるので低コストである、といった効果を
有する。
【０１１３】また、第５実施例によると、第１実施例と
同様のウォールドエミッタ型縦型ＮＰＮトランジスタの
エミッタ領域２５とコレクタ領域２との間のリーク電流
を防止する第１のリーク防止層８７と、縦型ＰＮＰトラ
ンジスタのＰ- 型コレクタ領域８における熱酸化膜１７
Ｂ及びＳｉＯ2 膜６３との界面に形成され界面リークを
防止する第２のリーク防止層８６と、Ｎチャネル型ＭＯ
Ｓトランジスタの分離領域のチャネルストッパとなる第
３のリーク防止８４とを同時に形成することができる。
このため、第５実施例によると、付加価値の高いＢｉＣ
ＭＯＳ型半導体装置を工程を増やすことなく低コストで
形成できるさらに、Ｎチャネル型ＭＯＳトランジスタに
おいては、チャネルドープ後の熱処理を極力低減できる
ため、パンチスルーストッパの形成も可能であるので、
より高性能化及び微細化が可能になる。
同様のウォールドエミッタ型縦型ＮＰＮトランジスタの
エミッタ領域２５とコレクタ領域２との間のリーク電流
を防止する第１のリーク防止層８７と、縦型ＰＮＰトラ
ンジスタのＰ- 型コレクタ領域８における熱酸化膜１７
Ｂ及びＳｉＯ2 膜６３との界面に形成され界面リークを
防止する第２のリーク防止層８６と、Ｎチャネル型ＭＯ
Ｓトランジスタの分離領域のチャネルストッパとなる第
３のリーク防止８４とを同時に形成することができる。
このため、第５実施例によると、付加価値の高いＢｉＣ
ＭＯＳ型半導体装置を工程を増やすことなく低コストで
形成できるさらに、Ｎチャネル型ＭＯＳトランジスタに
おいては、チャネルドープ後の熱処理を極力低減できる
ため、パンチスルーストッパの形成も可能であるので、
より高性能化及び微細化が可能になる。
【０１１４】尚、第５の実施例においては、Ｎチャネル
型ＭＯＳトランジスタのＰ- 型パンチスルーストッパ層
兼Ｐ- 型リーク防止拡散層８４とＰ- 型チャネルドープ
層８５とを別々の注入工程により形成しているが、注入
エネルギー及びドーズ量を最適化して１回の注入工程に
より両者を形成してもよい。
型ＭＯＳトランジスタのＰ- 型パンチスルーストッパ層
兼Ｐ- 型リーク防止拡散層８４とＰ- 型チャネルドープ
層８５とを別々の注入工程により形成しているが、注入
エネルギー及びドーズ量を最適化して１回の注入工程に
より両者を形成してもよい。
【０１１５】また、第５実施例の半導体装置は、縦型Ｎ
ＰＮトランジスタ、縦型ＰＮＰトランジスタ及びＮチャ
ネルＭＯＳトランジスタを有しているが、前記３つのト
ランジスタのうちの少なくとも２つを有しておれば、第
５実施例の効果を得ることができる。
ＰＮトランジスタ、縦型ＰＮＰトランジスタ及びＮチャ
ネルＭＯＳトランジスタを有しているが、前記３つのト
ランジスタのうちの少なくとも２つを有しておれば、第
５実施例の効果を得ることができる。
【０１１６】
【発明の効果】請求項１の発明に係る半導体装置による
と、ＰＮＰ型バイポーラトランジスタのＰ型コレクタ層
における少なくとも酸化絶縁層と接する領域にＰ型コレ
クタ層よりも高濃度のＰ型のリーク防止層が形成されて
いるため、Ｎ型ベース層における酸化絶縁層との界面に
形成される空乏層には界面準位が少なくなるので、トラ
ンジスタの耐圧を低下させることなくＰ型コレクタコン
タクト層とＮ型ベース層との間のリーク電流を防止する
ことができる。このため、高密度、高速且つ高耐圧の縦
型ＰＮＰトランジスタを低コストで製作することができ
る。
と、ＰＮＰ型バイポーラトランジスタのＰ型コレクタ層
における少なくとも酸化絶縁層と接する領域にＰ型コレ
クタ層よりも高濃度のＰ型のリーク防止層が形成されて
いるため、Ｎ型ベース層における酸化絶縁層との界面に
形成される空乏層には界面準位が少なくなるので、トラ
ンジスタの耐圧を低下させることなくＰ型コレクタコン
タクト層とＮ型ベース層との間のリーク電流を防止する
ことができる。このため、高密度、高速且つ高耐圧の縦
型ＰＮＰトランジスタを低コストで製作することができ
る。
【０１１７】請求項２又は３の発明に係る半導体装置に
よると、ＰＮＰ型バイポーラトランジスタにおけるＰ型
コレクタコンタクト層とＮ型ベース層との間のリーク電
流を確実に防止することができる。
よると、ＰＮＰ型バイポーラトランジスタにおけるＰ型
コレクタコンタクト層とＮ型ベース層との間のリーク電
流を確実に防止することができる。
【０１１８】請求項４の発明に係る半導体装置による
と、半導体基板におけるＮチャネル型ＭＯＳトランジス
タに隣接する素子分離用酸化絶縁層と接する領域の濃度
低下が防止されるため、Ｎチャネル型ＭＯＳトランジス
タソース領域とドレイン領域との間のリーク電流を防止
することができるので、高密度、高速且つ高耐圧の縦型
ＰＮＰトランジスタ及びＮチャネル型ＭＯＳトランジス
タが同一の半導体基板上に集積された半導体装置を低コ
ストで製作することができる。
と、半導体基板におけるＮチャネル型ＭＯＳトランジス
タに隣接する素子分離用酸化絶縁層と接する領域の濃度
低下が防止されるため、Ｎチャネル型ＭＯＳトランジス
タソース領域とドレイン領域との間のリーク電流を防止
することができるので、高密度、高速且つ高耐圧の縦型
ＰＮＰトランジスタ及びＮチャネル型ＭＯＳトランジス
タが同一の半導体基板上に集積された半導体装置を低コ
ストで製作することができる。
【０１１９】請求項５の発明に係る半導体装置による
と、ＮＰＮ型バイポーラトランジスタのＰ型ベース領域
における酸化絶縁膜との界面の不純物濃度の低下が抑制
されるため、Ｎ型エミッタ層とＮ型コレクタ層との間の
リーク電流を防止することができるので、高密度、高速
且つ高耐圧の縦型ＮＰＮトランジスタ及び縦型ＰＮＰト
ランジスタが同一の半導体基板に集積された半導体装置
を低コストで製作することができる。
と、ＮＰＮ型バイポーラトランジスタのＰ型ベース領域
における酸化絶縁膜との界面の不純物濃度の低下が抑制
されるため、Ｎ型エミッタ層とＮ型コレクタ層との間の
リーク電流を防止することができるので、高密度、高速
且つ高耐圧の縦型ＮＰＮトランジスタ及び縦型ＰＮＰト
ランジスタが同一の半導体基板に集積された半導体装置
を低コストで製作することができる。
【０１２０】請求項６の発明に係る半導体装置による
と、高密度、高速且つ高耐圧の縦型ＮＰＮトランジス
タ、縦型ＰＮＰトランジスタ及びＮチャネル型ＭＯＳト
ランジスタが同一の半導体基板に集積された半導体装置
を低コストで製作することができる。
と、高密度、高速且つ高耐圧の縦型ＮＰＮトランジス
タ、縦型ＰＮＰトランジスタ及びＮチャネル型ＭＯＳト
ランジスタが同一の半導体基板に集積された半導体装置
を低コストで製作することができる。
【０１２１】請求項７の発明に係る半導体装置の製造方
法によると、マスク工程を増やすことなく、請求項１の
半導体装置を製造することができる。
法によると、マスク工程を増やすことなく、請求項１の
半導体装置を製造することができる。
【０１２２】請求項８の発明に係る半導体装置の製造方
法によると、ＰＮＰ型バイポーラトランジスタのＰ型コ
レクタコンタクト層とＮ型ベース層との間のリーク電流
を確実に防止できる請求項２の半導体装置を製造するこ
とができる。
法によると、ＰＮＰ型バイポーラトランジスタのＰ型コ
レクタコンタクト層とＮ型ベース層との間のリーク電流
を確実に防止できる請求項２の半導体装置を製造するこ
とができる。
【０１２３】請求項９、１２又は１５の発明に係る半導
体装置の製造方法によると、マスク工程を増やすことな
く、請求項１の半導体装置を簡易且つ確実に製造するこ
とができる。
体装置の製造方法によると、マスク工程を増やすことな
く、請求項１の半導体装置を簡易且つ確実に製造するこ
とができる。
【０１２４】請求項１０、１３又は１６の発明に係る半
導体装置の製造方法によると、Ｎチャネル型ＭＯＳトラ
ンジスタのＰ型チャネルストッパー層をＰＮＰ型バイポ
ーラトランジスタのコレクタコンタクト・ベース間リー
ク防止層と同一工程により形成することができるので、
請求項４の半導体装置を工程数の増加を招くことなく製
造することができる。
導体装置の製造方法によると、Ｎチャネル型ＭＯＳトラ
ンジスタのＰ型チャネルストッパー層をＰＮＰ型バイポ
ーラトランジスタのコレクタコンタクト・ベース間リー
ク防止層と同一工程により形成することができるので、
請求項４の半導体装置を工程数の増加を招くことなく製
造することができる。
【０１２５】請求項１１、１４又は１７の発明に係る半
導体装置の製造方法によると、ＮＰＮ型バイポーラトラ
ンジスタのＮ型エミッタ層とＮ型コレクタ層との間のリ
ーク電流を防止するエミッタ・コレクタ間リーク防止層
をＰＮＰ型バイポーラトランジスタのコレクタコンタク
ト・ベース間リーク防止層と同一工程により形成するこ
とができるので、請求項５の半導体装置を工程数の増加
を招くことなく製造することができる。
導体装置の製造方法によると、ＮＰＮ型バイポーラトラ
ンジスタのＮ型エミッタ層とＮ型コレクタ層との間のリ
ーク電流を防止するエミッタ・コレクタ間リーク防止層
をＰＮＰ型バイポーラトランジスタのコレクタコンタク
ト・ベース間リーク防止層と同一工程により形成するこ
とができるので、請求項５の半導体装置を工程数の増加
を招くことなく製造することができる。
【０１２６】請求項１８の発明に係る半導体装置の製造
方法によると、マスク工程を増やすことなく、請求項１
の半導体装置を簡易且つ確実に製造することができる。
方法によると、マスク工程を増やすことなく、請求項１
の半導体装置を簡易且つ確実に製造することができる。
【０１２７】請求項１９の発明に係る半導体装置の製造
方法によると、Ｐ型コレクタコンタクト層とＮ型ベース
層との間のリーク電流を確実に防止できる請求項２の半
導体装置を製造することができる。
方法によると、Ｐ型コレクタコンタクト層とＮ型ベース
層との間のリーク電流を確実に防止できる請求項２の半
導体装置を製造することができる。
【０１２８】請求項２０の発明に係る半導体装置の製造
方法によると、Ｎチャネル型ＭＯＳトランジスタのＰ型
チャネルストッパー層をＰＮＰ型バイポーラトランジス
タのコレクタコンタクト・ベース間リーク防止層と同一
工程により形成することができるので、請求項４の半導
体装置を工程数の増加を招くことなく製造することが可
能になる。
方法によると、Ｎチャネル型ＭＯＳトランジスタのＰ型
チャネルストッパー層をＰＮＰ型バイポーラトランジス
タのコレクタコンタクト・ベース間リーク防止層と同一
工程により形成することができるので、請求項４の半導
体装置を工程数の増加を招くことなく製造することが可
能になる。
【０１２９】請求項２１の発明に係る半導体装置の製造
方法によると、ＮＰＮ型バイポーラトランジスタのＮ型
エミッタ層とＮ型コレクタ層との間のリーク電流を防止
するエミッタ・コレクタ間リーク防止層をＰＮＰ型バイ
ポーラトランジスタのコレクタコンタクト・ベース間リ
ーク防止層と同一工程により形成することができるの
で、請求項４の半導体装置を工程数の増加を招くことな
く製造することが可能になる。
方法によると、ＮＰＮ型バイポーラトランジスタのＮ型
エミッタ層とＮ型コレクタ層との間のリーク電流を防止
するエミッタ・コレクタ間リーク防止層をＰＮＰ型バイ
ポーラトランジスタのコレクタコンタクト・ベース間リ
ーク防止層と同一工程により形成することができるの
で、請求項４の半導体装置を工程数の増加を招くことな
く製造することが可能になる。
【０１３０】請求項２２の発明に係る半導体装置の製造
方法によると、ＮＰＮ型バイポーラトランジスタのＰ型
ベース領域における酸化絶縁膜との界面の不純物濃度の
低下が抑制され、Ｎ型エミッタ層とＮ型コレクタ層との
間のリーク電流を防止するＰ型のエミッタ・コレクタ間
リーク防止層を有する半導体装置をマスク工程を増やす
ことなく製造できるので、高密度、高速且つ高耐圧の縦
型ＮＰＮトランジスタを工程数の増加を招くことなく製
造することが可能になる。
方法によると、ＮＰＮ型バイポーラトランジスタのＰ型
ベース領域における酸化絶縁膜との界面の不純物濃度の
低下が抑制され、Ｎ型エミッタ層とＮ型コレクタ層との
間のリーク電流を防止するＰ型のエミッタ・コレクタ間
リーク防止層を有する半導体装置をマスク工程を増やす
ことなく製造できるので、高密度、高速且つ高耐圧の縦
型ＮＰＮトランジスタを工程数の増加を招くことなく製
造することが可能になる。
【０１３１】請求項２３の発明に係る半導体装置の製造
方法によると、Ｎチャネル型ＭＯＳトランジスタのＰ型
チャネルストッパー層をＮＰＮ型バイポーラトランジス
タのエミッタ・コレクタ間リーク防止層と同一工程によ
り形成することができるので、高密度、高速且つ高耐圧
の縦型ＮＰＮトランジスタ及びＮチャネル型ＭＯＳトラ
ンジスタが同一の半導体基板に集積された半導体装置を
工程数の増加を招くことなく製造することが可能にな
る。
方法によると、Ｎチャネル型ＭＯＳトランジスタのＰ型
チャネルストッパー層をＮＰＮ型バイポーラトランジス
タのエミッタ・コレクタ間リーク防止層と同一工程によ
り形成することができるので、高密度、高速且つ高耐圧
の縦型ＮＰＮトランジスタ及びＮチャネル型ＭＯＳトラ
ンジスタが同一の半導体基板に集積された半導体装置を
工程数の増加を招くことなく製造することが可能にな
る。
【図１】本発明の第１実施例に係る半導体装置の平面図
である。
である。
【図２】（ａ）は図１におけるＸ−Ｘ´線の断面図であ
り、（ｂ）は図１におけるＹ−Ｙ´線の断面図である。
り、（ｂ）は図１におけるＹ−Ｙ´線の断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１実施例に係る
半導体装置の製造方法の各工程を示す断面図である。
半導体装置の製造方法の各工程を示す断面図である。
【図４】（ａ）及び（ｂ）は本発明の第１実施例に係る
半導体装置の製造方法の各工程を示す断面図である。
半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）及び（ｂ）は本発明の第１実施例に係る
半導体装置の製造方法の各工程を示す断面図である。
半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ）及び（ｂ）は本発明の第１実施例に係る
半導体装置の製造方法の各工程を示す断面図である。
半導体装置の製造方法の各工程を示す断面図である。
【図７】（ａ）及び（ｂ）は本発明の第１実施例に係る
半導体装置の製造方法の各工程を示す断面図である。
半導体装置の製造方法の各工程を示す断面図である。
【図８】（ａ）及び（ｂ）は本発明の第１実施例に係る
半導体装置の製造方法の各工程を示す断面図である。
半導体装置の製造方法の各工程を示す断面図である。
【図９】本発明の第２実施例に係る半導体装置の製造方
法の工程を示す断面図である。
法の工程を示す断面図である。
【図１０】本発明の第２実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図１１】本発明の第２実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図１２】本発明の第２実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図１３】本発明の第２実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図１４】本発明の第２実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図１５】本発明の第２実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図１６】本発明の第２実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図１７】前記第２実施例に係る半導体装置の製造方法
により形成される拡散層の不純物の深さ方向の分布図で
ある。
により形成される拡散層の不純物の深さ方向の分布図で
ある。
【図１８】本発明の第３実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図１９】本発明の第３実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図２０】本発明の第３実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図２１】本発明の第３実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図２２】本発明の第３実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図２３】本発明の第３実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図２４】本発明の第３実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図２５】本発明の第３実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図２６】本発明の第４実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図２７】本発明の第４実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図２８】本発明の第４実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図２９】本発明の第４実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図３０】本発明の第４実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図３１】本発明の第４実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図３２】本発明の第４実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図３３】本発明の第４実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図３４】本発明の第５実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図３５】本発明の第５実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図３６】本発明の第５実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図３７】本発明の第５実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図３８】本発明の第５実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図３９】本発明の第５実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図４０】本発明の第５実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図４１】本発明の第５実施例に係る半導体装置の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
【図４２】従来のＮＰＮ型バイポーラトランジスタの断
面図である。
面図である。
【図４３】（ａ）及び（ｂ）は従来のＰＮＰ型バイポー
ラトランジスタの断面図である。
ラトランジスタの断面図である。
１ Ｐ型の半導体基板 ６ Ｎ- 型エピタキシャル層（コレクタ領域） ８ Ｐ- 型コレクタ領域 ９ Ｐ- 型ウェル層（ＮチャネルＭＯＳトランジスタの
基板） １３ レジストパターン １２ シリコン窒化膜 １４ Ｐ+ 型リーク防止層，第１のリーク防止層（エミ
ッタ・コレクタ間リーク防止層） １５ Ｐ+ 型の第２のリーク防止層（コレクタコンタク
ト・ベース間リーク防止層） １６ Ｐ+ 型の第３のリーク防止層（チャネルストッパ
ー） １７，１７Ａ，１７Ｂ 熱酸化膜（酸化絶縁膜） １７Ｃ 熱酸化膜（素子分離用酸化膜） １８ Ｐ- 型ベース領域 １９ Ｎ- 型ベース領域 ２５ Ｎ+ 型エミッタ領域 ２６ Ｐ+ + 型エミッタ領域 ２８ Ｐ+ 型コレクタコンタクト領域 ２９ Ｎ+ 型ドレイン領域 ３０ Ｎ+ 型ソース領域 ４１ Ｐ+ 型ベースコンタクト領域 ５１ ＣＶＤ−ＳｉＯ2 膜 ５２ レジストパターン ５３ Ｐ- 型ウェル層 ５４ Ｐ+ 型の第１のリーク防止層（エミッタ・コレク
タ間リーク防止層） ５５ Ｐ+ 型の第２のリーク防止層（コレクタコンタク
ト・ベース間リーク防止層） ５６ Ｐ+ 型の第３のリーク防止層（チャネルストッパ
ー） ６２ シリコン窒化膜 ６３ ＣＶＤ−ＳｉＯ2 膜 ６４ レジストパターン ６５ Ｐ+ 型の第１のリーク防止層（エミッタ・コレク
タ間リーク防止層） ６６ Ｐ+ 型の第２のリーク防止層（コレクタコンタク
ト・ベース間リーク防止層） ６７ Ｐ- 型の第３のリーク防止層（チャネルストッパ
ー） ６８ Ｐ+ 型の第４のリーク防止層（チャネルストッパ
ー） ６９ Ｐ- 型の第５のリーク防止層（エミッタ・コレク
タ間リーク防止層） ７０ Ｐ- 型の第６のリーク防止層（コレクタコンタク
ト・ベース間リーク防止層） ８１ シリコン窒化膜 ８２ ＣＶＤＳｉＯ2 膜 ８３ レジストパターン ８４ Ｐ- 型の第３のリーク防止層（チャネルストッパ
ー） ８５ Ｐ- 型のチャネルドープ層 ８６ Ｐ- 型の第２のリーク防止層（コレクタコンタク
ト・ベース間リーク防止層） ８７ Ｐ- 型の第１のリーク防止層（エミッタ・コレク
タ間リーク防止層） ８８ Ｐ- 型の第４のリーク防止層（コレクタコンタク
ト・ベース間リーク防止層）
基板） １３ レジストパターン １２ シリコン窒化膜 １４ Ｐ+ 型リーク防止層，第１のリーク防止層（エミ
ッタ・コレクタ間リーク防止層） １５ Ｐ+ 型の第２のリーク防止層（コレクタコンタク
ト・ベース間リーク防止層） １６ Ｐ+ 型の第３のリーク防止層（チャネルストッパ
ー） １７，１７Ａ，１７Ｂ 熱酸化膜（酸化絶縁膜） １７Ｃ 熱酸化膜（素子分離用酸化膜） １８ Ｐ- 型ベース領域 １９ Ｎ- 型ベース領域 ２５ Ｎ+ 型エミッタ領域 ２６ Ｐ+ + 型エミッタ領域 ２８ Ｐ+ 型コレクタコンタクト領域 ２９ Ｎ+ 型ドレイン領域 ３０ Ｎ+ 型ソース領域 ４１ Ｐ+ 型ベースコンタクト領域 ５１ ＣＶＤ−ＳｉＯ2 膜 ５２ レジストパターン ５３ Ｐ- 型ウェル層 ５４ Ｐ+ 型の第１のリーク防止層（エミッタ・コレク
タ間リーク防止層） ５５ Ｐ+ 型の第２のリーク防止層（コレクタコンタク
ト・ベース間リーク防止層） ５６ Ｐ+ 型の第３のリーク防止層（チャネルストッパ
ー） ６２ シリコン窒化膜 ６３ ＣＶＤ−ＳｉＯ2 膜 ６４ レジストパターン ６５ Ｐ+ 型の第１のリーク防止層（エミッタ・コレク
タ間リーク防止層） ６６ Ｐ+ 型の第２のリーク防止層（コレクタコンタク
ト・ベース間リーク防止層） ６７ Ｐ- 型の第３のリーク防止層（チャネルストッパ
ー） ６８ Ｐ+ 型の第４のリーク防止層（チャネルストッパ
ー） ６９ Ｐ- 型の第５のリーク防止層（エミッタ・コレク
タ間リーク防止層） ７０ Ｐ- 型の第６のリーク防止層（コレクタコンタク
ト・ベース間リーク防止層） ８１ シリコン窒化膜 ８２ ＣＶＤＳｉＯ2 膜 ８３ レジストパターン ８４ Ｐ- 型の第３のリーク防止層（チャネルストッパ
ー） ８５ Ｐ- 型のチャネルドープ層 ８６ Ｐ- 型の第２のリーク防止層（コレクタコンタク
ト・ベース間リーク防止層） ８７ Ｐ- 型の第１のリーク防止層（エミッタ・コレク
タ間リーク防止層） ８８ Ｐ- 型の第４のリーク防止層（コレクタコンタク
ト・ベース間リーク防止層）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 下村 浩 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (23)
- 【請求項１】 Ｐ型の半導体基板の表面部に形成された
ＰＮＰ型バイポーラトランジスタの酸化絶縁層と、 前記半導体基板内において少なくとも一部が前記酸化絶
縁層と接するように形成されたＰＮＰ型バイポーラトラ
ンジスタのＰ型コレクタ層と、 前記Ｐ型コレクタ層の表面部に形成されたＰ型コレクタ
コンタクト層と、 前記Ｐ型コレクタ層の表面側における前記Ｐ型コレクタ
コンタクト層が存在しない領域に形成されたＰＮＰ型バ
イポーラトランジスタのＮ型ベース層と、 前記Ｎ型ベース層の表面側に形成されたＰＮＰ型バイポ
ーラトランジスタのＰ型エミッタ層と、 前記Ｐ型コレクタ層における少なくとも前記酸化絶縁層
と接する領域に形成され、前記Ｐ型コレクタコンタクト
層と前記Ｎ型ベース層との間のリーク電流を防止する、
前記Ｐ型コレクタ層よりも高濃度のＰ型のコレクタコン
タクト・ベース間リーク防止層とを備えていることを特
徴とする半導体装置。 - 【請求項２】 前記コレクタコンタクト・ベース間リー
ク防止層は前記Ｎ型ベース層よりも浅く形成されている
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記コレクタコンタクト・ベース間リー
ク防止層は前記Ｐ型コレクタ層の表面の全領域に亘って
形成されていることを特徴とする請求項１に記載の半導
体装置。 - 【請求項４】 前記半導体基板に形成された、Ｎチャネ
ル型ＭＯＳトランジスタに隣接する素子分離用酸化絶縁
層と、 前記半導体基板における前記素子分離用酸化絶縁層と接
する領域に形成されたＰ型のチャネルストッパー層とを
さらに備えていることを特徴とする請求項１に記載の半
導体装置。 - 【請求項５】 前記半導体基板の表面部に形成されたＮ
ＰＮ型バイポーラトランジスタの酸化絶縁層と、 前記半導体基板内に形成されたＮＰＮ型バイポーラトラ
ンジスタのＮ型コレクタ層と、 前記Ｎ型コレクタ層の表面側に、少なくとも一側部が前
記ＮＰＮ型バイポーラトランジスタの酸化絶縁層と接す
るように形成されたＮＰＮ型バイポーラトランジスタの
Ｐ型ベース層と、 前記Ｐ型ベース層の表面側に、少なくとも一側部が前記
ＮＰＮ型バイポーラトランジスタの酸化絶縁層と接する
ように形成されたＮＰＮ型バイポーラトランジスタのＮ
型エミッタ層と、 前記Ｐ型ベース層内における前記Ｎ型エミッタ層と接し
ない領域に形成されたＰ型ベースコンタクト層と、 前記Ｎ型コレクタ層における前記Ｐ型ベース層とＮＰＮ
型バイポーラトランジスタの前記酸化絶縁層との境界部
に形成された、前記Ｎ型エミッタ層と前記Ｎ型コレクタ
層との間のリーク電流を防止するＰ型のエミッタ・コレ
クタ間リーク防止層とをさらに備えていることを特徴と
する請求項４に記載の半導体装置。 - 【請求項６】 前記半導体基板の表面部に形成されたＮ
ＰＮ型バイポーラトランジスタの酸化絶縁層と、 前記半導体基板内に形成されたＮＰＮ型バイポーラトラ
ンジスタのＮ型コレクタ層と、 前記Ｎ型コレクタ層の表面側に、少なくとも一側部がＮ
ＰＮ型バイポーラトランジスタの前記酸化絶縁層と接す
るように形成されたＮＰＮ型バイポーラトランジスタの
Ｐ型ベース層と、 前記Ｐ型ベース層の表面側に、少なくとも一側部がＮＰ
Ｎ型バイポーラトランジスタの前記酸化絶縁層と接する
ように形成されたＮＰＮ型バイポーラトランジスタのＮ
型エミッタ層と、 前記Ｐ型ベース層における前記Ｎ型エミッタ層と接しな
い領域に形成されたＰ型ベースコンタクト層と、 前記Ｎ型コレクタ層における前記Ｐ型ベース層とＮＰＮ
型バイポーラトランジスタの前記酸化絶縁層との境界部
に形成された、前記Ｎ型エミッタ層と前記Ｎ型コレクタ
層との間のリーク電流を防止するＰ型のエミッタ・コレ
クタ間リーク防止層とをさらに備えていることを特徴と
する請求項１に記載の半導体装置。 - 【請求項７】 Ｐ型エミッタ層、Ｎ型ベース層、Ｐ型コ
レクタ層、Ｐ型コレクタコンタクト層及び酸化絶縁層を
持つＰＮＰ型バイポーラトランジスタを有する半導体装
置の製造方法の製造方法であって、 Ｐ型の半導体基板内に前記Ｐ型コレクタ層を形成する第
１の工程と、 前記半導体基板の表面部における前記Ｐ型コレクタ層の
少なくとも一部と接するように前記酸化絶縁層を形成す
ると共に、前記Ｐ型コレクタ層における少なくとも一部
が前記酸化絶縁層と接する領域に前記Ｐ型コレクタコン
タクト層と前記Ｎ型ベース層との間のリーク電流を防止
する、前記Ｐ型コレクタ層よりも高濃度のＰ型のコレク
タコンタクト・ベース間リーク防止層を形成する第２の
工程と、 前記Ｐ型コレクタ層の表面側における前記Ｐ型コレクタ
コンタクトが存在しない領域に前記Ｎ型ベース層を形成
する第３の工程と、 前記Ｐ型コレクタ層の表面部に前記Ｐ型コレクタコンタ
クト層を形成すると共に、前記Ｎ型ベース層の表面側に
前記Ｐ型エミッタ層を形成する第４の工程とを備えてい
ることを特徴とする半導体装置の製造方法。 - 【請求項８】 前記第３の工程において形成するＮ型ベ
ース層は、前記第２の工程において形成する前記Ｎ型ベ
ース層内のコレクタコンタクト・ベース間リーク防止層
よりも深いことを特徴とする請求項７に記載の半導体装
置の製造方法において、 - 【請求項９】 前記第２の工程は、前記半導体基板の表
面に、該半導体基板内に形成された活性領域を覆う窒化
膜及び所定形状のレジストパターンを形成するマスク形
成工程と、前記窒化膜及び前記レジストパターンをマス
クとして前記コレクタコンタクト・ベース間リーク防止
層を形成するリーク防止層形成工程と、前記窒化膜をマ
スクとして前記活性領域以外の領域を酸化することによ
り前記酸化絶縁層を形成する絶縁層形成工程とを有する
ことを特徴とする請求項７に記載の半導体装置の製造方
法。 - 【請求項１０】 前記リーク防止層形成工程は、前記半
導体基板におけるＮチャネル型ＭＯＳトランジスタの素
子分離用酸化絶縁層が形成される領域と接する領域に、
前記窒化膜及び前記レジストパターンをマスクとしてＰ
型のチャネルストッパー層を前記コレクタコンタクト・
ベース間リーク防止層と同時に形成する工程を有するこ
とを特徴とする請求項９に記載の半導体装置の製造方
法。 - 【請求項１１】 前記リーク防止層形成工程は、前記半
導体基板に形成された、縦型のＮＰＮ型バイポーラトラ
ンジスタのコレクタ層における、前記ＮＰＮ型バイポー
ラトランジスタのＰ型ベース層が形成される領域と前記
ＮＰＮ型バイポーラトランジスタの酸化絶縁層が形成さ
れる領域との境界部に、前記窒化膜及び前記レジストパ
ターンをマスクとして、前記ＮＰＮ型バイポーラトラン
ジスタのＮ型エミッタ層とＮ型コレクタ層との間のリー
ク電流を防止するＰ型のエミッタ・コレクタ間リーク防
止層を前記コレクタコンタクト・ベース間リーク防止層
と同時に形成する工程を有することを特徴とする請求項
９に記載の半導体装置の製造方法。 - 【請求項１２】 前記第１の工程は、前記半導体基板の
表面に所定形状の下層の被膜及び上層のレジストパター
ンを形成し、該被膜及びレジストパターンをマスクとし
て前記Ｐ型コレクタ層を形成する工程を有し、 前記第２の工程は、前記被膜をマスクとして前記コレク
タコンタクト・ベース間リーク防止層を形成するリーク
防止層形成工程と、前記半導体基板の表面に前記半導体
基板内に形成された活性領域を覆う窒化膜を形成する窒
化膜形成工程と、前記窒化膜をマスクとして前記活性領
域以外の領域を酸化することにより前記酸化絶縁層を形
成する絶縁層形成工程とを有することを特徴とする請求
項７に記載の半導体装置の製造方法。 - 【請求項１３】 前記リーク防止層形成工程は、前記半
導体基板におけるＮチャネル型ＭＯＳトランジスタの素
子分離用酸化絶縁層が形成される領域と接する領域に前
記被膜をマスクとしてＰ型のチャネルストッパー層を前
記コレクタコンタクト・ベース間リーク防止層と同時に
形成する工程を有することを特徴とする請求項１２に記
載の半導体装置の製造方法。 - 【請求項１４】 前記リーク防止層形成工程は、前記半
導体基板に形成された、縦型のＮＰＮ型バイポーラトラ
ンジスタのコレクタ層における、前記ＮＰＮ型バイポー
ラトランジスタのＰ型ベース層が形成される領域と前記
ＮＰＮ型バイポーラトランジスタの酸化絶縁層が形成さ
れる領域との境界部に、前記被膜をマスクとして、前記
ＮＰＮ型バイポーラトランジスタのＮ型エミッタ層とＮ
型コレクタ層との間のリーク電流を防止するＰ型のエミ
ッタ・コレクタ間リーク防止層を前記コレクタコンタク
ト・ベース間リーク防止層と同時に形成する工程を有す
ることを特徴とする請求項１２に記載の半導体装置の製
造方法。 - 【請求項１５】 前記第１の工程よりも前に、前記半導
体基板の表面に該半導体基板内に形成された活性領域を
覆う窒化膜を形成する窒化膜形成工程をさらに有し、 前記第１の工程は、前記半導体基板の表面に所定形状の
下層の被膜及び上層のレジストパターンを形成し、該被
膜及びレジストパターンをマスクとして前記Ｐ型コレク
タ層を形成する工程を有し、 前記第２の工程は、前記窒化膜及び前記被膜をマスクと
して前記コレクタコンタクト・ベース間リーク防止層を
形成するリーク防止層形成工程と、前記窒化膜をマスク
として前記活性領域以外の領域を酸化することにより前
記酸化絶縁層を形成する絶縁層形成工程とを有すること
を特徴とする請求項７に記載の半導体装置の製造方法。 - 【請求項１６】 前記リーク防止層形成工程は、前記半
導体基板におけるＮチャネル型ＭＯＳトランジスタの素
子分離用酸化絶縁層が形成される領域と接する領域に前
記窒化膜及び前記被膜をマスクとしてＰ型のチャネルス
トッパー層を前記コレクタコンタクト・ベース間リーク
防止層と同時に形成する工程を有することを特徴とする
請求項１５に記載の半導体装置の製造方法。 - 【請求項１７】 前記リーク防止層形成工程は、前記半
導体基板に形成された、縦型のＮＰＮ型バイポーラトラ
ンジスタのコレクタ層における、前記ＮＰＮ型バイポー
ラトランジスタのＰ型ベース層が形成される領域と前記
ＮＰＮ型バイポーラトランジスタの酸化絶縁層が形成さ
れる領域との境界部に、前記窒化膜及び前記被膜をマス
クとして、前記ＮＰＮ型バイポーラトランジスタのＮ型
エミッタ層とＮ型コレクタ層との間のリーク電流を防止
するＰ型のエミッタ・コレクタ間リーク防止層を前記コ
レクタコンタクト・ベース間リーク防止層と同時に形成
する工程を有することを特徴とする請求項１５に記載の
半導体装置の製造方法。 - 【請求項１８】 Ｐ型エミッタ層、Ｎ型ベース層、Ｐ型
コレクタ層、Ｐ型コレクタコンタクト層及び酸化絶縁層
を持つＰＮＰ型バイポーラトランジスタを有する半導体
装置の製造方法であって、 Ｐ型の半導体基板の表面に、該半導体基板内に形成され
た活性領域を覆う窒化膜を形成する第１の工程と、 前記窒化膜をマスクとして前記活性領域以外の領域を酸
化することにより前記酸化絶縁層を形成する第２の工程
と、 前記半導体基板の表面に所定形状の下層の被膜及び上層
のレジストパターンを形成し、該被膜及びレジストパタ
ーンをマスクとして、前記Ｐ型コレクタ層を該Ｐ型コレ
クタ層の少なくとも一部が前記酸化絶縁膜に接するよう
に形成する第３の工程と、 前記Ｐ型コレクタ層における少なくとも一部が前記酸化
絶縁層と接する領域に、前記酸化絶縁層及び前記被膜を
マスクとして、前記Ｐ型コレクタコンタクト層と前記Ｎ
型ベース層との間のリーク電流を防止する、前記Ｐ型コ
レクタ層よりも高濃度のＰ型のコレクタコンタクト・ベ
ース間リーク防止層を形成する第４の工程と、 前記Ｐ型コレクタ層の表面側における前記Ｐ型コレクタ
コンタクト層が存在しない領域に前記Ｎ型ベース層を形
成する第５の工程と、 前記Ｐ型コレクタ層の表面部に前記Ｐ型コレクタコンタ
クト層を形成すると共に、前記Ｎ型ベース層の表面側に
前記Ｐ型エミッタ層を形成する第６の工程とを備えてい
ることを特徴とする半導体装置の製造方法。 - 【請求項１９】 前記第５の工程において形成するＮ型
ベース層は、前記第４の工程において形成する前記Ｎ型
ベース層内に存在するコレクタコンタクト・ベース間リ
ーク防止層よりも深いことを特徴とする請求項１８に記
載の半導体装置の製造方法。 - 【請求項２０】 前記第４の工程は、前記半導体基板に
おけるＮチャネル型ＭＯＳトランジスタの素子分離用酸
化絶縁層と接する領域に前記被膜をマスクとして、Ｐ型
のチャネルストッパー層を前記コレクタコンタクト・ベ
ース間リーク防止層と同時に形成する工程を有すること
を特徴とする請求項１８に記載の半導体装置の製造方
法。 - 【請求項２１】 前記第４の工程は、前記半導体基板に
形成された、縦型のＮＰＮ型バイポーラトランジスタの
コレクタ層における、ＮＰＮ型バイポーラトランジスタ
の前記Ｐ型ベース層が形成される領域とＮＰＮ型バイポ
ーラトランジスタの前記酸化絶縁層が形成される領域と
の境界部に、前記被膜をマスクとして、ＮＰＮ型バイポ
ーラトランジスタの前記Ｎ型エミッタ層と前記Ｎ型コレ
クタ層との間のリーク電流を防止するＰ型のエミッタ・
コレクタ間リーク防止層を前記コレクタコンタクト・ベ
ース間リーク防止層と同時に形成する工程を有すること
を特徴とする請求項１８に記載の半導体装置の製造方
法。 - 【請求項２２】 Ｐ型の半導体基板に形成された、Ｎ型
エミッタ層、Ｐ型ベース層、Ｐ型ベースコンタクト層、
Ｎ型コレクタ層及び酸化絶縁層を持つＮＰＮ型バイポー
ラトランジスタを有する半導体装置の製造方法であっ
て、 前記半導体基板内に前記Ｎ型コレクタ層を形成する工程
と、 前記Ｎ型コレクタ層における、前記Ｐ型ベース層が形成
される領域と前記酸化絶縁層が形成される領域との境界
部に、前記Ｎ型エミッタ層と前記Ｎ型コレクタ層との間
のリーク電流を防止するＰ型のエミッタ・コレクタ間リ
ーク防止層を形成する工程と、 前記半導体基板の表面部に前記Ｐ型のエミッタ・コレク
タ間リーク防止層と接するように前記酸化絶縁層を形成
する工程と、 前記Ｎ型コレクタ層の表面側に、少なくとも一側部が前
記酸化絶縁層及び前記エミッタ・コレクタ間リーク防止
層と接するように前記Ｐ型ベース層を形成する工程と、 前記Ｐ型ベース層の表面側に、少なくとも一側部が前記
酸化絶縁層と接するように前記Ｎ型エミッタ層を形成す
る工程と、 前記Ｐ型ベース層における前記Ｎ型エミッタ層と接しな
い領域にＰ型ベースコンタクト層を形成する工程とを備
えていることを特徴とする半導体装置の製造方法。 - 【請求項２３】 前記半導体基板における、Ｎチャネル
型ＭＯＳトランジスタが形成される領域と隣接する領域
に素子分離用酸化絶縁層を形成する工程と、 前記半導体基板における前記素子分離用酸化絶縁層と接
する領域にＰ型のチャネルストッパー層を前記エミッタ
・コレクタ間リーク防止層と同時に形成する工程をさら
に備えていることを特徴とする請求項２２に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6851294A JPH06349850A (ja) | 1993-04-14 | 1994-04-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8711693 | 1993-04-14 | ||
| JP5-87116 | 1993-04-14 | ||
| JP6851294A JPH06349850A (ja) | 1993-04-14 | 1994-04-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349850A true JPH06349850A (ja) | 1994-12-22 |
Family
ID=26409725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6851294A Withdrawn JPH06349850A (ja) | 1993-04-14 | 1994-04-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06349850A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017498A (ja) * | 2001-07-02 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2007123949A (ja) * | 2007-02-16 | 2007-05-17 | Matsushita Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
-
1994
- 1994-04-06 JP JP6851294A patent/JPH06349850A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017498A (ja) * | 2001-07-02 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6914308B2 (en) | 2001-07-02 | 2005-07-05 | Renesas Technology Corp. | Vertical PNP bipolar transistor |
| JP2007123949A (ja) * | 2007-02-16 | 2007-05-17 | Matsushita Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
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