JPS62155553A - バイポ−ラ・トランジスタとｃｍｏｓトランジスタの同時製造方法 - Google Patents

バイポ−ラ・トランジスタとｃｍｏｓトランジスタの同時製造方法

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JPS62155553A
JPS62155553A JP61301095A JP30109586A JPS62155553A JP S62155553 A JPS62155553 A JP S62155553A JP 61301095 A JP61301095 A JP 61301095A JP 30109586 A JP30109586 A JP 30109586A JP S62155553 A JPS62155553 A JP S62155553A
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collector
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JP61301095A
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ハンスクリスチアン、シヤーバー
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ｎ型ドープ区域とｐ型ドープ区域を作る公
知の製造工程ならびに二重ポリシリコン技術およびｎ型
ドープ区域内に置かれるｎｐｎバイポーラ・トランジス
タの製法を利用してバイポーラ・トランジスタと０ＭＯ
８）ランジヌタを共通基板上に同時に製作する方法に関
するものである。
この発明の方法は特に、バイポーラ・トランジスタが設
けられるｎｉ区域がこのトランジスタのコレクタを形成
すると同時に深部に置かれたコレクタ接続端を通してバ
イポーラ・トランジスタ区域に接続されるｎ　少埋込み
ｌｊｌ＠Ｙ覆っているものに適している。
〔従来の技術〕
この種の方法で高密度集積回路に対する１、０μｍ皿状
区域を含むＣＭＯＳバイポーラ技術に属するものは文献
［アイ・イー・ディー・エム１９８３．テクニカ／ｌ、
−ダイジェスト（ＩＢＤＭ　　１９８３．Ｔｏ−ｃｈｎ
ｉｃａｌ　Ｄｉｇｅｓｔ　）　Ｊ　　１９８３年】２月
、９．６３−６６に記載されている。ここではコレクタ
抵抗を低下させるため深部に置かれたコレクタ接続端を
通して接続される埋込みコレクタが使用される。
２．０μｆＢ　ＣＭＯＳバイポーラ技術は文献［アイ・
イー・ディー・エム１９８４．テクニカル・ダイジェス
　ト　（ＩＩシＤＭ　　１９８４．　　Ｔｅｃｈｎｉｃ
ａｌ　　Ｄｉｇｅａｔ　　）ｊｐ、７６１−７６４　　
によっても公知であるが、ここでは自己整合性とポリシ
リコンベース接続端な断念することによりバイポーラ・
トラ：／ジスタの高いヌイツｆ：ノグ速度を犠牲にして
高いペース通路抵抗を受は入れなければならない。
埋込みコレクタと自己整合ベース・エミッタ区域を備え
エミッタ餉域とペース頌域がドープされたポリシリコン
構造からのドーパントの拡散によって作られるバイポー
ラ・トランジスタの製法は、文献［シーメンス研究・開
発報告（８ｉｅｍｅｎｓＦｏｒａｃｈｕｎｇｓ−ｕｎｄ
　Ｅｎｔｗｉｃｋｌｕｎｇｓ−Ｂｅｒｉｃｈｔｅｎ）Ｊ
ｎｄ５（１９７６）、（６）、８．３５３−３５９、同
Ｂｄｌ　３（１９８４）、８．２６４−２５２に記載さ
れている。この種のトラ：／ジスタは高速度ＬＳＩ回路
に使用される。
〔発明が解決しようとする問題点〕
この発明の目的は、最高のシステム速度を可能にするＣ
ＭＯ８）ランジスタとバイポーラ・トランジスタを含む
高密度集積回路の製造方法な提供することである。この
方法は自己整合形で最高速度が達成されるバイポーラ・
トランジスタが高速ＣＭＯ８工程において同時（＝かつ
両立性をもって作られるようになっていなければならな
い。この発明の方法により特に２種類のトランジスタの
間の完全なプロセス技術的の減結合が達成され、バイポ
ーラ・トラ：／ジスタのエミッタはゲート電極とｎチャ
ネル・ＭＯＳトラ：／ジスタのソース・ドレ二２価域の
クリティカル区域（低濃度トープドレン区域）の形成に
無関係に複雑なマスキ：ノグエ＆Ｉを必要とすることな
く簡単にドープすることができるものでなければならな
い。
〔問題点を解決するための手段〕
この目的は特許請求の範囲第１項に特徴として挙げた工
程段ａ）、ｂ）、ｃ）を採用することによって達成され
る。
ｎ型区域がバイポーラ・トランジスタのコレクタを形成
し更Ｃ：この区域が深部に置かれたコレクタ接続端を通
してバイポーラ・トランジスタに接続されるｎ＋型埋込
み領域を覆っているときは、特許請求の範囲１８２項に
特徴として挙げた工程段［ａｌ乃至Ｑ］を採用すること
によって上記の目的が達成される。
この発明の】つの実施態様においては、保護層として使
用されるＩ８】絶縁分離層の犀さを適当に選定すること
により能動ペース区域を工程段（］；の後にフォトレジ
スト・マスク無しに行われるホウ素イオン注入によって
形成させることができるから、ベース形成イオン注入を
ＭＯ８）ランジスタに対するチャネル・イオン注入と共
に１つの工程段において全面的に実施することが可能と
なる。
この発明の種々の実施態様は特許請求の範囲第３項以下
に示されている。
〔発明の効果〕
この発明（：よる製造工程は、これまでの二重ポリシリ
コン・ゲート技術における自己整合バイポーラ・トラン
ジスタの同時製作のための０ＭＯ８過程に対して少数の
簡単な工程段を追加しただけのものであるが、それによ
ってバイポーラ・トランジスタのエミッタは平坦なｐｎ
接合の達成のためヒ素ヲドーブし１ＭＯ！３）ランジス
タのソース・ドレン領域は耐電圧性の改善のためリンン
ドーブすることが可能となる。
エミッタ接続端にポリシリコン又はその他の多結晶を使
用することにより高いエミッタ効率が達成される。
〔実施例〕
次に第１図乃至第５図を一照し１つの実施例についてこ
の発明による製造経過１に更に詳細に説明する。
図面はこの発明にとって重要な工程段においてのデバイ
スの断面構成を示すもので、対応部分（＝は同じ番帰が
つけである。
第１図に示されている構造は次の工程段によって作られ
たものである。
ｌａｌ　　ｉ１］１密度３×１０　備　、　イオンエネ
ルギー８０ｋｅＶのアンチモン又はヒ素のマスクな通す
イオン注入によりｐｍＦ−プ・シリコン基板１に埋込み
コレクタ区＠２を形成させる。
ｒｂｌ　　Ｐ型ドープ・エピタキシャル１１３　′ｐｒ
：析出させる。
ｔｅｌ　　酸化シリコンと窒化シリコンから成る二重層
を設け、窒化シリコン層を次のＬＯＧＯ８過程に対応し
て構造化する。
（ｄｌ　　基板］内の能動トランジスタ区＠Ａ、　　Ｂ
、　　Ｃ（第５図）の分離に必要なフィールド酸化＠６
を、（ｃｌにおいて作られた窒化シリコン構造を酸化マ
スクとする局部酸化によって形成させる。
富鵞−雪 ｔｅｌ　　面密度２Ｘ１０　　Ｃ欝　　、イオンエネル
ギー１８０ｋｅＶ　のマスクを通すリン・イオン注入に
よってｎＩＭ区場入国状領域）５を作り、深部に違する
コレクタ接続端区域は面密度３　Ｘ　１０”Ｃｌ１１″
″ｆｆｉ　、イオンエネルギー８０　ｋｅＶ　のリン・
イオン深部注入によって作り、その際コレクタ接続端４
もコレクタ区域２まで進ませる。
げ）窒化物・酸化物マスクを除去する。
必要があればフィード酸化ｆｆｊＩ６の下にチャネル・
ストッパと呼ばれる区域２】をホウ素イオン注入によっ
て作ることができる（第５図）。
第２図に示すよう（二、　ｐＩｊ：！ビー１区域３，４
゜５およびフィールド酸化膜区域６を含む基板］の表面
全体に後で行われるペース・イオン注入に際して保Ｍｍ
として作用するＳｉｎ、層１１（厚さ２０乃至］００ｎ
ｍの第】絶縁分ｌｌ！１層）を設け、フォトレジスト技
術によって構造化して少くともバイポーラ・トランジス
タＡのベースとエミッタの区域が露出するようにする。
第２図のデバイスの上に引かれた直線１２は保護酸化膜
で覆われた表面区域を示している。フォトレジスト・マ
スクを溶解した後ｐ　型層７と第２絶縁分離層８から成
る構造を形成させる。ｐ　型層７はポリシリコン又は金
属ケイ化物から成り、バイポーラ・トランジスタ人のペ
ース接続端の形成に際して拡散諒となる。絶縁分離層８
は５ｉｎ１である。二重層（７゜８）の構造化は乾式エ
ツチングによるもので１例えば５１０１層８のエツチン
グはトリフルオルメタン・酸素混合ガス中の反応性イオ
ンエツチングにより、続くポリシリコン層７のエツチン
グは四塩化炭素（Ｃａ１４）・ヘリウム・プラズマによ
る。
このエツチング過程により垂直側面を持つ構造が作られ
る。この場合基板のエツチング深さはできるだＣす浅く
する必要がある。この構造化の後能動区域９がホウ素イ
オン注入によって作られる。バイポーラ・トランジスタ
Ａに対するこのベース・イオン注入によって同時にＭＯ
Ｓ）ランジヌタＢ、Ｃに対Ｔる全面的チャネル・イオン
注入を実施することも保護酸化膜１１の犀さを適当に選
定することにより可能である。しかしバイポーラ・トラ
ンジスタ人を他に関係なく最適化するためには、ペース
・イオン注入９もフォトレジスト・マスクによって第２
図に示すようにコレクタ接続端区域を含まないバイポー
ラ・トランジスタの区域に限定することができる。最後
に良好な縁端被覆を行うＳｔＯ，崩（第３絶縁分離層又
は第］ヌペーチ酸化膜）を全面的に設け１例えばＣ）ｆ
Ｆ＊　１０ｓ混合ガスを使用する異方性エツチングによ
って構造化し、ｐ型層構造（７，８）の側面だけに横絶
縁分離片１０が残されるようにする。このエツチング過
稈に際してＭＯＳトランジヌタＢ、　　Ｃの能動区域と
バイポーラ・トランジスタ人のコレクタ区域Ｋ（第４図
）を含む基板表面も露出する。
第３図では岸さ５乃至５０　ｎｒｎの第４絶縁分離層が
設けられ、ＭＯＳ）ランジスタ区域Ｂ、Ｃではこの層が
ゲート絶縁層（ゲート酸化膜→１３として使用される。
その上に第１ポリシリコン層］４が１５０ｎｍ以下の犀
さに全面的に析出し、リンの拡散によりｎＪＪｌにドー
プされる。
第４図に示すように、リンをドープされたポリシリコン
層１４とその下の第４絶縁分離層１３（＝フォトリング
ラフィによって構造が作られ、バイポーラ・トランジス
タのエミッタとコレクタの区域において基板表面が再び
露出する。フォトレジスト・マスクの除去後第２ポリシ
リコン層１５が１００乃至３ｏｏｎｍの厚さに設けられ
、その下にある層構造１３および１４と共にフォトレジ
スト技術によって構造化されてＭ０８トランジスタのデ
ー１極Ｇおよびバイポーラ・トランジスタのエミッタＥ
とコレクタ接続端Ｋが形成される。
続いてリン・イオン注入によりｎチャネル・ＭＯＳトラ
ンジスタＢ（二対するソース・ドレン接続区域２４が作
られ、ドレンに対してソフトなｐｎ接合を形成する。第
］と第２のポリシリコン層（］４、】５）の構造化に使
用されたフォトレジスト・マスクを除去し、フォトリン
グラフィを実施した後ｎｙ−ヤネル・ＭＯＳ）ランジス
タのソース・ドレン領域】６の形成とバイポーラ・トラ
ンジスタのエミッタ・コレクタ区域（Ｂ、Ｋ）のドーピ
ングに必要なヒ素イオン注入を公知方法によって実施す
る。続いて適当なフォトレジスト・マスクを使用してｐ
ｙ−ヤネル・ＭＯＳ）ランジスタのソース・ドレン領域
】７が作られる。
第５図に示すように、ソース・ドレン類＠】６、】７を
作るイオンを例えば９５０℃の温度で拡散させる際同時
にエミッタＥとベース接続区域Ｂを構成する構造７，１
５からドーパントが追い出され、ベース領域２２とエミ
ッタ領域２３を形成する。ＭＯＳ）ランジスタＢ、Ｃ１
二おいてゲートとドレンの重なり合いを避けるためには
ソース・ドレン・イオン注入に先立ってポリシリコン層
構造１４．１５の側面に絶縁分離酸化層１８（第２スペ
ーｆ酸化層）を設ける。その際層構造７．８の側面絶縁
Ｉｔ４１０も補強される。構造７によって構成されるベ
ース接続端Ｂを除いてトランジスタ［Ａ、Ｂ、Ｃ）の総
ての能動区域に金属又は金属ケイ化物の析出により接触
を作ることができる。
ケイ化物層構造は第５図に１９として示されている。接
触形成はシリコンの露出表面にケイ化物層を自己整合形
に設けることによっても可能である。
絶縁分離酸化層となる中間層２０の形成ｐ　型又はｎｉ
層］　６．　１７　（Ｓ、　　Ｄ　ｌに対する接触孔お
よびバイポーラ・トランジスタのベースＢ。
エミッタＥおよびコレクタにの各区域ならびにゲート電
極Ｇに対する接触孔の形成は公知方法によって行われる
。金属化処理についても同様である。
完成したトランジスタ装置を示ｆ第５図には。
この外に第１図について述べたフィールド酸化膜区域の
下のチャネル・ストッパ区域２１も記入されている。こ
の区域は寄庄厚膜トランジスタのカットオフ電圧を最高
動作電圧以上に引き上げることにより隣り合せるコレク
タ区域間の絶縁分離を確実にするものである。
【図面の簡単な説明】
ｔｊＬＬ１図乃至第４図はこの発明の製造工程の重要な
段階におけるデバイスの断面構成、第５図は完成したト
ランジスタ装置の断面構成を示す。 ］・・・シリコン基板、　　２・・・　ｎ　をドープ頭
載。 ５・−ｎ型区域、　　６・・・フィールド酸化膜、　Ａ
・・・バイポーラ・トランジスタ区域、　　ＢとＣ・・
・０ＭＯ８）ランジスタ区域。

Claims (1)

  1. 【特許請求の範囲】 １）ｎ型ドープ区域とｐ型ドープ区域を作る公知工程段
    ならびに二重ポリシリコン技術およびｎ型ドープ区域内
    に絶縁して置かれたｎｐｎバイポーラ・トランジスタの
    製造工程を利用してバイポーラ・トランジスタとＣＭＯ
    Ｓトランジスタとを共通シリコン基板上に同時に作成す
    る製造方法において、 （ａ）バイポーラ・トランジスタのベース接続端への接
    触に使用される層構造（７）の形 成に先立つて、ＣＭＯＳトランジスタ（Ｂ、Ｃ）の能動
    領域にベース接触層の構造形成 に際してのエッチストップ層として充分な 厚さの保護酸化膜（１１）が設けられるこ と、 （ｂ）ポリシリコンあるいはポリシリコンとケイ化物の
    二重層から成るゲート電極材料（ １４、１５）が２つの工程段をもつて設け られ、その際第１段の後でリン・ドーピン グが実施され、この第１ドープ層（１４） とゲート酸化膜（１３）がバイポーラ・ト ランジスタ区域（Ａ）において再び除去さ れること、 （ｃ）ゲート電極（Ｇ）と、エミッタ接触（Ｅ）又はコ
    レクタ接触（Ｋ）の構造化に際して 使用されるフォトレジスト・マスクがｎチ ャネル・ＭＯＳトランジスタの低ドープさ れたソース・ドレン接続区域（１６）の形成に際しての
    イオン注入マスクとしても使用 されること、 を特徴とするバイポーラ・トランジスタと ＣＭＯＳトランジスタの同時製造方法。 ２）ｐチャネル・トランジスタ（Ｃ）を収容するｎ型ド
    ープ区域（５）をｐ型ドープ・シリコン基板（１）内に
    作り、そこにｎｐｎバイポーラ・トランジスタ（Ａ）を
    絶縁して設け、その際ｎ型区域（５）がバイポーラ・ト
    ランジスタ（Ａ）のコレクタを形成すると同時に深部に
    置かれるコレクタ接続端（４）を通してバイポーラ・ト
    ランジスタ区域（Ａ）に接続されるｎ＾＋型埋込み領域
    （２）を覆うようにする共通シリコン基板上にバイポー
    ラ・トランジスタ（Ａ）とＣＭＯＳトランジスタ（Ｂ、
    Ｃ）を同時に作成する製造方法において、次の工程段： （ａ）予め必要なマスキングを行つた後ｎ型ドーパント
    ・イオン注入によつてｎ＾＋型ドープ領域（２）をｐ型
    ドープ基板（１）に作 る； ル）ｐ型又はｎ型にドープされたエピタキシヤル層（３
    ）を全面的に成長させる； （ｃ）酸化シリコンと窒化シリコンから成る二重層を形
    成させ、その窒化シリコン層に次 に行われる局部酸化（ＬＯＣＯＳ）に対する構造を作る
    ； （ｄ）基板（１）内の能動トランジスタ区域（Ａ、Ｂ、
    Ｃ）の絶縁分離に必要なフィール ド酸化膜（６）をフォトレジスト・マスクの除去後窒化
    シリコン構造を酸化処理マスク として使用する局部酸化によつて作る； （ｅ）ｎ型又はｐ型のドーパントイオンの注入により基
    板（１）にｎ型区域（５）又はｐ 型区域（３）を作り、ｎ型ドーパント・イ オンの深部注入と拡散処理によつて深部に 置かれるコレクタ接続端（４）用の区域を 作る； （ｆ）窒化物・酸化物マスクを除去する； （ｇ）第１絶縁分離層（１１）を後で行われるベース接
    触層（７）の構造化に際してエッ チ・ストップと作用するのに充分な厚さを もつて全面的に形成させる； （ｈ）フォトレジスト技術を実施し、少くともベース区
    域とエミッタ区域（Ｂ、Ｅ）から 成るバイポーラ・トランジスタ区域（Ａ） から第１絶縁分離層（１１）をエッチしそ の表面を露出させる； （ｉ）フォトレジスト・マスクを除去した後ポリシリコ
    ン又は金属ケイ化物から成るかあ るいはポリシリコンと金属ケイ化物の二重 層から成るｐ＾＋型層（７）を全面的に析出させる； （ｊ）第２絶縁層（８）を全面的に析出させる；（ｋ）
    フォトレジスト技術を実施し、両層（７、８）が垂直側
    面をもつて基板（１）の表 面が露出するまで乾式エッチングによつて 構造化してバイポーラ・トランジスタ（Ａ）のベース区
    域（Ｂ）を画定する； （ｌ）フォトレジスト・マスクを設けた後ホウ素イオン
    注入によつて能動ベース区域（９）を作る； （ｍ）フォトレジスト・マスクを除去した後ｐ＾＋型層
    （７）と第２絶縁分離層の構造の縁端を良好に被覆する
    第３絶縁分離層（１０）を全面的に析出させる； （ｎ）異方性エッチングを実施してｐ＾＋型層（７）の
    構造の側面において第３絶縁分離層 から横絶縁分離片（１０）を作り、ＭＯＳ トランジスタ（Ｂ、Ｃ）の能動区域とバイ ポーラ・トランジスタ（Ａ）のコレクタ区 域（Ｋ）において基板表面を露出させる； （ｏ）ＭＯＳトランジスタ（Ｂ、Ｃ）のゲート絶縁層（
    １３）を設ける； （ｐ）第１ポリシリコン層（１４）を１５０ｎｍ以下の
    厚さをもつて全面的に析出させ、こ の層にリンをドープする； （ｑ）フォトレジスト技術を実行しポリシリコン層（１
    ４）とその下のゲート絶縁層（１３）に構造を作つてエ
    ミッタとコレクタの区域 （Ｅ、Ｋ）においてシリコン基板表面を露 出させた後フォトレジスト・マスクを溶解 除去する； （ｒ）第２ポリシリコン層を１００ｎｍから３００ｎｍ
    の範囲内の厚さに全面的に析出 させる； （ｓ）フォトレジスト技術を実行し、第１と第２のポリ
    シリコン層（１４、１５）を構造 化してＭＯＳトランジスタ（Ｂ、Ｃ）のゲ ート電極（Ｇ）とバイポーラ・トランジス タのコレクタとエミッタの接触区域を形成 させる； （ｔ）リン・イオン注入を実施してｎチャネル・トラン
    ジスタ（Ｂ）のソース・ドレン接 続区域を作り、工程段（ｓ）後の構造形成に使用された
    レジスト・マスクを溶解除去する；（ｕ）フォトレジス
    ト・マスクを使用するヒ素イオン注入を実施してｎチャ
    ネル・トラン ジスタ（Ｂ）のソース・ドレン領域を作り 、同時にバイポーラ・トランジスタ（Ａ） のエミッタ区域とコレクタ区域（１５、Ｅ、Ｋ）にドー
    プする； （ｖ）フォトレジスト・マスクを使用するホウ素イオン
    注入を実施してｐチャネル・トラ ンジスタ（Ｃ）のソース・ドレン領域（１７）を作る； （ｗ）絶縁分離酸化膜として使用される中間層（２０）
    を形成させる； （ｘ）９００℃付近の高温処理を実施してヒ素をソース
    ・ドレン領域（１６）とエミッタ とコレクタの区域（Ｅ、Ｋ）に拡散進入さ せ、又ホウ素をソース・ドレン領域（１７）とベース接
    触区域（Ｂ）に拡散進入させる；（ｙ）能動トランジス
    タ区域（ベースＢ、エミッタＥ、コレクタＣ、ソースＳ
    、ドレンＤ 、ゲートＧ）のｐ＾＋型又はｎ＾＋型接続端に対する接
    触孔をあけ金属化を実行する； によることを特徴とするバイポーラ・トランジスタとＣ
    ＭＯＳトランジスタの同時製造方法。 ３）工程段（ｌ）がフォトレジスト・マスクを使用する
    ことなく実施されることを特徴とする特許請求の範囲第
    ２項記載の方法。 ４）工程段（ｔ）と（ｕ）の間でＭＯＳトランジスタの
    ゲート電極（Ｇ）、コレクタ接続端（Ｃ）およびエミッ
    タ接続端（Ｅ）の側面ならびに第３絶縁分離層で覆われ
    たｐ＾＋型層構造（ベース接続端）の側面に追加形成さ
    れたＳｉＯ＿２層（１８）が設けられることを特徴とす
    る特許請求の範囲第２項又は第３項記載の方法。 ５）工程段（ｙ）における金属化処理の前にバイポーラ
    ・トランジスタ（Ａ）のベース接続端区域（Ｂ）を除い
    てトランジスタ（Ａ、Ｂ、Ｃ）の総ての能動区域の接続
    端が金属ケイ化物又はケイ化物を作る金属の選択析出に
    よつて設けられることを特徴とする特許請求の範囲第２
    項乃至第４項の１つに記載の方法。 ６）工程段（ｃ）に続いて後でフィールド酸化膜（６）
    となる区域において平坦面とするための深部エッチング
    が行われることを特徴とする特許請求の範囲第２項乃至
    第５項の１つに記載の方法。 ７）工程段（ｃ）と（ｄ）に代つて能動トランジスタ区
    域の分離のため溝が基板（１）にエッチされ、誘電材料
    で埋められることを特徴とする特許請求の範囲第２項乃
    至第５項の１つに記載の方法。 ８）工程段（ｄ）の前においてホウ素イオン注入によつ
    てフィールド酸化膜区域（６）の下にチャネル・ストッ
    パ区域（２１）が形成されることを特徴とする特許請求
    の範囲第２項乃至第７項の１つに記載の方法。
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