JPS6265358A - 集積回路とその製造方法 - Google Patents

集積回路とその製造方法

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JPS6265358A
JPS6265358A JP61212521A JP21252186A JPS6265358A JP S6265358 A JPS6265358 A JP S6265358A JP 61212521 A JP61212521 A JP 61212521A JP 21252186 A JP21252186 A JP 21252186A JP S6265358 A JPS6265358 A JP S6265358A
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area
emitter
collector
bipolar transistor
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フランツ、ネツプル
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、共通基板上に集積されているバイポーラ・
トランジスタとＣＭＯＢ）ランジスタを含む集積回路と
その製造方法に関するものである。この集積回路ではバ
イポーラ・トランジスタの工はフタ接続端とＭＯ８）ラ
ンジスタのゲート電極が同じ材料で作られ、タンタル、
タングステン、モリブデン、チタン又は白金等の高融点
金属のケイ化物の少くとも１つの層で構成される。
（従来の技術〕 バイポーラ・トランジスタとＭＯ８トランジスタが１つ
のチップの上に作られ、金属導体路からバイポーラ・ト
ランジスタの拡散区域への接触部とゲート電極が同じ材
料ＪＩＫ高融点金属のケイ化物で作られているものは職
に欧州特許出願公開系０１０１０００号公報で知られて
いる。ケイ化物の使用によシ従来の方法に比べて１つの
イオン注入マスクが省略されるだけではなく、ベース。
エミッタならびにコレクタの各領域に対する接触形成に
際して金属化マスクの独立性が達成される。
バイポーラｅトランジスタとＣＭＯＢトランジスタを１
つのチップ上く同時に作るためには、ｎ型皿状領域を使
用するＣ！ＭＯ８過程を基本とし、バイポーラ・トラン
ジスタのエミッタ領域トペース接続端をＭＯ８トランジ
スタのソース領域・ドレン領域と同時にイオン注入し又
金属部品を接触させる。この檀の方法は既に４Ｉ許出願
されている（特願昭６１−１２３３０２号明細書参照）
ものであシ、そこではｎ！ＩＫドープされた皿状領域Ｋ
ｎｐｎバイポーラ・トランジスタが置かれる。このｎ型
皿状領域はトランジスタのコレクタ接続端し、深部に達
するコレクタ接続端を通してバイポーラ・トランジスタ
区域に接続されるｎ＋型ドープ埋込み領域を覆っている
。埋込み部品とコレクタ接続端はこの製造法の場合皿状
領域より前に作られる０皿状領域に対するイオン注入は
環状に皿状領域の深部Ｋｉ１かれたコレクタ接続端への
イオン注入に対して自己整合型に行われる。これＫよっ
てコレクタ通路抵抗が低減され耐ラツチアツプ性が高め
られる。
この操作過程と金属接触形成に基いて次の欠点が生ずる
。
１　トランジスタ寸法が金属化ラスタによって限定され
る。
λ　エミッタとベース接触間の間隔が整合過程に関係す
る。
五　バイポーラ・トランジスタのエミッタ領域とｎチャ
ネルＭＯＳトランジスタのソース／ドレン領域に対して
異ったドープ物質を使用するためには補助のフォトリン
グラフィ過程を追加する必要がある。
〔発明が解決しようとする問題点〕
この発明の目的は、実装密度の上昇と同時にケイ化物配
線又はポリシリコン・ケイ化物二重層による配線が可能
であｐ１バイポーラ・トランジスタに対して深部に達す
るコレクタ接続端を設けることができる１つのチップ上
に集積された０Ｍ０８トランジスタとバイポーラ・トラ
ンジスタを含む集積回路を提供することである。
更にこの集積回路をできるだけ簡単に少数のマスクをも
って製造することができる製造方法を提供することもこ
の発明の目的である。
この発明は、エミッタとベースの接続端が互に自己整合
式に設けられること、少くともエミッタ接続端がドープ
されたケイ化物で作られるかあるいはドープされたポリ
シリコン・ケイ化物二重層から構成されること、コレク
タは基板内部に埋込み領域として含まれること、コレク
タ接続端がバイポーラ・トランジスタを取囲む環の形に
作られることを特徴とする集積回路全提案する。更にこ
の発明はｎＷ！Ｆ請求の範囲ｇ５項に特徴として挙げ念
工程段（ａ）乃至（ｖ）で構成される製造工程をこの発
明による集積回路の製造方法として提案する。
この発明による方法の種々の実施態様は特許請求の範囲
第４項以Ｆに示されている。
〔発明の効果〕
前述の特願昭６１−１２３３０２号明細書で提案されて
いる製法と比べてこの発明の方法は次の長所がある。
（ｌ１ＭＯ８）ランラスタのドープされたゲート電極材
料は拡散源として使用されると同時にバイポーラ・トラ
ンジスタのエミッタ接続端となる。
更にこのエミッタ接続端はベース接続！に対するイオン
注入マスクとして使用される。これによってエミッタか
らベース接触までの間隔が位置合せに無関係となシ、分
鳴酸化膜（スペーサ）だけＫよって決められる。ベース
通路抵抗は小さい値に保たれる。
（２）　　エミッタはイオン注入によらず拡散によって
ドープされるから、バイポーラ・エミッタとｎチャネル
もソース／ドレンのドーピングは互に無関係に行われる
。従ってエミッタは平坦なｐｎ接合の達成のためヒ素を
ドープし、ソース／ドレン領域は耐電圧性を改善するた
めリンをドープすることがフォトリングラフィ過程を追
加することなく可能となる。
（３）　　工ばツタ接続として金属ケイ化物又はポリシ
リコン・ケイ化物二重層を便用することによシ金属化う
スクに無関係となシ、回路の実装密度が増大する。ｉ２
！にポリシリコンの使用によりエミッタ効率が上昇する
。
（４）　　エミツタ幅が接触孔寸法によって限定されな
い。
欧州特許出願公開第０１０１０００号公報による方法に
比べてこの発明の方法は、ＣＭＯＢ）ランマスクがｎ型
皿状区域に作られるバイポーラ・トランジスタ構造とそ
のｎ＋型ドープ塊込み領域ならびに皿状領域の深部に置
かれる環状コレクタ接続端と共に同時に作られるという
長所がある。
これによりコレクタ通路抵抗が低減され、回路のラッチ
・アップ耐性が高められる。更忙エミッタとベースＩＩ
！続端の間の間隔が位置合せに無関係となる。
〔実施例〕
次（図面第１図乃至第１４図と実施例についてバイポー
ラ・トランジスタとＣＭＯＢトランジスタを共通基板（
チップ）上に同時に製作する過程を更に詳細に説明する
。
第１図に示すように、抵抗率２０Ω国にｐ型と−プされ
（１００）面で切断された単結晶シリコン基板１と５ｔ
ｏ２層２の上にフォトレジスト・マス／４を１ｌＨ１注
入ｌｌ密度５　Ｘ　１０１５３１−”　、　７１０速エ
ネルギー８０　ｋ＠Ｖのアンチモン又はヒ素イオン注入
５によって埋込みコレクタ区域３を形成させる。
第２図に示すよう＜１ｊｇｔ図の構造の８１０２層２を
除去した後厚さ５ｓ町抵抗事２０Ω国のｐ型エピタキシ
ャル層７を析出させ、その上を厚さ５ｏｎｓの８ｉｏ２
１Ｂと厚さ１４０ｎｍのＯＶＤ窒化シリコン層９で覆う
ことＫｊυコレクタ接続ｆＩｓ６の領域を作る。フォト
エツチング１０によって窒化物／ｉ１９を構造化した浸
、注入面密［”３Ｘ１０−”５＋−２，エネルギー８０
に・Ｖのリンイオンを使用するコレクタ深部イオン注入
１１を実施する。
第３図に示すように、ｎｆａ皿状領域予定区域（第４図
の１４）の上で窒化物構造を除去した後面’ＩＩＷ２　
ｘ　１０”％１１１−２．　ｘネル４−　Ｉ　Ｂ　ｇ　
ｋｅＶのリンイオン注入１２によって第４図に示されて
いるｎ型皿状Ｉｉ戚１４を形成させる。後には窒化物構
造９ａが残され、イオン注入区域１３が形成されてｂる
。
第４図に示すように、ｎ型皿状領域１４をマスクする酸
化処理と同時にアンチモンイオンとリンイオンの拡散進
入、即ちｎ型領域１４とコレクタ接続端６のドライブ・
インが行われる。表面には窒化物構造９ａをマスクとし
て８ｊ０２層１５が形成される。この１１５００の温度
処理によってコレクタ接続端６が基板１内に約５μｍｆ
ｔ５け押し込まれ、確実ｌＣａ込みコレクタ領４Ｑ３に
達する。
第５因に示すように、窒化シリコン構造９ａの除去後５
ｉｏｚ層１５をマスクとして面密度８Ｘ１０”α−２，
エネルギー６０ｋｅＶのホウ素イオンの全面的深部注入
１６の形でｎチャネル・トランジスタの二重チャネル・
イオン注入の第１深部注入が実施される。これによって
チャネルの下Ｋｐ型ドープ区域１７が作られる。
第６図に示すようく、熱酸化８１ｏ２層（厚さ５０ｎｍ
　）と窒化シリコン析出層（厚さ１４０ｎｍ）から成る
二重層１８．１９が形成され、フォトエツチング２０に
よシ窒化シリコン層１９が続く局部酸化（ＬＯＯＯ８）
Ｋ際してのマスクとして構造化される。
第７１！！ｉＩＫ示すように、ｎ型チャネル区域内のフ
ィールド・ドーピングの九めにフォトエツチング２１の
後ホウ素イオン注入２２が面密度Ｌ２Ｘ１（１１８個−
２，エネルギー２５ｋｓｌで実施され、ｐ型ドープ区域
２５が作られる。
第８図に示すように１基板１内の能動トランジスタ区域
の分離に必要なフィールド酸化ａ２４がフォトレジスト
・マスク２１の除去後窒化シリコン・マスク１９を使用
して８１０２層１８の上に厚さ８５０ｎｍに作られる。
以後両方の設化貞を合せて２４とする。ここまでは特願
昭６１−１２３３０２号の第１図乃至第８図に示された
製作過程に一致する。
第９図に示すように、窒化シリコン構造１９の除去後酸
化処理により厚さ２５ｎｍのゲート酸化膜１１２５が形
成される。エミッタｉ続端とゲートの材料としてポリシ
リコンが愛用される場合くけ、それらの個所にホウ素イ
オンによる深部注入および平坦注入を実施することが推
奨される。この平坦注入は面密度２　Ｘ　＋　Ｏ”ｃｍ
−２，エネんギー２５に＠Ｖの全面注入とし、深部注入
は面密”　×１０’−−”。
エネル４’−６０ｋｅＶをもってＭｏ１ｌランジスタの
ｎチャネル領域だけに実施する。これによってバイポー
ラ・トランジスタのベース（チャネル領域２６．２７と
ｐ型区域２日が作られる。
第１０＠に示すように、フォトレジスト・−ｒ７り５０
を設けた後面密度９　Ｘ　Ｉ　０Ｌ３Ｉ！ｆｆ−”、　
エネルギー８０ｋｓＶのホウ素イオン注入２９が実施さ
れ、ｐ型ドープベース領域３１が作られる。ベース領域
２８．３１ではゲート酸化［２５が除去される。
第１１図に示すように、フォトレジスト構造３０の除去
後ポリシリコン層３２とケイ化タンタル層３３から成る
二重層を全面析出させた後電極とエビツタ接続端をその
上に析出した酸化物層３４と共にフォトレジスト技術に
よって構造化するごとくよって、ＭＯＳ）ランラスタ３
５．３６ノケート電極とバイポーラ・トランジスタの工
はツタ接続端３７が作られる。二重層３２．５５の代り
に一重のケイ化タンタル層３３を使用することも可能で
ある。９００Ｃの温度処理によりエミッタ接続端の下に
エミッタ領域３Ｂが形成される。
第」２図に示すよう＜、［Ｗてテトラエチルオルトケイ
酸塩（ＴＥ！ＯＥりの熱分解による気相からの８１０２
の全面析出によシ同形間隔層としての中間層３９が厚ざ
１１００ｎに析出する。続いてｎチャネル・トランジス
タＢのソース／ドレン領域４０とバイポーラ・トランジ
スタムのｎ＋型コレクタ接触領域４１が、フォトレジス
ト・マスクによりｐチャネルトランジスタ、コレクタ接
触領域４１を除くバイポーラ・トランジスタ区域Ａを被
覆し面密度８　Ｘ　１０”ｍ−”、　　エネルギー８０
　ｋｅ７のリンイオン注入によって同時に形成される。
この過程の詳細は図に示されていない。
上記の過程と同様な過程によってｐチャネル・トランジ
スタＣのドレン領域４２とバイポーラ・トランジスタム
のベース接触領域４３が面密度４×１０１５ｃＩＲシ　
エネルギー４０に・Ｖのホウ素イオン注入によって咋ら
れる。このイオン注入に際してｎチャネルトランジスタ
区域Ｂとバイポーラ・トランジスタＡのコレクタ接触ｑ
Ａ域４１はフォトレジスト・マスク４４で覆われる。エ
ビツタ接続端３７はイオン注入マスクとして使用される
。工はツタとベースの接続端３８．４５の間の間浦はス
ペーサ酸化層３９によって画定される。これがこの発明
の主要点でちゃ実装密度の上昇〈役立つ。
更に前述のようにベース導通抵抗と寄生容ｌがこれＫよ
って著しく低減される。
以後の回路完成通椙は公知の接触孔形成技術。
金属化技術および表面安定化技術によるものである。
図に記入された記号Ａ、　　Ｂ、　　Ｏはそれぞれバイ
ポーラ・トランジスタ＾とｎチャネル・トランジスタＢ
とｐチャネルトランジスタＣの区域を示している。
この発明の１つの実施！裏機では抵抗率ｃＬｏ２ｒｈＭ
Ｋｐ型ドープされた基板から出発し、第１図に示された
埋込み形コレクタ形成用のイオン注入を省略するかある
いは抵抗率２０Ω備の出発材料に対して第１図に示され
たイオン注入を省略し、第３図に示されたエピタキシィ
層を設けない。埋込み形のコレクタを除くことにより製
造工程が間略化され、その際環状のコレクタ接続端が従
来の埋込み形コレクタ無しの工程（比べてコレクタ導通
抵抗とランチアップ耐性の改善をもたらす。
更にゲート電極とエミッタ接続部の形成に際してもポリ
シリコンの金属ケイ化物の析出順序を逆にするか、ドー
ピングをイオン注入によらず気相析出中に行うことが可
能である。
第１３図と第１４図からｎｐｎ）ランマスクのベース・
エミッタ複合体の従来法による場合（第１５図）とこの
発明の方法による場合（第１４図）の寸法比を知ること
ができる。符号すは最小ベース幅を表わす。その他の部
分では第１２図の重要な符号だけが第１４図に採用され
ている。絶縁分離酸化物層は’　Ｅ］１０２　’として
示されている。この外にドーピングの種類が両方の図面
に記入されて匹る。
【図面の簡単な説明】
第１図乃至第１２図はこの発明の方法によって製作され
るデバイスの種々の工程段階における断面図であり、第
１３図と第１４図はｎｐｎ　トランジスタのベース・エ
ミッタ複合体の公矧方法によって作られる場合とこの発
明の方法によって作られる場合との寸法比を示す。 Ａ・・・バイポーラ・トランジスタ、Ｂ、　　Ｃ・・・
ＣＭＯＳトランジスタ、１・・・シリコン基板、２・・
・２１１０２層、３・・・埋込みコレクタ区域、４・・
・フォトレジスト・マスク、６・・・コレクタ接続端、
７・・・エビタキンヤル層、８・・・酸化ンリコン層、
９・・・窒化シリコン層、３５．３６・・・ゲートｆ極
、３７．３８・・エミッタ接続端、４３・・・ベース接
続端。 ｆｆｕｌ１８）代νｐ人市庁士富村　さＩ０１ ＩＧ　４ ＩＧ　５ ＦＩｏ　９ ＦＩＧ　１０ ＦＩｏ　１１ ＦＩｏ　１２

Claims (1)

  1. 【特許請求の範囲】 １）バイポーラ・トランジスタ（Ａ）のエミッタ接続端
    （３７）と両ＭＯＳトランジスタ（Ｂ、Ｃ）のゲート電
    極（３５、３６）が同じ材料で作られ、タンタル、タン
    グステン、モリブデン、チタン又は白金等の高融点金属
    のケイ化物層から成るバイポーラ・トランジスタ（Ａ）
    とＣＭＯＳトランジスタ（Ｂ、Ｃ）を共通基板（１）上
    に含む集積回路において、 （ａ）エミッタ・ベース接続端（３７、３８、４３）が
    互に自己整合型に設けられていること、 （ｂ）少くともエミッタ接続端（３７）がドープされた
    ケイ化物から成るかあるいはドープされたポリシリコン
    ・ケイ化物二重層から成ること、 （ｃ）コレクタが埋込み領域（３）として基板（１）内
    に含まれていること、 （ｄ）コレクタ接続端（６）がバイポーラ・トランジス
    タ（Ａ）を取囲む環の形に作られていることを特徴とす
    る集積回路。 ２）エミッタ接続端（３７）がヒ素をドープされ、ケイ
    化タンタル又はポリシリコン（３２）とケイ化タンタル
    （３３）から成ることを特徴とする特許請求の範囲第１
    項記載の集積回路。 ３）バイポーラ・トランジスタ（Ａ）のエミッタ接続端
    （３７）と両ＭＯＳトランジスタ（Ｂ、Ｃ）のゲート電
    極（３５、３６）が同じ材料で作られ、タンタル、タン
    グステン、モリブデン、チタン又は白金等の高融点金属
    のケイ化物層から成るバイポーラ・トランジスタ（Ａ）
    とＣＭＯＳトランジスタ（Ｂ、Ｃ）を共通基板（１）に
    含む集積回路を製造するため次の工程段： （ａ）ｐドープ基板（１）の不必要区域をマスク（４）
    で覆つた後ｎ型ドーピングイオンの注入（５）によつて
    ｎ＾＋型埋込み領域（３）を作る； （ｂ）ｐ型にドープされたエピタキシャル層（７）を全
    面的に成長させる； （ｃ）基板全面に酸化シリコン（８）と窒化シリコン（
    ９）から成る絶縁分離二重層を作る； （ｄ）フォトリソグラフィ（１０）により窒化シリコン
    層（９）に構造を作つた後ｎ型ドーピング・イオンの深
    部圧入（１１）によつて深部まで達するコレクタ接続端
    （６）の区域を画定する； （ｅ）所定区域上の窒化シリコン構造を溶解除去した後
    ｎ型ドーピング・イオンの注入（１２）により基板（１
    ）内にｎ型皿状領域（１４）を作る； （ｆ）注入されたｎ型ドーピング・イオンを基板（１）
    内に拡散進入させ、同時にｎ型皿状領域（１４）内の表
    面を酸化（１５）する； （ｇ）窒化シリコン構造（９ａ）を除去した後酸化物層
    （１５）をマスクとしてホウ素イオンの深部注入（１６
    ）を実施してｎチャネル・トランジスタ（Ｂ）のチャネ
    ル領域（１７）の表面から遠い区域を作る； （ｈ）酸化シリコン（１８）と窒化シリコン（１９）か
    ら成る二重層を設け、窒化シリコン層（１９）に続く局
    部酸化（ＬＯＣＯＳ）に対する構造を作る； （ｉ）不必要区域をフォトレジストでマスクした後ｎチ
    ャネル・トランジスタのフィールド酸化膜区域（２５）
    のドーピングのためのホウ素イオン注入（２２）を実施
    する； （ｊ）フォトレジスト・マスク（２１）を除去した後窒
    化シリコン層（１９）を酸化処理内の能動トランジスタ
    区域（Ａ、Ｂ、Ｃ）の分離に必要なフィールド酸化膜（
    ２４）を作る； （ｋ）窒化シリコン構造（１９）を除去した後ゲート酸
    化膜（２５）形成のため全面酸化を実施する； （ｌ）ｎチャネルならびにｐチャネル・ＭＯＳトランジ
    スタのチャネル領域（２６、２７）のドーピングのため
    平坦な全面的ホウ素イオン注入を実施する； （ｍ）不必要区域をフォトレジスト・マスク（３０）で
    覆つた後ホウ素イオン注入（２９）によつてバイポーラ
    ・トランジスタ区域（Ａ）内にベース領域（３１）を形
    成させる；（ｎ）ベース領域（３１）の区域でゲート酸
    化膜（２５）を除去する； （ｏ）金属ケイ化物層（３３）又はポリシリコン（３２
    ）と金属ケイ化物（３３）の二重層を全面析出させる； （ｐ）全面的に酸化物層（３４）を析出させ、ヒ素イオ
    ンを注入する； （ｑ）金属ケイ化物層（３３）又はポリシリコン・シリ
    コン二重層（３２、３３）を構造化してＭＯＳトランジ
    スタ（Ｂ、Ｃ）のゲート電極（３５、３６）とバイポー
    ラ・トランジスタ（Ａ）のエミッタ接続端（３７）を作
    る； （ｒ）エミッタ領域（３８）形成用の高温処理を実施す
    る； （ｓ）中間酸化膜としての酸化シリコン層（３９）をガ
    ス相から全面析出させる； （ｔ）ｐチャネル・トランジスタ区域（ｃ）とバイポー
    ラ・トランジスタ区域（Ａ）とをｎ＾＋型コレクタ区域
    （４１）を除いてフォトレジスト・マスクで覆つた後ｎ
    チャネルトランジスタ（Ｂ）のソース／ドレン領域（４
    ０）とバイポーラ・トランジスタ（Ａ）のｎ＾＋型コレ
    クタ接触（４１）をリンイオン注入によつて同時に形成
    させる； （ｕ）ｎチャネル・トランジスタ区域（Ｂ）とバイポー
    ラ・トランジスタ区域（Ａ）をｐ＾＋型ベース区域（４
    ３）を除いてフォトレジスト・マスク（４４）で覆つた
    後ｐチャネルトランジスタ（Ｃ）のソース・ドレン領域
    （４２）とバイポーラ・トランジスタ（Ａ）のｐ＾＋型
    ベース接触（４３）をホウ素イオン注入によつて同時に
    形成させる； （ｖ）フォトレジスト・マスク（４４）を除去して接触
    孔区域を露出させ、接続電極製作のための金属化処理と
    表面安定化処理を公知方法によつて実施する； によることを特徴とする集積回路の製造方法。 ４）工程段（ｋ）と（ｌ）の間で予備の写真技術の遂行
    後ｎチャネル・ＭＯＳトランジスタ（Ｂ）の区域内にホ
    ウ素イオン注入が行われることを特徴とする特許請求の
    範囲第３項記載の方法。 ５）（１００）面で切断され抵抗率２０Ωｃｍにｐ型ド
    ープされたシリコン基板（１）が使用されることを特徴
    とする特許請求の範囲第３項または第４項記載の方法。 ６）抵抗率０．０２Ωｃｍにｐ型ドープされ（１００）
    面で切断されたシリコン基板（１）が使用され、工程段
    （ａ）が除かれることを特徴とする特許請求の範囲第３
    項または第４項記載の方法。 ７）工程段（ａ）と（ｂ）が除かれることを特徴とする
    特許請求の範囲第３項乃至第５項の少くとも１つに記載
    の方法。 ８）工程段（ｂ）におけるｐ型ドープ・エピタキシィ層
    （７）の抵抗率が２０Ωｃｍに、層の厚さが約３μｍに
    調整されることを特徴とする特許請求の範囲第３項乃至
    第７項の少くとも１つに記載の方法。 ９）工程段（ｓ）における中間酸化物層（３９）の形成
    がテトラエチルオルトケイ酸塩（ＴＥＯＳ）の熱分解に
    よることを特徴とする特許請求の範囲第３項乃至第８項
    の少くとも１つに記載の方法。 １０）工程段（ｏ）においてポリシリコン（３２）と金
    属ケイ化物（３３）特にケイ化タンタルの二重層が使用
    される場合、工程段（ｐ）におけるヒ素イオン注入が全
    面的の酸化物層析出（３４）の前に行われることを特徴
    とする特許請求の範囲第３項乃至第９項の少くとも１つ
    に記載の方法。 １１）工程段（ｏ）においてポリシリコン（３２）と金
    属ケイ化物（３３）の二重層を使用する場合、ヒ素ドー
    ピングがポリシリコン析出（３２）時に行われ、その後
    に金属ケイ化物（３３）が析出し、次いで工程段（ｐ）
    における全面的の酸化物析出（３４）が行われることを
    特徴とする特許請求の範囲第３項乃至第９項の少くとも
    １つに記載の方法。
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