JPS6273654A - 集積回路構造 - Google Patents

集積回路構造

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JPS6273654A
JPS6273654A JP61215571A JP21557186A JPS6273654A JP S6273654 A JPS6273654 A JP S6273654A JP 61215571 A JP61215571 A JP 61215571A JP 21557186 A JP21557186 A JP 21557186A JP S6273654 A JPS6273654 A JP S6273654A
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raised
contact
layer
forming
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マモン・トーマス
マシュー・ワインバーグ
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Advanced Micro Devices Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明は、集積回路サブストレート上にバイポーラお
よび／またはＭＯ８素子を製作することに関するもので
ある。より特定的には、この発明は、電極の少なくとも
いくつかについてセルファラインされた隆起したポリシ
リコンコンタクトを用いて、サブストレート上に１つの
高速バイポーラトランジスタおよび／または少なくとも
１つのＭＯＳＩ−ランジスタを製造することに関するも
のである。
先行技術の説明 集積回路の構成において、能動素子は、通常、バイポー
ラまたはＭＯＳ形素子のいずれかを備える。バイポーラ
素子は、素子の高電流特性および優れた相互コンダクタ
ンスのため、ＭＯＳの代わりに選択されてもよい。他方
、バイポーラ素ｒ−よりむし２ろＭＯ８素子を用いるの
は、通常、ＭＯＳ素子の低消費電力または高密度特性の
いずれかが必要とされまたは所望されるときである。
多くの場合、成る所望の効果、たとえば高速論理および
低電力蓄積を達成するために、集積回路構造に両方のタ
イプの素子を用いるのが最も望ましい。しかしながら、
このことは、バイポーラおよびＭＯＳ素子を構成するた
めに開発されている技術に差があるため、特にそのよう
な技術が一方の特定の素子に特許の問題を除去すること
に向けられている場合困難である。
たとえば、バイポーラ素子の構成において、先行技術の
バイポーラトランジスタでのエミッタとベースコンタク
トとの間の間隔は、リソグラフィによって規定され、か
つ酸化物によって分離される。このため、真性ベースと
ベースコンタクトとの間の相互接続として作用する酸化
物下に高線量注入されたまたは拡散された外因性ベース
領域を有することが必要となる。外因性ベース領域のこ
の高ドーピングの結果、ベースと埋込コレクタとの間の
静電容量が許容できないほど増加する。ベースと埋込コ
［ノクタとの間のエビタキンヤル層のＩＩ〆さか改良さ
ねた性能のため減じられ、そのＩｉ’ｉ果埋込コレクタ
層に対するベースの突合わせが生じ、それによって素子
の静電容量を（、げかつ速度を減速するとき、この問題
は特に深刻となる。
さらに、ドープされた外因性ベース領域の抵抗はまたポ
リシリコンまたは金属の導電率に近くないので、外因性
ベース領域の最小ベース抵抗、すなわち真性ベースとベ
ースコンタクトとの間の外因性ベースの抵抗は、常に、
そのような素子の性能を低下させるファクタである。
そのような素子の速度に不利な影響を与える先行技術の
バイポーラ素子における他の問題は、高度にドープされ
た外因性ベースのエミッタへのサイド拡散であり、それ
によってエミッタ領域が減じられかつそれによって、さ
もなければエミッタとエミッタ下の真性ベースとの間の
静７（テ容量を減じることによって素子の性能を改良す
るのが望ましいであろうエミッタ領域の収縮が妨げられ
る。
さらに、従来のエミ・ツタ構成において、側壁の静電容
量は、性能を改良するために減じられることはできない
。
単結晶エミッタの従来の構成は、さらに素子の利得を制
限し、ならびにベースからエミッタへのキャリアの逆注
入の問題を受けることなく浅いエミッタを提供する能力
を減じる。
１９８５年６月２１０に出願し、かつ集積回路構造のた
めの高速バイポーラトランジスタおよびその製造方法と
いう題の前のアメリカ合衆国特許出願連続番号ｍ７４７
，５１７号（ここで参照することによって援用する）に
おいて、側壁上に酸化物スペーサがあり、かつベースコ
ンタクトと酸化物スペーサに隣接する点との間の表面上
に金属シリサイド導通経路がある隆起したポリシリコン
エミッタコンタクトを有し、より高い利得ならびにより
低い静電容量および抵抗を有するより高速な素子を提供
する構造を説明しかつ特許１箔求した。
その出願の１つの実施例では、隆起したベース電極を設
けることも開示しており、そのためベースコンタクトの
隆起によってほぼ同じ平面にすべてのコンタクトが形成
され、プレーナ化が角利となる。
ＭＯＳ素子は、通常、プレーナ化で構成されており、段
は、ゲート領域より低いソースおよびドレイン領域と接
触するとき作られる。また、ＭＯＳ素子の高密度にもか
かわらず、ゲートコンタクトは、通常、整列問題のため
ゲート領域とずれた位置で接触する必要があるため、大
きい領域を占める。
さらに、ＭＯＳ素子の構成において、ソースおよびドレ
イン接合は、非常に深く形成されてもよく、それによっ
て接合はゲート領域丁に延びることがあり、装置の性能
を低下させるオーバラップ静電容量が生じる。サブスト
レートに接合を非常に深く形成することによって、ゲー
ト下の１を合が延びることもある。これによってまた、
ディプリーション領域がチャンネルへ横向きに延び、性
能および機能性ならびに長間１八頼性をさらに低下させ
る短いチャンネル効果か生じる。ソースおよびドレイン
領域が、横方向にたとえばゲート下に延びない浅い接合
として形成されることができれば、接合静電容量はまた
、接合領域の減少のため低下されてもよい。
それゆえに、上で論じた特定の素子の各々の問題のいく
つかまたはすべてを扱うように、サブストレート上にバ
イポーラおよびＭＯＳ素子を製作することができるのが
非常に望ましい。
発明の概要 それゆえに、この発明の目的は、高速動作、低電力消費
、および低静電容量を特徴とするバイポーラおよび／ま
たはＭＯＳ素子を含む改良された集積回路構造、および
その製造方法を提供することである。
この発明の他の目的は、電極コンタクトの少なくともい
くつかがセルファラインされたコンタクトを何するポリ
シリコンを用いて形成されるバイポーラおよび／または
ＭＯＳ素子を含む改良された集積回路構造を提供するこ
とである。
この発明のさらに他の目的は、電極コンタクトの少なく
ともいくつかの部分上に金属シリサイド層を有するバイ
ポーラおよび／またはＭＯＳ素子を含む改良された集積
回路構造を提供し、ＭＯＳ素子の電流静電容量を上げか
つζｊ在するいかなるバイポーラ素子のベース抵抗をも
Ｆげることである。
この発明のさらに他の［１的は、バイポーラおよび／ま
たはＭＯＳ素子を含み、かつ隆起したポリシリコンエミ
ッタおよび／またはゲート電極の側壁に隣接して形成さ
れる酸化物スペーサを自゛する改良された集積回路構造
を提供するごとである。
この発明のさらに他の！−１的は、プレーナ化技術を用
いてバイポーラおよび／またはＭ　ＯＳ素子を含む改良
された集積回路構造を提供し、素子の電極に別個のコン
タクトを設けることである。
この発明のまたさらに他の目的は、ゲートコンタクトを
開けるのと同時に開けられてもよい隆起したポリシリコ
ンソースおよびドレインコンタクト、ならびにバイポー
ラ素子があるときは、ベース、エミッタおよびコレクタ
コンタクトを有する、バイポーラおよび／またはＭＯＳ
素子を含む改良された集積回路構造を提供し、コンタク
トのいずれかへの段を除去することである。
この発明のこれらおよび他の目的は、次の説明および添
付の図面から明らかとなろう。
この発明の一実施例にしたがって、１つ以−１−のＭＯ
Ｓ素子を備える改良された集積回路構造が提供され、各
々は、ポリシリコンゲートを何し、酸化物スペーサ部分
はそのゲートの側面トに形成されかつそのゲート電極に
対してセルファラインされたコンタクトが形成される。
構造はまた、１つ以上のバイポーラ素子を含んでもよく
、各々は、シリコンサブストレートのベース領域上に形
成されるポリシリコンエミッタを有し、酸化物スペーサ
部分はエミッタの側面上に形成されかつセルファライン
されたコンタクトはコレクタおよびエミッタ電極のいず
れに対しても形成される。
この発明の他の実施例では、改良された集積回路構造は
、バイポーラ素子を有するまたはそれを有しない１つ以
上のＭＯＳ素子を備え、各ＭＯＳ素子は、酸化物スペー
サ部分がゲートコンタクトの側面上に形成される隆起し
たポリシリコンゲート、および金属シリサイドコーティ
ングが隆起したソースおよびドレインコンタクトの側面
上に形成される隆起したソースおよびドレインコンタク
ト、ならびにソースおよびドレイン領域の隣接する部分
を有し、導電率を促進しかつ高度にプレーナ化された構
造を提供する。バイポーラ素子もまたあれば、ベース、
エミッタ、およびコレクタコンタクトはまた、能動素子
の形成後、構造のプレーナ化を強化するために隆起され
る。
発明の説明 第１図−第１０図を参照すると、この発明の一実施例の
構成か図解される。この発明はＭＯＳ素子のみ含む集積
回路構造ならびにＭＯＳ素子およびバイポーラ素子の両
方を含む構造に応用可能であるが、同じサブストレート
上にバイポーラおよびＭＯＳ素子を含む集積回路１＋Ｙ
ｉ造の＋Ｍ成か図解される。しかしながら、同じ応用ｉ
１Ｊ能なＭＯＳ素子形成ステップは、すべてのＭＯＳ構
造もまた構成するために用いられてもよいことが理解さ
れよう。
第１図において、既にシリコンサブストレート２に形成
された埋込コレクタ１０が示され、エピタキシャルシリ
コン層２０は埋込コレクタ１０−１＝に成長され、かつ
酸化物の薄いバッファ層３０、たとえば約３０ＯＡはエ
ピタキシャル層２０Ｌ、に施される。埋込層１０は、示
されるサブストレート全体にわたって延びてもよく、ま
たは適当なマスキングによってバイポーラ領域にのみ形
成されてもよい。
次に、エピタキシャル層２０および埋込層１０を介して
表面からサブストレート２へ下へ延びる分離スロット２
２が形成されてもよい。スロット２２に沿って、分離酸
化物２４を並べ、かつそれから２６にポリシリコンを充
填してもよい。
次に、バイポーラ素子およびＰＭＯＳ素子が形成される
領域は、３６で、たとえばフォトレジストマスクでマス
クされ、そのためＮエピタキシャル層２０へのＰ注入に
よってＰ形井戸３２を形成することができる。
スロットタイプの分離をここで図解するが、他の形の分
離、たとえば等方性プレーナまたは接合分離もまた、こ
の発明の実施に関連１、て用いられてもよいということ
をここで注目しなければならない。
次に、Ｐ形井戸マスク３６は除去され、かつエピタキシ
ャル層２０は、第２図に示されるように窒化物層３８で
覆われ、その窒化物層３８は、それから適当にマスクさ
れ、そのためフィールド酸化物分離領域４０ａ、４０ｂ
、４０ｃおよび４０ｄが成長することができる。スロッ
ト２２上に形成されるフィールド酸化物領域４０ａは、
スロットと協働して、異なるタイプの隣接する素子を分
離し、たとえばバイポーラをＰＭＯＳから、かつＰＭＯ
ＳをＮＭＯＳから分離する。フィールド酸化物４０ｂは
、バイポーラ素子のベースコンタクトをコレクタコンタ
クトから分離するのに役立つ。
フィールド酸化物４０ｃは、隣接するＮＭＯ８ｉ子を分
離し、かつフィールド酸化物４０ｄは、隣接するＰＭＯ
Ｓ！子を分離する。
窒化物層３８は、それから、第３図に示されるシンカ４
４を開け、そのシンカ４４は、それからＮ＋注入によっ
て形成され、埋込コレクタ層１０に接続されるＮ＋シン
カを形成する。
シンカ４４の形成後、窒化物層３８は剥ぎ取られる。ゲ
ート酸化物層４６は、それからエピタキシャル層２０の
表面上に形成され、そのエピタキシャル層２０は、フォ
トレジストマスク５０でＭＯ８領域をマスクすることに
よって部分的に除去され、そのため第３図に示される構
造のバイポーラ領域からゲート酸化物層４（５を除去す
ることができる。
バイポーラ領域のゲート酸化物層４６の除去後、シンカ
４４の表面はまた、第４・図に示されるようにマスクさ
れ、かつバイポーラ領域の残りは、たとえばＰ十注入に
よってホウ素でドープされ、第４図に示されるＰドープ
された真性ベース領域４８を形成する。代わりに、Ｐ十
注入は、ゲート酸化物がバイポーラ領域で剥がされる前
に行なわれてもよい。
第５図に示されるように、マスク５０はそれから除去さ
れ、かつ３０００−５０００Ａのポリシリコン層５４は
、表面全体にわたって形成され、その後その上に窒化物
層５６が施される。ポリシリコン層５４は、Ｎドーパン
ト、たとえばＰＯＣｌ、拡散または砒素＋注入物でドー
プされ、Ｎ＋層を形成する。この発明の一実施例では、
ポリシリコン層５４、およびそのｌ二の窒化物層５６は
、それからマスクされ、５８でエミッタ、６０でコレク
タ、ならびに６２ａ、６２ｂ、６２ｃおよび６２ｄでゲ
ートを規定する。ポリシリコン層５４の残りおよび下に
ある窒化物層３８は、プラズマエツチングされて除去さ
れ、第６図に示されるように、隆起したポリシリコンエ
ミッタコンタクト７０、隆起したポリシリコンコレクタ
コンタクト７４、および隆起したポリシリコンゲートコ
ンタクト８０ａ、８０ｂ、８０ｃ、および８０ｄを残す
。
ソースおよびドレイン領域上に露出されたゲルト酸化物
４６は、エツチング液、たとえばＮＨ。
−酢酸エツチングを用いて除去されてもよい。酸化物６
６の３０ＯＡの保護層は、それからポリシリコンコンタ
クｌ−７０，７４，８０ａ、８０ｂ。
８０Ｃ１および８０ｄの露出された側面１−に成長され
、窒化物層５６の残りは、隆起したコンタクトの頂部表
面をマスクする。この成長のために用いられる熱、すな
わち約１０−２０分間約１０００℃はまｔこ、ドープさ
れたエミ・ンタコンタクト７０を真性ベース領域４８へ
わずかに拡散するのに役立ち、直性ベース領域４８にエ
ミッタ領域７２を形成する。
バイポーラおよびＰＭＯ８領域は、それからフォトレジ
ストマスク７６てマスクされ、かつわずかにトープされ
た（ＬＤＤ）ソースおよびドレイン領域８４ａ、８４ｂ
、８４ｃ、および８４ｄは、第６図に示されるように、
Ｎ−注入物によってＮ〜１０Ｓ領域のＰ形井戸３２に形
成される。
第７図を参照すると、フォトレジストマスク７６は除去
され、かつそこから酸化物スペーサが形成される酸化物
層はそれから構造−上に形成される。
この酸化物は、それから反応イオンエツチング（ＲＩＥ
）を受け、酸化物の大部分を除去［７、隆起したポリシ
リコンコンタクｌ−７０，７４，８０ａ、８０ｂ、８０
ｃ、および８０ｄの側面りに酸化物スペーサ部分８８の
み残す。代わりに、スペーサ８８は、差動酸化によって
成長され一〇もよく、酸化物は、隆起したコンタクト？
０，７４．および８０ａ−８０ｄをａむドープしたポリ
シリコン−Ｌで、エピタキシャル層２０上でより速く成
長する。代わりに、スペーサ８８は、窒化物のような他
の絶縁材料を倫えてもよい。
次に、バイポーラ素子のＮ〜１０Ｓ領域およびコレクタ
コンタクトは、フォトレジスト９２でマスクされる。そ
れから、たとえばＢＦ２を用いて、Ｐ十注入物が作られ
、バイポーラ領域のユ、ミッタコンタクト７０の各側の
Ｐベース４８にＰ十外因性ベース領域９６が設けられ、
かつ第７図に図解されるようにＰＭＯ８領域のエピタキ
シャル層２０にソースおよびドレイ〉領域９８ａ、９８
ｂ。
９８Ｃ１および９８ｄが設けられる。
次に、バイポーラおよびＰ　Ｍ　ＯＳ領域は、第８図に
示されるようにフォトレジストマスク１０２でマスクさ
れ、かつＮ＋ソースおよびドレイン領域１０６ａ、１０
６ｂ、１０６ｃ、および１０６ｄは、次に砒素を注入さ
れる。フォトレジストマスク１０２は、それから剥がさ
れ、かつ注入物の焼鈍しくアニール）は、たとえば１０
分間１０００℃で、または「急速熱焼鈍しくｒａｐｉｄ
　ｔｈｅｒｍａｌａｎｎｅａｌ）　Ｊによって行なわれ
る。
次に、隆起したエミッタ、コレクタおよびゲートコンタ
クト上に残っている窒化物が剥がされ、かつシリサイド
、たとえばプラチナまたはチタンを形成することか可能
な金属か析出され、第９図に示されるように、エミッタ
コンタクト７０、コレクタコンタクト７４、ベースコン
タクト９６、それぞれのゲートコンタクト８０ａ−８０
ｄ、ＮＭＯＳソースおよびトレイン領域８４ａ−８４ｄ
。
ならびにＰＭＯＳソースおよびドレイン領域９８ａ−９
８ｃＮ−に金属シリサイド層１１０を形成する。
プレーナ化層１１６は、それから構造上に施され、かつ
それぞれの隆起したエミッタ、コレクタおよびゲートコ
ンタクトを除去するために、すなわちコンタクトの上方
表面上の金属シリザイドコーティング１１０を露出する
ためにプレーナ化される。プレーナ化層１１６は、酸化
物、窒化物、またはポリイミド、あるいはその混合物、
または他の絶縁材料を含んでもよい。
次に、構造は、第１０図に示されるようにブランケット
エツチングされ、ベース、ソース、およびドレインコン
タクトを除去する。プレーナ化層１１６がこのようにエ
ツチングされるとき、プレーナ化層１１６の残りを含む
付加的なスペーサ部材８８ａが、第１０図にさらに示さ
れるようにスペーサ８８に隣接し、て残される。スペー
サ８８ａは、スペーサ８８とともに作用し、コンタクト
を互いに分離する。
代わりに、これらのコンタクトは、シリサイド−ににバ
イアを開けることによって「切断」されてもよい。次に
、金属層、たとえばＴｉＷのバリヤ層」二の０．８ミク
ロンのアルミニウム層か、構造上に析出され、かつマス
クされ、バイポーラ領域に金属コンタクト１２２，１２
４および１２６、ＮＭＯＳ領域にソースコンタクト１２
８ａおよび１２８ｂ、ゲートコンタクト１３０ａおよび
１３０ｂならびにドレインコンタクト１３２ａおよび１
３２ｂ、さらにＰＭＯＳ領域にソースコンタクト１３４
ａおよび１３４ｂ、ゲートコンタクト１３６ａおよび１
３６ｂならびにドレインコンタクト１３８ａおよび１３
８ｂを設ける。
次にこの発明の一実施例を説明するが、ソースおよびド
レインＬのゲート酸化物を除去することと組合わせて、
エミッタおよびゲートの両方の側面にに酸化物スペーサ
を用いること、ならびにコンタクトにに金属シリサイド
を用いることによって、セルファラインされたコンタク
トを有するよりコンパクトな構造が提供される。
しかしながら、以下で説明するさらに他の実施例では、
電極のすべてに隆起したポリシリコンコンタクトを設け
るために高度にプレーナ化されている構造を提供するた
め、説明した技術がまた用いられてもよい。今説明した
実施例と同様、この実施例の概念は、ＭＯ８形能動素子
のみ備える構造に、またはＭＯＳおよびバイポーラ素ｒ
の両方を有する、すなわち隆起したベース、ソース、お
よびドレインコンタクト、ならびに前の実施例で説明し
た隆起したエミッタ、コレクタ、およびゲートコンタク
トを何する構造に応用されてもよい。
それゆえに、この実施例の構造の構成ステップを、１司
じサブストレート−１−１こＭＯＳおよびバイポーラ素
子の両方を形成するために説明したか、すべてのＭＯＳ
形構造を構成するために同じ手順が用いられることがで
きるのが理解される。
第１１図を参照すると、第１図−第４図の前で説明した
構造は、ＮＭＯＳソースマスク１５４ａおよび１５４　
ｂＳＮＭＯＳドレインマスク１５６ａおよび１５６　ｂ
ＳＰＭＯＳソースマスク１６０ａおよび１６０ｂ、なら
びにＰＭＯＳドレインマスク１６２ａおよび１６２ｂと
同様、ベースマスク１５０ａおよび１５０ｂもまた設け
られるという点で、前の実施例の第５図のマスクと幾分
違ってマスクされる。
次に、前で説明した実施例におけるように、下にある窒
化物層と同様、ポリシリコンの残りが除去され、第１２
図に示されるように、隆起したポリシリコンベースコン
タクト１７２、隆起したポリシリコンエミッタコンタク
ト７０．隆起したポリシリコンコレクタコンタクト７４
、隆起したポリシリコンソースコンタクト１７４ａ−ｉ
７４ｄ。
隆起したポリシリコンゲートコンタクト８０ａ−８０ｄ
、および隆起したポリシリコンドレインコンタクト１７
６ａ＝１７６ｄを残す。
この点で、ソースおよびドレイン領域りの（隆起したポ
リシリコンソースとゲートコンタクトとの間の、または
隆起したポリシリコンゲートとトレインコンタクトとの
間の）ゲート酸化物層４６の露出された部分は除去され
てもよい。
結果として生じる構造は、それから、第７図−第９図に
説明されかつ図解されている工程のステップと同じよう
に第１３図−第１５図で処理され、隆起したポリシリコ
ンコンタクトの側壁上に酸化物スペーサ８８を形成する
。しかしなから、第１３図および第１４図に示されるよ
うに、コンタクトのすべてはこの実施例で隆起されてい
るので、隆起したベース、ソースおよびドレインコンタ
クトの側面上に形成される酸化物スペーサは、エミッタ
、コレクタ、およびゲート領域を適当にマスクすること
によって、注入ステップの前に除去される。第１３図お
よび第１４図のそれぞれの領域は、それから、第７図お
よび第８図について示されたのと同じようにマスクされ
、ＰＭＯＳおよびＮ　Ｍ　ＯＳ　ｎｎ域（こそれぞれの
ソースおよびドレイン注入物、ならびにバイポーラ領域
にＰ子ベース注入を形成する。
次に、シリサイトステンプは、外因性ベース領域９６な
らびにソースおよびドレイン領域上と同様、隆起したポ
リシリコンベース、ソース、およびドレインコンタクト
の頂部および側面上に、導電性のコーティングまたはシ
リサイド１１０゛の層を形成し、それぞれの隆起した７
Ｉ５．極コンタクトに低抵抗電流経路を設ける。
前の実施例におけるのと同様、次に、酸化物層１１６が
、シリサイド化するステップ後、構造−トに形成される
。しかしながら、先行技術の実施例と違って、次のプレ
ーナ化は、さらに選択的なエツチングを行ないすべての
コンタクトを開け、不必要なベース、ソースおよびドレ
インコンタクトを除去する。
最後のメタライゼーションおよびマスキングステップは
、それから、金属ベースコンタクト１８０１金属エミツ
タコンタクト１８２、金属コレクタコンタクト１８４、
金属コレクタコンタクト１８６、金属ゲートコンタクト
１８８、および金属ドレインコンタクト１９０を形成す
る。第１６図に示されるように、結果として生ずる構造
は、すべてセルファラインされたコンタクトを有する高
度にプレーナ化された構造である。
この発明の結果として生じる集積回路構造は、ＭＯＳ素
子の改良されただ構成を提供し、そのためソースおよび
ドレイン領域に達するために、パッシベーションガラス
を介して切断することなくそれに対するコンタクトの形
成が容易になり、それによって臨界の整列およびバイア
コクタクトに関連するＴ捏上のトレランスを除去する。
ゲート抵抗は、チャンネルの側面に接触させる代わりに
、チャンネル十のグー　トポリジリコンに直接接触する
と、ポリシリコンゲートを用いて下げられる。
さらに、セルファラインされたゲートコンタクトを用い
るため、切断された領域のまわりの保護酸化物の必要を
除去することによって、よりコンパクトな構成が可能と
なる。
バイポーラおよびＭＯＳ素−ｒか、この発明の技術を用
いて同じサブストレート上にともに構成されるとき、バ
イポーラ素子は、真性ベースとベースコンタクトとの間
で低抵抗であり、エミッタおよび酸化物スペーサ下での
み高いベース抵抗を有するため、より高速に動作する。
というのはベースの残りは、金属シリサイドと接触して
おり、したがって先行技術の素子の外因性ベース領域の
比較的高い抵抗および高いコレクターベース静電容量を
効果的に除去する。ポリシリコンエミッタを用いる結果
また、少数キャリアのベースからエミッタへの逆注入を
防ぐことによって、より高いゲインを有する素子か生じ
る。
最後に、この発明の一実施例で、金属シリサイド導通経
路を有するすべての隆起したポリシリコン電極コンタク
トを用いる結果、高速度ならびに低抵抗および静電容量
を有する非常にプレーナ化された構造が提供される。
【図面の簡単な説明】
第１図は、バイポーラ素子およびＭＯＳ素子のいずれも
含むこの発明の改良された集積回路構造の構成の初期の
段階を図解する、部分垂直断面図である。 第２図−第１０図は、第１図に図解されるこの発明の実
施例の構成の次の段階を図解する、部分垂直断面図であ
る。 第１１図−第１６図は、この発明の改良された集積回路
構造の他の実施例の構成の次の段階を図解する、部分垂
直断面図である。 図において、２はシリコンサブストレート、１０は埋込
コレクタ、２０はエピタキシャルシリコン層、２２は分
離スロット、２４は分離酸化物、３０はバッファ層、３
２はＰ形井戸、３６はＰ形井戸マスク、３８は窒化物層
、４０ａ−４０ｄはフィールド酸化物分離領域、４４は
シンカ、４６はゲート酸化物、５０．７６および１０２
はフォトレジストマスク、４８は真性ベース領域、５４
はポリシリコン層、７０はポリシリコンエミッタコンタ
クト、７４はポリシリコンコレクタコンタクト、８０ａ
−８０ｄはポリシリコンゲートコンタクト、６６は酸化
物、８４ａ−８４ｄはＮＭＯＳソースおよびドレイン領
域、８８および８８ａは酸化物スペーサ、９２はフォト
レジスト、９６は外因性ベース領域、９８ａ−９８ｄ、
１０６ａ−１０６ｄはＰＭＯＳソースおよびドレイン領
域、１１０は金属シリサイド層、１１６はプレーナ化層
、１５０ａおよび１５０ｂはベースマスク、１５４ａお
よび１５４ｂはＮＭＯＳソ７Ｘ７スク、１５６ａおよび
１５６ｂはＮＭＯＳドレインマスク、１６０ａおよび１
６０ｂはＰＭＯＳソース７スフ、１６２ａおよび１６２
ｂはＰＭＯＳトレインマスク、１７２はポリシリコンベ
ースコンタクト、１７４ａ−１７４ｄはポリシリコンソ
ースコンタクト、１７６ａ−１７６ｄはポリシリコンド
イレンコンタクト、１８０は金属ベースコンタクト、１
８２は金属エミッタコンタクト、１８４および１８６は
金属コレクタコンタクト、１８８は金属ゲートコンタク
ト、１９０は金属ドレインコンタクトである。

Claims (21)

    【特許請求の範囲】
  1. （１）その上に改良された能動素子を備えることを特徴
    とする集積回路構造であって、前記能動素子は、少なく
    とも１つの隆起したポリシリコンコンタクト部分を有し
    、酸化物スペーサ手段８８はその側壁上に形成され、か
    つ金属シリサイド層１１０は、能動素子の前記隆起した
    コンタクト部分の頂部表面ならびに隣接する電極領域の
    頂部表面上に形成され、前記隆起したコンタクト部分と
    前記隣接する電極領域に対するコンタクト手段との間の
    分離はセルフアライン工程によって形成され、それによ
    って前記隆起したポリシリコンコンタクト部分と前記隣
    接する電極コンタクト手段との間の間隔は減じられ、そ
    れによって前記能動素子の水平収縮が可能となる、集積
    回路構造。
  2. （２）前記隣接する電極領域上の前記金属シリサイド１
    １０には、前記隆起したポリシリコンコンタクト部分の
    側壁上の前記酸化物スペーサ手段８８に隣接する導通経
    路が設けられ、前記隣接する電極コンタクト手段に至る
    、特許請求の範囲第１項記載の構造。
  3. （３）前記能動素子はＭＯＳ素子であり、かつ前記隆起
    したポリシリコン電極部分は、その側壁上に酸化物スペ
    ーサ８８を有する隆起したゲート電極８０を備える、特
    許請求の範囲第２項記載の構造。
  4. （４）高利得を与えるために隆起したポリシリコンエミ
    ッタコンタクト部分７０、前記エミッタの前記隆起した
    ポリシリコンコンタクト部分の側壁上に設けられる酸化
    物スペーサ手段８８、および酸化物スペーサ手段８８に
    隣接する金属シリサイド導通部分１１０を備えるベース
    コンタクト手段を備えることを特徴とする、１つ以上の
    バイポーラ素子がその上に構成され、それによって前記
    バイポーラ素子の速度は、エミッタ下の真性ベース４８
    と前記ベースコンタクト手段の前記導通部分との間の抵
    抗経路を減じることによって増される、特許請求の範囲
    第３項記載の構造。
  5. （５）前記能動素子の前記隣接する電極コンタクト手段
    はまた、隆起したポリシリコン部分を備え、かつ前記隣
    接する隆起したポリシリコンコンタクト手段への前記導
    通経路の少なくとも一部分は、前記隣接する隆起したポ
    リシリコンコンタクト手段と前記隆起したポリシリコン
    コンタクトの側壁上の前記酸化物スペーサ８８との間の
    前記隣接する電極領域の部分上にそれぞれ位置決めされ
    、絶縁材料のプレーナ化層１１６は、前記能動素子上に
    置かれ、かつ前記構造はプレーナ化され、それを介して
    、前記隆起したポリシリコンコンタクトのすべてについ
    てほぼ同じ高さでセルフアラインされた開口を設け、そ
    れによって前記能動素子は段が実質的にないことをさら
    に特徴とする、特許請求の範囲第２項記載の構造。
  6. （６）前記能動素子はＭＯＳ素子であり、前記隆起した
    ポリシリコン電極部分は、その側壁上に酸化物スペーサ
    ８８を有する隆起したゲート電極８０を備え、かつ前記
    隣接する隆起したポリシリコンコンタクトは、それぞれ
    のソースおよびドレイン領域について隆起したポリシリ
    コンソースコンタクト１７４および隆起したポリシリコ
    ンドレインコンタクト１７６を備え、それによって金属
    シリサイド１１０の前記導通経路部分は、前記ソースお
    よびドレイン領域を前記隆起したポリシリコンソースお
    よびドレインコンタクトと相互接続させる、特許請求の
    範囲第５項記載の構造。
  7. （７）高利得を与えるために隆起したポリシリコンエミ
    ッタコンタクト部分７０、前記エミッタの前記隆起した
    ポリシリコンコンタクトの側壁上に設けられる酸化物ス
    ペーサ手段８８、隆起したポリシリコンコレクタコンタ
    クト部分７４、および酸化物スペース手段８８に隣接す
    る金属シリサイド導通部分１１０と電気的に接触する隆
    起したポリシリコンベースコンタクト手段１７２を備え
    ることを特徴とする、１つ以上のバイポーラ素子がその
    上に構成され、それによってすべての隆起した電極コン
    タクトを設けると平らな構造となる、特許請求の範囲第
    ６項記載の構造。
  8. （８）前記バイポーラ素子のエミッタ領域７２下の真性
    ベース４８と前記隆起したポリシリコンベースコンタク
    ト手段１７４との間の抵抗の前記減少は、少なくともあ
    る程度、外因性ベース領域９６を少なくとも部分的に除
    去することおよびその代わりに金属シリサイド部分１１
    ０を用いることから生じ、それによって前記素子の速度
    を増加させる、特許請求の範囲第７項記載の構造。
  9. （９）前記バイポーラ素子の外因性ベース領域９６の前
    記部分的な除去の結果、前記エミッタへのドーピング移
    動が減少し、そのため前記真性ベース４８上のポリシリ
    コンエミッタ領域７２が、前記エミッタの電流能力を減
    じることなく減少され、それによってエミッタ−ベース
    静電容量を下げかつそれによって前記素子の速度を増加
    させる、特許請求の範囲第８項記載の改良された集積回
    路構造。
  10. （１０）前記隆起したポリシリコンエミッタコンタクト
    部分７０と埋込コレクタ領域１０との間の前記構造のシ
    リコンのエピタキシャル層は、前記埋込コレクタ領域１
    ０と前記エミッタ７２下の前記エピタキシャルシリコン
    に形成される真性ベース領域４８との間の間隔を減じる
    ことなく外因性ベース領域９６を部分的に除去するため
    に減少され、それによって前記素子の垂直の大きさは、
    ベース−１０コレクタ静電容量を増加させることなく減
    じられてもよい、特許請求の範囲居第９項記載の構造。
  11. （１１）前記隆起したシリコンコンタクトは、サブスト
    レート上にポリシリコン層を析出し、前記電極コンタク
    トをそれから形成することができるよう導電率を変える
    のに十分前記ポリシリコンをドープし、前記電極コンタ
    クトを規定するために前記ドープされたポリシリコンを
    マスクし、かつ前記ポリシリコンの残りを除去すること
    によって形成される、特許請求の範囲第１項記載の構造
    。
  12. （１２）前記隆起したポリシリコンコンタクトの側壁上
    の前記酸化物スペーサは、前記隆起したポリシリコンコ
    ンタクトの側壁上の保護酸化物層を形成するのに十分前
    記構造を加熱し、かつ前記構造上に絶縁材料の層を析出
    することによって前記隆起した電極コンタクト部分の側
    壁上の前記保護酸化物層上に絶縁スペーサを形成し、か
    つ前記ポリシリコン電極コンタクト部分の側壁上に前記
    絶縁スペーサを残す反応イオンエッチングにより前記絶
    縁材料の部分を除去することによって形成される、特許
    請求の範囲第１項記載の構造。
  13. （１３）前記サブストレートの表面の少なくとも一部分
    上にゲート酸化物を形成し、前記サブストレートの一部
    分の表面から前記ゲート酸化物を除去し、前記構造のド
    ープされたポリシリコンの層を形成し、ゲートコンタク
    ト部分を規定するために前記ポリシリコンをマスクしか
    つ前記ポリシリコンの残りを除去し、前記ポリシリコン
    ゲートコンタクト部分の側壁に隣接している絶縁スペー
    サを形成し、前記ソースおよびドレイン領域に対応する
    前記サブストレートの部分を露出するためにゲート酸化
    物を前記サブストレート表面のさらに他の部分から除去
    し、前記隆起したゲートコンタクト部分および前記ソー
    スおよびドレイン領域上に金属シリサイドを形成し、前
    記構造上に絶縁材料のさらに他の層を形成し、かつ前記
    隆起したポリシリコンコンタクトの頂部部分を露出する
    のに十分な絶縁材料を除去するために前記構造をプレー
    ナ化することによって構成される、特許請求の範囲第３
    項記載の構造。
  14. （１４）前記サブストレート上にポリシリコンの層を析
    出し、前記電極コンタクトをそれから形成することがで
    きるほど十分導電率を変えるために前記ポリシリコンを
    ドープし、エミッタ、コレクタ、およびゲート電極コン
    タクト部分を規定するために前記ドープされたポリシリ
    コンをマスクし、前記ポリシリコンの残りを除去し、前
    記隆起したエミッタコンタクト部分の側壁に隣接してい
    る絶縁スペーサおよび前記隆起したゲートコンタクト部
    分の側壁に隣接している絶縁スペーサを形成し、かつ前
    記スペーサに隣接する導通経路部分を前記サブストレー
    トのベース、ソース、およびドレイン領域から他の電極
    コンタクトに形成し、それによって前記ベース、ソース
    、ドレイン領域ならびに前記電極コンタクト間の抵抗経
    路を下げることによって構成される、特許請求の範囲第
    ４項記載の構造。
  15. （１５）前記隆起したエミッタコンタクト部分、前記隆
    起したコレクタコンタクト部分、および前記隆起したゲ
    ートコンタクト部分を形成する前記ステップは、前記隆
    起したコンタクト部分を前記サブストレート上の１つの
    ポリシリコン層から形成することを備える、特許請求の
    範囲第１４項記載の構造。
  16. （１６）前記スペーサの少なくとも１つに隣接する他の
    電極コンタクト手段の導通経路部分を位置決めする前記
    ステップは、前記隆起したエミッタコンタクト部分に隣
    接している絶縁スペーサに隣接する導通経路部分を有す
    るベースコンタクト手段を形成し、前記隆起したゲート
    部分に隣接している前記絶縁スペーサに隣接する導通経
    路部分を有するソースコンタクト手段を形成し、かつ前
    記隆起したゲート部分に隣接している前記絶縁スペーサ
    に隣接する導通経路部分を有するドレインコンタクト手
    段を形成することを備える、特許請求の範囲第１５項記
    載の構造。
  17. （１７）前記導通経路部分を形成する前記ステップは、
    前記電極コンタクト手段に低抵抗の経路を設けるために
    、導電性材料のシリサイドの層を形成することを備える
    、特許請求の範囲第１４項記載の構造。
  18. （１８）前記隆起した電極は、前記サブストレート上に
    ポリシリコン層を析出し、前記電極コンタクトをそこか
    ら形成することができるほど十分導電率を変えるために
    前記ポリシリコンをドープし、前記隆起したポリシリコ
    ン電極コンタクトを規定するために前記ドープされたポ
    リシリコンをマスクし、かつ前記ポリシリコンの残りを
    除去することによって形成される、特許請求の範囲第５
    項記載の構造。
  19. （１９）前記隆起した電極コンタクトは、サブストレー
    ト上にポリシリコンの層を析出し、前記ポリシリコンを
    、前記電極コンタクトをそこから形成することができる
    ほど十分導電率を変えるためにドープし、前記隆起した
    ソース、ドレイン、およびゲート電極コンタクトを規定
    するために前記ドープされたポリシリコンをマスクし、
    かつ前記ポリシリコンの残りを除去することによって形
    成される、特許請求の範囲第６項記載の構造。
  20. （２０）ポリシリコン層をサブストレート上に析出し、
    前記電極コンタクトをそこから形成することができるほ
    ど十分導電率を変えるために前記ポリシリコンをドープ
    し、前記隆起したソース、ドレイン、およびゲート電極
    コンタクトを規定するために前記ドープされたポリシリ
    コンをマスクし、前記ポリシリコンの残りを除去し、前
    記隆起したゲートコンタクト部分の側壁上に酸化物スペ
    ーサ手段を形成し、前記隆起したコンタクトの頂部上に
    、前記隆起したソースおよびドレインコンタクトの側壁
    上に、かつその間に導通経路を設けるために前記酸化物
    スペーサ手段と前記隆起したソースおよびドレインコン
    タクトとの間の前記ソースおよびドレイン領域上の前記
    サブストレート上に金属シリサイド導通層を形成し、さ
    らに前記コンタクトの上方表面を露出するためにプレー
    ナ化されている前記構造上に絶縁材料の層を形成するこ
    とによって形成され、それによってセルフアラインされ
    たコンタクトを有する高度にプレーナ化された表面を特
    徴とする前記改良されたＭＯＳ構造を形成する、特許請
    求の範囲第６項記載の構造。
  21. （２１）半導体サブストレートに埋込層を形成し、前記
    埋込層上にシリコンのエピタキシャル層を成長させ、隣
    接している能動素子を分離するために前記構造に少なく
    とも１つの分離ゾーンを形成し、前記エピタキシャル層
    の表面の少なくとも一部分上にゲート酸化物を形成し、
    前記ゲート酸化物を前記エピタキシャル層の一部分の表
    面から除去し、前記埋込層に対する電気コンタクトを設
    けるために前記エピタキシャル層の一部分にシンカーを
    形成し、分離ゾーンによって前記シンカーから分離され
    る前記エピタキシャル層の一部分に真性ベースを形成し
    、前記構造上にドープされたポリシリコン層を形成し、
    エミッタ、コレクタ、ベース、ソース、ドレイン、およ
    びゲートコンタクト部分を規定するために前記ポリシリ
    コンをマスクしかつ前記ポリシリコンの残りを除去し、
    前記ソースおよびドレイン領域を形成するために前記エ
    ピタキシャル層の露出された部分をドープし、前記ポリ
    シリコンエミッタおよびゲートコンタクト部分の側壁に
    隣接している酸化物スペーサを形成し、ソースおよびド
    レイン領域に対応している前記エピタキシャル層の部分
    を露出するためにゲート酸化物を前記サブストレート表
    面のさらに他の部分から除去し、前記隆起したポリシリ
    コンエミッタ、コレクタ、ベース、ソース、ドレイン、
    およびゲートコンタクト部分、前記ソースおよびドレイ
    ン領域、 ならびに前記真性ベース領域上に金属シリサイドを形成
    し、前記構造上に絶縁材料の層を形成し、さらに前記隆
    起したエミッタ、コレクタ、ベース、ソース、ドレイン
    、およびゲートコンタクト部分の頂部部分を露出するほ
    ど十分な絶縁材料を除去するために前記構造をプレーナ
    化し、それによって前記電極に対するセルフアラインさ
    れたコンタクトを開けることを特徴とする、特許請求の
    範囲第７項記載の構造。
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