JPS61179567A - 自己整合積層ｃｍｏｓ構造の製造方法 - Google Patents

自己整合積層ｃｍｏｓ構造の製造方法

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JPS61179567A
JPS61179567A JP60214367A JP21436785A JPS61179567A JP S61179567 A JPS61179567 A JP S61179567A JP 60214367 A JP60214367 A JP 60214367A JP 21436785 A JP21436785 A JP 21436785A JP S61179567 A JPS61179567 A JP S61179567A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は自己整合積層ＣＭＯ３構造集積回路。
すなわちＮチャンネルおよびＰチャンネル絶縁ゲート型
電界効果デバイスの両者を含む集積回路の製造方法に関
するものである。
（従来の技術〕 実用型の積層ＣＭＯ８集積回路、すなわち単一の部位に
形成された単一のゲートをＮ型およびＰ型デバイスの双
方に結合して、これらを制御するようにした集積回路を
実現することがきわめて望ましいということは、現に広
り認識されているところである。これについては、Ｎ型
デバイスは基板中に形成されるものであり、またＰ型デ
バイスはポリシリコン中に形成されるものであると１通
常は想定されているが、これらは厳密には必ずしも必要
な要件ではない。
積層ＣＭＯ８ＩＩＩ造はきわめて集積度の高い集積回路
。とくに集積度のはなはだ高いメモＩＪ−回路をもたら
す可能性がある。しかしながら、従来の積層ＣＭＯＳ構
造の製作方法では、上に重なる層に作られる（オーバー
レイド）デバイスに対する自己整合を行なうことが許さ
れなかった。すなわち。
従来の方法では上に重なるポリシリコン層のチャンネル
領域のパターン化を行なうマスクは、このチャンネルを
アドレスする必要のあるゲートのパターン化工程とは別
のマスク工程で使用されるものであるからである。この
ことはすなわち、ゲートとチャンネル領域との間に不整
合をきたした場合はデバイスの特性にいちじるしいバラ
ツキを生ずることとなるため、デバイスの微細化が不可
能であるということにほかならない。
（発明が解決しようとする問題点） 積層ＣＭＯＳ構造については本願の出願人を譲受人とす
るＳ、マルヒに付与された米国特許第５０５．１５５号
に記載があるが、ここに記載されている方法では十分な
自己整合が得られず。
整合不良が起こる可能性がある。
〔発明の目的〕
故に本発明の目的は、上に重なるポリシリコン、層に作
るデバイスのチャンネル領域を、該チャンネル領域下の
デバイスのゲート電極に対して完全に自己整合させるよ
うにした。自己整合積層ＣＭＯＳ構造の製造方法を提供
することにある。
〔問題点を解決しようとするための手段〕このような目
的を達成すべく本発明においては。
既に作られたゲート領域上にドープ層を形成して平坦化
を行ない、ついでこのドープ層に対して異方性エッチ処
理を行なって上記ゲート領域の上面を露出させる。かく
て当該集積回路のうち前記ゲート領域の上面よりも低い
部分の上面に、前記ドープ層の領域が残存されることと
なる。ついで前記ゲート領域の上面にゲート酸化物層を
形成した後、多結晶シリコン層を被着する。次に当該集
積回路を不活性雰囲気中で加熱することにより、ドーパ
ントをドープ領域から多結晶シリコン層中に拡散させて
、この多結晶シリコン層内部に不純物濃度の高いソース
およびドレーン領域を形成し。
またゲート領域の真上にはこれらソースおよびドレーン
領域よりも不純物濃度の低いチャンネル領域を画定する
。
〔実施例〕
次に図面を参照して本発明の詳細な説明するが、以下に
述べる実施例は本発明の一実施態様を示すのみのもので
あって１本発明による方法はこのような実ｍＢ様に限定
されるものでなく、記載の実施例に適宜各種の追加ない
し変更を加えてもよいことはいうまでもない。
第１図において、基板１ｏはまずソースおよびドレーン
領域１２を有する。この基板１０は、実際には集積回路
デバイスの一部を構成する基板。
もしくは半導体基板中に形成された不純物導入ウェル部
であり、当該集積回路の他の部分とは通常の方法によっ
て分離されているものである。
この第１図に示す基板１０はこれをＰ型基板とし、従っ
て前記ソースおよびドレーン領域１２はこれをＮ型とす
るが１本発明においては基板１゜をＮ型基板とし、ソー
スおよびドレーン領域１２をＰ型としてもよい。これら
基板１ｏおよびソース・ドレーン領域１２の表面上には
、薄いゲート酸化物層１４が設けである。さらに、好ま
しくは多結晶シリコンとしたゲート領域１５が、絶縁層
としての酸化物層１６により保護されている。この酸化
物層１６は通常の方法により、熱成長またはデポジショ
ン形成されたものである。
上記構造の製作プロセスは従来通りでありそれ自体当業
者に公知のものであり、基板１０内に電界効果トランジ
スタを形成する具体的な方法は本発明の要旨とするとこ
ろではない。
上記工程に続いてドープ層１８を前記絶縁層１６上に形
成する。このドープ層１８は好ましくはボロンをドープ
したシリケートガラスとし、公知の手法を用いてスピン
コーティング法等により集積回路上に形成する。ただし
、シリケートガラスに対するドーパントとしては燐また
はヒ素等を用いてもよく、この場合使用するドーパント
の導電型は、上部に設けられるＭＯＳデバイスの所望の
導電型と合致させるようにする。ついでフォトレジスト
やポリイミド、あるいはＰＭＭＡ　（ポリメチルメタク
リレート）等の有機物質による平坦化層２ｏを集積回路
上にスピンコードして平坦化表面を得る。
次に第２図において、異方性エッチ処理を行なって上記
ゲート領域１５の上面を露出させることにより、ドープ
層１８のうち前記ゲート領域１５の上面にりも低い内部
領域、および慨して面積の若干小さな有機物領域２２を
残す。これら有機物領域２２により形成されるポケット
は、適宜の溶剤を用いてこれを除去する。
さらに第３図において、前記ゲート領域１５の上面に薄
いゲート酸化物層２３を熱成長させた後。
デバイス全面に不純物濃度の低い多結晶シリコン層２４
を被着する。この多結晶シリコン層２４には不純物を加
えた状態で被着しても、あるいは加えない状態で被着し
てもよいが、不純物を加えて被着する場合は注入法によ
りこれを加えることとする。かくて注入された不純物は
、引続く高温処理工程で活性化されることとなる。この
場合不純物レベルは、Ｐチャンネルデバイスに対するス
レショルド電圧が適当な値となるように、これを選定す
る。
次に第４図において、当該デバイスに対する加熱を行な
って、前記ドープ層１８から多結晶シリコン層へのボロ
ンや燐、あるいはヒ素の拡散を促すことにより、不純物
濃度の高いソースおよびドレーン領域２６を形成する。
ただし、上記のように多結晶シリコン層２４に対するイ
オン注入を行なった場合は、この加熱工程により該層が
アニール処理されることとなる。また、多結晶シリコン
層にボロンの拡散が生じない領域であるゲート領域１５
の真上の領域には、不純物濃度の低いボディ領域２８が
画定される。この後図示のデバイスには９通常の方法に
よりパッシベーションやメタライゼーション２さらには
接点部の形成等のプロセス工程が施される。
上述のような実施Ｂ様の変形として、前記ドープ層１８
を前記の場合よりもはるかに厚くして最初に形成してお
き、ボロンをドープしたシリケートガラスによりそれ自
体をある程度平坦化し、側壁部に不純物のドープされた
ドープ層１８が、当該ガラス層をエッチして前記ゲート
領域１５を露出させたときに、その下部に残るようにし
てもよい。このような方法を用いることにより、前記し
たような有機物層２ｏを形成したり、ゲート酸化物層２
３の形成前に有機物層２２のポケットを除去したりする
必要がなくなるのである。
以上本発明の実施例につき各種説明してきたが。
本発明による方法はこのような実施例に限定されるもの
でなく、記載の実施例に適宜各種の追加ないし変更を加
えてもよいことはいうまでもない。
【図面の簡単な説明】
第１図から第４図は本発明による自己整合積層ＣＭＯＳ
構造の製造方法の一実施例を示す図である。ただし図示
の構造における寸法関係は、必ずしも実際通りの寸法関
係と対応するものでなく。 当該実施例の特徴をよりわかりやすくするような寸法関
係としである。 １０・・・基板。 １−２．２６・・・ソース・ドレーン領域。 １４．２３・・・ゲート酸化物層。 １５・・・ゲート領域。 １６・・・絶縁酸化物層。 １８・・・ドープ層。 ２０・・・平坦化層。 ２４・・・多結晶シリコン層。 ２８・・・ボディ領域。

Claims (9)

    【特許請求の範囲】
  1. （１）ａ）第１の導電型をもつソース・ドレーン領域を
    第２の導電型をもつ基板中に形成し、 ｂ）前記基板の表面上にゲート領域を形成し、ｃ）前記
    第２の導電型をもつドーパントを含む絶縁層を、前記ゲ
    ート領域の上面が露出されるようにして形成し、 ｄ）該絶縁層および前記ゲート領域上に多結晶シリコン
    層を形成し、 ｅ）前記絶縁層からドーパントを前記多結晶シリコン層
    中に拡散させて該多結晶シリコン層内に不純物濃度の高
    い上部ソース・ドレーン領域を形成させるようにしたこ
    とを特徴とする自己整合積層ＣＭＯＳ構造の製造方法。
  2. （２）前記第１の導電型はこれをＮ型とし、また前記第
    ２の導電型はこれをＰ型としてなる特許請求の範囲第１
    項に記載のＣＭＯＳ構造製造方法。
  3. （３）前記絶縁層はこれをボロンからなることとしてな
    る特許請求の範囲第２項に記載のＣＭＯＳ構造製造方法
    。
  4. （４）前記第１の導電型はこれをＰ型とし、また前記第
    ２の導電型はこれをＮ型としてなる特許請求の範囲第１
    項に記載のＣＭＯＳ構造製造方法。
  5. （５）前記絶縁層はこれを燐またはヒ素からなることと
    してなる特許請求の範囲第４項に記載のＣＭＯＳ構造製
    造方法。
  6. （６）前記工程ｃ）は、 ｆ）前記ソース、ドレーンおよびゲート領域上に絶縁層
    を形成し、 ｇ）この絶縁層に対して前記ゲート領域の上面が露出す
    るまでエッチ処理を施し、 ｈ）かくて露出したゲート領域の上面にゲート酸化物層
    を形成することからなるようにした特許請求の範囲第１
    項に記載のＣＭＯＳ構造製造方法。
  7. （７）前記工程ｃ）は、 ｉ）前記ソース、ドレーンおよびゲート領域上に絶縁層
    を形成し、 ｊ）この絶縁層上面に平坦化層を形成し、 ｋ）該絶縁層におよびこの平坦化層に対して前記ゲート
    領域の上面が露出するまでエッチ処理を施し、 ｌ）前記平坦化層の残存部分をすべて除去し、ｍ）露出
    したゲート領域の上面にゲート酸化物を形成することか
    らなるようにした特許請求の範囲第１項に記載のＣＭＯ
    Ｓ構造製造方法。
  8. （８）前記絶縁層はこれをボロンをドープしたシリケー
    トガラスからなることとしてなる特許請求の範囲第６項
    または第７項に記載のＣＭＯＳ構造製造方法。
  9. （９）前記絶縁層はこれを燐をドープしたシリケートガ
    ラス、またはヒ素をドープしたシリケートガラスからな
    ることとしてなる特許請求の範囲第６項または第７項に
    記載のＣＭＯＳ構造製造方法。
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JPS5974673A (ja) * 1982-10-21 1984-04-27 Agency Of Ind Science & Technol 半導体装置の製造方法

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JPH1126597A (ja) 1999-01-29
JP3031855B2 (ja) 2000-04-10
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