KR880002245A - 공통 기판에 쌍극성 트랜지스터와 상보형 mos트랜지스터를 포함하는 집적회로 및 그 제조방법 - Google Patents

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Abstract

내용 없음

Description

공통기판에 쌍극성 트랜지스터와 상보형 MOS 트랜지스터를 포함하는 집적회로 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1－3도는 본 발명의 제1의 실시예를 제조하는 연속적인 단계를 설명하는 구조와 관련한 반도체 기판 부분의 개략적인 측단면도.

Claims (11)

  1. 쌍극성 트랜지스터의 에미터 단자 및 베이스단자와 MOS 트랜지스터의 게이트전극이 부분적으로 고 용해점을 갖는 도핑된 금속실리사이드로 이루어지고, 상기 베이스 및 에미터 단자와 상기 게이트전극은 하나의 회로면에 배열되고, 베이스 및 에미터단자와 게이트전극에의 p및 n도핑은 MOS 트랜지스터의 소오스 및 드레인을 형성함과 동시에 이온주입 및 확산에 의해 실행되는, 공통기판에 쌍극성 트랜지스터와 상보형 MOS 트랜지스터를 포함하는 집적회로.
  2. 제1항에 있어서, 상기 베이스 및 에미터단자와 상기 게이트전극이 폴리실리콘과 탄탈 실리사이드의 이중층으로 이루어지는것을 특징으로 하는 공통기판에 쌍극성 트랜지스터와 상보형 MOS 트랜지스터를 포함하는 집적회로.
  3. 제1항 또는 제2항에 있어서, 상기 베이스 및 에미터 단자와 상기 게이트전극은 각기 측벽 절연층을 구비하고 있는 것을 특징으로 하는 공통기판에 쌍극성 트랜지스터와 상보형 MOS 트랜지스터를 포함하는 집적회로.
  4. 제1항 내지 3항에 기재된 바의 반도체 집적회로를 제조하는 방법에 있어서,
    (a) 사전에 기타의 구역을 마스킹 한 후 매몰된 p도핑 반도체 기판에 n도핑 이온의 주입으로 매몰된 n도핑 영역을 형성하고,
    (b) 전표면위에 p도핑된 에피텍셜층을 가하고,
    (c) 전표면위에 산화실리콘 및 질화실리콘의 절연 이중층을 형성하고,
    (d) 포토리토그래픽(포토 마스킹)에 의해 질화실리콘을 구조화 한 후 n도핑 이온을 사용한 깊은 이온주입으로 깊게 도달하는 콜렉터단자에 필요한 영역을 형성하고,
    (e) n－트로프구역 위에 있는 질화실리콘 구조를 제거한 후 n도핑 이온의 주입으로 기판에 n－트로프를 형성하고,
    (f) 기판에 주입된 n도핑 이온이 확산됨과 동시에 n트로프 구역에서 표면이 산화하고,
    (g) 질화실리콘 구조의 제거후 단계(f)에서 형성된 산화물을 마스크를 사용하여 표면으로부터 떨어진 n트랜지스터의 채널 영역의 구역을 형성하기 위해 붕소 이온을 깊게 주입하고,
    (h) 산화실리콘과 질화실리콘으로 이루어진 이중층을 가하고, 차후의 국부산화(LOCOS) 단계를 위한 마스크로서 작용하도록 질화실리콘층을 적당히 구조화하고,
    (i) 포토레지스터로 다른 지역을 사전에 마스킹한 후 n 채널 트랜지스터의 필드산화물 구역을 도핑하기 위해 붕소 이온을 주입하고,
    (j) 산화마스크로서 구조화된 질화실리콘층을 사용하여서 포토레지스트 마스크의 제거후 국부산화에 의해 기판에서 활성 트랜지스터 영역을 분리하는데 필요한 필드 산화물 영역을 형성하고,
    (k) 질화실리콘 구조를 제거한 후 게이트 산화물층을 형성하기 위해 전표면을 산화하고,
    (ㅣ) n채널 및 p채널 MOS 트랜지스터의 채널영역을 도핑하기 위해 전표면위에 봉수 이온을 얕게 주입하고,
    (m) 포토레지스트로 기타의 구역을 사전에 마스킹한 후 붕소 이온을 주입하여 쌍극성 트랜지스터 구역에 베이스 영역을 형성하고,
    (n) 베이스 영역의 구역에 있는 게이트 산화물 층을 제거하고,
    (o) 전표면위에 고 용해점 금속 실리사이드 층이나 폴리실리콘과 고 용해점 금속 실리사이드(폴리사이드)의 이중층을 증착하고,
    (p) MOS 트랜지스터의 게이트전극과 쌍극성 트랜지스터의 베이스 및 에미터전극을 제조하기 위해 금속실리사이드층 또는 폴리사이드 이중층을 구조화하고,
    (q) 전표면위에 가스상태로부터 산화물을 증착한 후 필요하지 않은 부분을 제거함으로서 측벽절연층(스페이서 산화물층)을 형성하고,
    (r) n채널 트랜지스터의 소오스 및 드레인 영역, 그리고 n－에미터 및 콜렉터 단자 영역을 제외한 쌍극성 트랜지스터구역과 p채널 트랜지스터 구역을 포토레지스트로 사전에 마스킹한 후 인 이온을 주입하여 쌍극성 트랜지스터의 콜렉터 및 에미터단자와 n채널 트랜지스터의 게이트 전극의 n도핑을 동시에 형성하고,
    (s) p채널 트랜지스터의 소오스 및 드레인 영역, 그리고 p베이스 영역을 제외한 쌍극성 트랜지스터 구역과 n채널 트랜지스터 구역을 포토레지스트로 사전에 마스킹한 후 붕소 이온을 주입하여 쌍극성 트랜지스터의 베이스 접촉과 p채널 트랜지스터의 게이트전극의 p도핑을 동시에 형성하고,
    (t) 확산에 의해 베이스 및 에미터단자를 만들기 위해 고온으로 처리하고
    (u) 전표면위에 가스상태로부터 중간산화물층으로 이용되는 산화 실리콘층을 증착하고,
    (v) 접촉을 영역의 형성, 단자전극을 형성하는 금속공정, 그리고 보호막이 공지된 방법으로 실행되는 공정 단계들로 이루어진 반도체 집적회로의 제조방법.
  5. 제4항에 있어서, 상기 공정단계 o), p), q) 대신에 다음에 공정단계 :
    o1) 폴리실리콘층, SiO2층, 및 질화실리콘 층을 차례대로 증착하고,
    p1) 게이트전극, 그리고 마스킹으로 사용되는 질화물 구조에 의해 덮여지지 않은 폴리 실리콘층을 산화하여 제조한 베이스 및 에미터단자의 구역을 마스크하기 위해 질화실리콘층을 구조화하고,
    q1) 스페이서 산화물층을 형성하기 위해 산화물을 이방성 에칭으로 제거하고 게이트전극과 베이스 및 에미터단자를 형성하기 위해 금속실리사이드층을 선택적으로 증착하는 단계가 수행되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  6. 제4항에 있어서, 사전에 포토레지스트 마스킹을 수행한 후 공정단계(k)와 (l) 사이에서 붕소 이온 주입이 n채널 MOS 트랜지스터의 구역에서 실행되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  7. 제4항에 있어서, p도핑되고 20Ω·cm의 비저항을 가지며(100)-결정면으로된 실리콘기판(1)이 기판몸체로서 이용되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  8. 제4항에 있어서, p도핑되고 0.02Ω·cm의 비저항을 가지며(100)-결정면으로된 실리콘기판이 기판몸체로서 이용되고, 공정단계(a)가 생략되는 것은 특징으로 하는 반도체 집적회로의 제조방법.
  9. 제4항에 있어서, 공정단계(a) 및 (b)가 생략되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  10. 제4항에 있어서, 공정단계(b)에서 제조된 p도핑된 에피텍셜층의 비저항이 20Ω·cm이고, 그것의 두께가 3㎛인것을 특징으로 하는 반도체 집적회로의 제조방법.
  11. 제4항에 있어서, 공정단계(q)에서 측벽절연층의 형성은 테트라에틸 오르토실리케이트의 열 분해작용에 의해 실행되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870007128A 1986-07-04 1987-07-04 공통기판에 쌍극성 트랜지스터와 상보형 mos 트랜지스터를 포함하는 집적회로 및 그 제조방법 KR950006984B1 (ko)

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